KR20180129617A

KR20180129617A - 순차 회로에서 스캔 홀드-타임 위반 및 저전압 동작을 개선하기 위한 시스템 및 방법

Info

Publication number: KR20180129617A
Application number: KR1020180030409A
Authority: KR
Inventors: 매튜 버진스
Original assignee: 삼성전자주식회사
Priority date: 2017-05-25
Filing date: 2018-03-15
Publication date: 2018-12-05
Also published as: CN108933582A; KR102497597B1; US10262723B2; US20190221255A1; US20180342287A1; TW201907400A; CN108933582B; US10720204B2; TWI754735B

Abstract

본 발명에 따른 장치는 플립-플롭 회로를 포함할 수 있다. 플립-플롭 회로는 선택 회로, 메모리 소자 회로 및 클럭 회로를 포함할 수 있다. 상기 선택 회로는 적어도 2개의 입력 신호들 중 선택된 입력 신호를 선택한다. 상기 메모리 소자 회로는 클럭 신호에 의해서 동기적으로 제어되고 상기 선택된 입력 신호를 저장하도록 구성된다. 상기 클럭 회로는 적어도 상기 클럭 신호의 앞선 버전 및 상기 클럭 신호의 나중 버전을 출력하도록 구성된다. 상기 선택 회로는 상기 메모리 소자 회로에 의해서 읽혀질 때 상기 선택된 입력 신호가 안정 상태로 유지되도록 상기 클럭 신호의 상기 앞선 버전에 의해서 적어도 부분적으로 동기적으로 제어되도록 구성된다.

Description

순차 회로에서 스캔 홀드-타임 위반 및 저전압 동작을 개선하기 위한 시스템 및 방법{SYSTEM AND METHOD FOR IMPROVING SCAN HOLD-TIME VIOLATION AND LOW VOLTAGE OPERATION IN SEQUENTIAL CIRCUIT}

본 발명은 회로들에 관한 것으로, 특히 순차 회로(sequential circuit)에서 스캔 홀드-타임 위반 및 저전압 동작을 개선하기 위한 시스템 및 방법에 관한 것이다.

전자 기기들에서, 플립-플롭 또는 래치는 2 개의 안정한 상태들을 갖고 상태 정보를 저장하는데 사용될 수 있는 회로이다. 플립-플롭은 하나 이상의 제어 입력들에 적용된 신호들에 의해 상태를 변경하며, 하나 또는 두 개의 출력을 갖는다. 플립-플롭은 순차 논리(sequential logic)의 기본 저장 요소이다. 플립-플롭들 및 래치들은 컴퓨터, 통신 및 기타 여러 타입의 시스템들에서 사용되는 디지털 전자 시스템들의 기본 구성 블록들이다.

플립-플롭들 및 래치들은 데이터 저장 요소들로서 사용된다. 플립-플롭은 데이터의 단일 비트(2 진수)를 저장하며; 두 가지 상태들 중 하나는 "1"을 나타내고 다른 하나는 "0"을 나타낸다. 이러한 데이터 저장 장치는 상태 저장을 위해 사용될 수 있으며, 이러한 회로는 순차 논리(sequential logic)로 기술된다.

플립-플롭들은 클럭 입력이 없는 단순형(simple)(투명 또는 불투명) 이거나 또는 클럭 입력이 있는 클럭형(clocked)(동기 또는 에지 트리거)일 수 있다. 역사상 플립-플롭(flip-flop)이라는 용어는 단순형 및 클럭형 회로들 모두로 불리었으나, 현대적 용도에서 플립-플롭이라는 용어는 클럭형 회로들 전용으로 지정하는 것이 일반적이고, 심플형 플립플롭들은 일반적으로 래치(latch)라고 불린다. 이 용어를 사용하면, 래치가 레벨에 민감한 반면, 플립-플롭은 에지에 민감하다. 즉, 래치가 인에이블되면 래치는 투명해지고, 반면 플립-플롭의 출력은 클럭 에지의 단일 타입(포지티브 방향 또는 네거티브 방향)에서만 변경된다.

홀드 타임(hold time)은 데이터가 안정되어야 하는 클럭의 액티브 에지 이후의 최소 시간으로 정의된다. 셋업 시간(setup time)과 유사하게, 각 순차 엘리먼트는 안정적으로 데이터를 캡쳐(capture)하기 위해 클럭 에지가 도착한 후에도 데이터가 안정적으로 유지되는데 약간의 시간이 필요하다. 이 지속 시간을 홀드 타임이라고 한다.

현재 에지에서 시작된 데이터는 클럭 에지 이후 홀드 시간이 경과하기 전에 캡쳐링 플롭(capturing flop)으로 이동해서는 안 된다. 홀드 시간을 유지하면 현재 클럭 에지에서 시작된 데이터가 동일한 에지에서 캡쳐되지 않다. 즉, 홀드 타임 유지는 시스템이 현재 상태에서 벗어나 유효하지 않은 상태로 가지 않도록 한다.

본 발명의 목적은 스캔-홀드 타임 위반 및 저전압 동작을 개선할 수 있는 장치를 제공하는데 있다.

본 발명에 따른 장치는 플립-플롭 회로를 포함할 수 있다. 플립-플롭 회로는 선택 회로, 메모리 소자 회로 및 클럭 회로를 포함할 수 있다. 상기 선택 회로는 적어도 2개의 입력 신호들 중 하나를 선택된 입력 신호로 선택한다. 상기 메모리 소자 회로는 클럭 신호에 의해서 동기적으로 제어되고 상기 선택된 입력 신호를 저장하도록 구성된다. 상기 클럭 회로는 적어도 상기 클럭 신호의 앞선 버전 및 상기 클럭 신호의 나중 버전을 출력하도록 구성된다. 상기 선택 회로는 상기 메모리 소자 회로에 의해서 읽혀질 때 상기 선택된 입력 신호가 안정 상태로 유지되도록 상기 클럭 신호의 상기 앞선 버전에 의해서 적어도 부분적으로 동기적으로 제어되도록 구성된다.

본 발명의 다른 특징에 따른 장치는 클럭 신호에 의해서 동기적으로 제어되고, 입력 신호를 저장하도록 구성되는 메모리 소자 회로를 포함할 수 있다. 상기 메모리 소자 회로는, 상기 클럭 신호의 제1 구간동안 상기 입력 신호를 저장하도록 구성된 마스터부를 포함할 수 있다. 상기 메모리 소자 회로는 상기 클럭 신호의 제2 구간동안 상기 마스터부로부터의 반전된 입력 신호를 복사하도록 구성된 슬레이브부를 포함할 수 있다. 상기 메모리 소자 회로는 상기 마스터부로부터 상기 슬레이브부로의 상기 반전된 입력 신호의 의도하지 않은 복사를 방지하고 그리고 상기 반전된 입력 신호를 상기 슬레이브로 제공하는 비-반전 인에이블 회로를 포함할 수 있다.

본 발명의 다른 특징에 따른 장치는 클럭 회로, 선택 회로 및 메모리 소자 회로를 포함할 수 있다. 상기 클럭 회로는 적어도 클럭 신호의 앞선 버전 및 상기 클럭 신호의 나중 버전을 출력하도록 구성될 수 있다. 상기 선택 회로는 적어도 2개의 입력 신호들 중 하나를 선택된 입력 신호로 선택하고, 메모리 소자 회로에 의해서 읽혀질 때 상기 선택된 입력 신호가 안정적으로 유지되도록 상기 클럭 신호의 상기 앞선 버전에 의해서 적어도 부분적으로 동기화되도록 구성될 수 있다. 상기 메모리 소자 회로는 상기 클럭 신호에 의해서 동기적으로 제어되고 상기 선택된 클럭 입력 신호를 저장하도록 구성될 수 있다. 상기 메모리 소자 회로는 상기 클럭 신호의 제1 세미-구간 동안 상기 선택된 입력 신호를 저장하도록 구성된 마스터부를 포함할 수 있다. 상기 메모리 소자 회로는 상기 클럭 신호의 제2 세미-구간 동안 상기 마스터부로부터의 상기 선택된 입력 신호를 반전시켜 복사하도록 구성된 슬레이브부를 포함할 수 있다. 상기 메모리 소자 회로는 상기 마스터부로부터 상기 슬레이브부로의 상기 반전된 입력 신호의 의도하지 않은 복사를 방지하고, 상기 반전된 입력 신호를 상기 슬레이브부로 제공하는 비-반전 인에이블 회로를 포함할 수 있다.

하나 이상의 구현들의 세부 사항은 첨부된 도면들 및 이하의 설명에서 설명된다. 다른 특징들은 상세한 설명 및 도면들 및 청구항들로부터 명백할 것이다.

실질적으로 도면들 중 적어도 하나와 관련하여 도시되고 그리고/또는 설명된 순차 회로에서 스캔 홀드-타임 위반 및 저전압 동작을 개선하기 한 시스템 및 방법을 위한 시스템 그리고/또는 방법은, 청구범위에서 더 완전하게 규정된다.

본 발명의 플립플롭 회로는 종래의 마스터-슬레이브 플립-플롭들과 비교하여 스캔 핀에서 스캔 홀드-타임 실패를 거의 제거할 수 있다. 또한 본 발명의 플립플롭 회로는 회로 면적을 최소화하면서 전력 소비를 감소시킬 수 있다.

도 1은 개시된 주제에 따른 시스템의 예시적인 실시예의 블록도이다.
도 2는 개시된 주제에 따른 시스템의 예시적인 실시예의 블록도이다.
도 3은 개시된 주제에 따른 회로의 예시적인 실시예의 블록도이다.
도 4는 개시된 주제에 따른 회로의 예시적인 실시예의 블록도이다.
도 5a는 개시된 주제에 따른 회로의 예시적인 실시예의 블록도이다.
도 5b는 개시된 주제에 따른 회로의 예시적인 실시예의 블록도이다.
도 6은 개시된 주제의 원리들에 따라 형성된 장치들을 포함할 수 있는 정보 처리 시스템의 개략적인 블록도이다.
다양한 도면들에서 동일한 참조 부호들은 동일한 구성 요소를 나타낸다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 대하여 상세히 설명한다. 그러나, 본 발명은 다양한 형태들로 구체화될 수 있으며, 여기에 도시된 실시예들에만 한정되는 것으로 해석되어서는 안된다. 오히려, 이들 실시예들은 본 개시가 철저하고 완전하게 이루어 지도록 당업자에게 본 발명의 양상 및 특징을 충분히 전달할 수 있도록 예로서 제공된다. 도면들에서 층들 및 영역들의 크기 및 상대적인 크기는 명확하게 하기 위해 과장될 수 있다.

엘리먼트 또는 계층이 다른 엘리먼트 또는 계층에 "연결된" 또는 "결합된" 것으로 언급될 때, 이는 다른 엘리먼트 또는 계층에 직접적으로 연결되거나, 결합될 수 있거나, 또는 하나 이상의 개재된 엘리먼트들 또는 계층들이 존재할 수 있다. 반대로, 엘리먼트가 다른 엘리먼트 또는 계층에 "직접적으로", "직접적으로 연결된" 또는 "직접적으로 결합된"으로 언급될 때, 개입된 엘리먼트들 또는 계층들이 없다. 동일한 참조 부호는 동일한 엘리먼트들을 지칭한다. 본 명세서에서 "및/또는"은 관련되어 열거된 아이템들의 하나 이상의 임의의 그리고 모든 조합들을 포함한다.

비록 제1, 제2, 제3 등의 용어가 본 명세서에서 다양한 엘리먼트들, 구성 요소들, 영역들, 층들 및/또는 섹션들을 설명하기 위해 사용될 수 있지만, 이들 구성 요소들, 영역들, 층들 및/또는 섹션들이 이러한 용어들에 의해 제한되지 않아야 한다. 이러한 용어들은 하나의 엘리먼트, 구성 요소, 영역, 계층 또는 섹션을 다른 엘리먼트, 구성 요소, 영역, 계층 또는 섹션과 구별하는 데에만 사용된다. 따라서, 이하에 설명되는 제1 엘리먼트, 구성 요소, 영역, 층 또는 섹션은 본 개시된 내용의 교시들을 벗어나지 않고 제2 엘리먼트, 구성 요소, 영역, 계층 또는 섹션으로 지칭될 수 있다.

"아래에", "하부에", "낮은", "상부", "위에" 등과 같은 공간적으로 관련된 용어들은 도면들에 도시된 바와 같이, 하나의 엘리먼트 또는 특징과 다른 엘리먼트(들) 또는 특징(들) 간의 관계를 용이하게 설명하기 위해 사용될 수 있다. 공간적으로 관련된 용어들은 도면들에 도시된 방위에 추가하여, 사용 또는 동작 중에 장치의 상이한 방위들을 포함하도록 의도된 것으로 이해될 것이다. 예를 들어, 도면들의 장치가 뒤집힌다면, 다른 엘리먼트들 또는 특징들의 "아래" 또는 "아래에" 또는 "하부의"로 기술 된 요소는 다른 엘리먼트들 또는 특징들의 "위로" 향할 것이다. 따라서, "아래" 및 "아래에"의 예시적인 용어는 위와 아래의 방향 모두를 포함할 수 있다. 장치는 다른 방향으로 향할 수 있고(예를 들어, 90도 또는 다른 방향으로 회전될 수 있음), 공간적으로 상대적인 기술 용어들은 그에 따라 해석되어야 한다.

본 명세서에서 사용되는 용어는 특정 실시 양태를 설명하기 위한 것일 뿐 본 발명을 제한하려는 것은 아니다. 본원에서 사용된 단수 형태는 문맥 상 다르게 지시하지 않는 한 복수 형태를 포함하는 것으로 의도된다. 본 명세서에서 사용된 "포함하는", "포함된", "구비하는" 및 "구비된"의 용어는 명시된 특징들, 정수들, 단계들, 동작들, 엘리먼트들 및/또는 구성 요소들의 존재를 특정하며, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 구성 요소 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않음이 잘 이해할 것이다.

예시적인 실시예들은 이상적인 예시적인 실시예들(및 중간 구조들)의 개략도인 단면도를 참조하여 여기에 설명된다. 이와 같이, 예를 들어, 제조 기술들 및/또는 허용 오차와 같은 결과로서의 일러스트레이션의 형상으로부터의 변형이 예상되어야 한다. 따라서, 예시적인 실시예들은 본 명세서에 도시된 특정 형상의 영역들에 한정되는 것으로 해석되어서는 안되며, 예를 들어, 제조로부터 초래되는 형상의 편차를 포함해야 한다. 예를 들어, 직사각형으로 도시된 주입 영역은 전형적으로, 주입된 영역에서부터 주입되지 않은 영역으로의 이진 변화 라기보다는, 둥근 또는 곡선의 특성들 및/또는 모서리에서의 주입 농도의 기울기를 가질 것이다. 마찬가지로, 주입에 의해 형성된 매립 영역은 매립 영역과 주입이 일어나는 표면 사이의 영역에 약간의 주입을 초래할 수 있다. 따라서, 도면에 도시된 영역은 본질적으로 개략적이고 그 모양은 소자의 영역의 실제 형상을 도시하려는 것이 아니며 본 개시된 발명의 범위를 제한하는 것은 아니다.

달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어들(기술 용어들 및 과학 용어들 포함)은 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어들과 같은 용어들은 관련 기술 및/또는 본 명세서와 관련하여 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 이상적이거나 지나치게 형식적인 의미로 해석되지 않아야 한다.

이하 예시적인 실시예들이 첨부된 도면들을 참조하여 상세히 설명될 것이다.

도 1은 개시된 주제에 따른 시스템(200)의 예시적인 실시예의 블록도이다. 도시된 실시예에서, 시스템(200)은 대형 스캔 체인의 일부의 상세한 도시를 포함할 수 있다.

도시된 실시예에서, 시스템(200)은 다수의 플립-플롭들(예를 들어, 플립-플롭들(202a, 202b 및 202c))을 포함할 수 있다. 플립-플롭들(202)은 클럭 신호(297)에 의해서 제어 또는 동기될 수 있다. 또한 시스템(200)은 복수의 논리 회로들(204)을 포함할 수 있다. 도시된 실시예에서, 플립-플롭들(202a, 202c)은 각각 논리 회로들(204)의 입력들 및 출력들을 각각 저장한다.

각각의 플립-플롭은 노말 동작 동안, 플립-플롭에 새로운 데이터를 쓰기(write) 위한 D 입력 단자, 및 플립-플롭으로부터 저장된 데이터를 읽기(read) 위한 Q 출력 단자를 포함할 수 있다. 또한, 각각의 플립-플롭은 스캔 체인 모드(scan chain mode)일 때, 새로운 데이터를 플립-플롭에 쓰기 하는 스캔-인(scan-in, SI) 입력 단자를 포함할 수 있다. 상기 내용은 단지 개시된 주제가 제한되지 않는 하나의 예시적인 예일 뿐이라는 것을 이해해야 한다.

노말 동작 동안, 데이터는 제1 플립-플롭(예를 들면, 플립-플롭 (202a))의 Q 단자로부터, 논리 회로(204)를 통해, 그리고 제2 및 제3 플립-플롭들(예를 들면, 플립-플롭들(202b, 202c))의 D 입력 단자들로 전달된다. 이 실시예에서, 논리 회로(204)를 통과하는 데에는 시간이 걸린다. 일반적으로, 이 시간은 플립-플롭들의 임의의 홀드 타이밍 요건들을 충족시키기에 충분하다.

반대로, 시스템(200)이 스캔 모드(scan mode)일 때, 데이터가 스캔 체인을 따라 시프트(shift) 됨에 따라, 논리 회로(204)는 바이패스(bypass) 될 수 있다. 그러한 실시예에서, 데이터는 제1 플립-플롭(예를 들면, 플립-플롭(202a))의 Q 단자로부터 제2 플립-플롭(예를 들면, 플립-플롭(202b))의 SI 입력 단자로 직접 전송되고, 그 다음에 스캔 체인 내의 다음 플립-플롭(예를 들어, 플립-플롭(202c))의 SI 입력 단자로 전송된다. 스캔 모드에서, 플립-플롭들 사이에 회로가 없기 때문에 (또는 거의 없다), 두 개의 플립-플롭들 사이의 지연(delay)은 대체로 매우 작다. 다양한 실시예들에서, 지연은 플립-플롭들의 홀드 시간 요건들을 위반(violate) 할 만큼 충분히 작을 수 있다. 이로 인해 데이터가 손상될 수 있다.

종종, 해결책은 지연 회로들(도시되지 않음)을 시스템에 삽입하는 것이다. 이러한 지연 회로들은 회로 내에서 전력 및 면적을 소비한다. 때때로 이러한 지연 회로들이 플립-플롭들 내부에 통합된다. 예를 들어, 일련의 인버터들이 SI 단자의 입력 부분 앞에 추가될 수 있다. 공통 또는 균일한 설계 방안이 칩 전체에 걸쳐 사용될 때, 때때로 이러한 여분의 지연 회로들은 특정 플립-플롭에 필요하든 아니든 상관없이 모든 플립-플롭에 추가된다.

도 2는 개시된 주제에 따른 회로(300)의 예시적인 실시예의 블록도이다. 다양한 실시예들에서, 회로(300)는 통합된 스캔 기능을 갖는 플립-플롭을 포함할 수 있다. 또한, 도시된 실시예에서, 회로(300)는 종래의 플립-플롭 설계에서 경험되는 홀드 시간 위반을 방지하거나 회피하도록 구성될 수 있다.

이러한 실시예에서, 회로(300)는 선택 회로 또는 멀티플렉서(MUX)(301), 메모리 소자 회로(부분들(302, 304)), 및 인버터들(305 및 306)을 포함할 수 있다. 도시된 실시예에서, 메모리 소자는 마스터부(master portion, 302) 및 슬레이브부(slave portion, 304)를 포함한다. 상술한 것은 단지 개시된 주제가 제한되지 않는 하나의 예시적인 실시예이다.

도 3은 개시된 주제에 따른 회로(350)의 예시적인 실시예의 블록도이다. 상술한 바와 같이, 회로(300)는 클럭 신호(397)에 의해 제어될 수 있다. 회로(350)는 클럭 신호(397)가 회로(300)에 의해서 내부 사용을 위해 어떻게 처리 될 수 있는 지를 보여준다.

예시된 실시예에서, 클럭 신호(397)는 2 개의 유도된 클럭 신호들(CKB(398), CKP(399))을 생성할 수 있다. 이러한 실시예에서, 회로(350)는 직렬로 연결된 2 개의 인버터들(352, 354)을 포함할 수 있다. 이는 부분적으로 클럭 신호(397)를 클리닝(예를 들면, 전압을 공통 전압 레벨로 복원)하도록 수행될 수 있다.

이러한 실시예에서, 앞선(earlier) 클럭 신호(CKB)(398)는 인버터(352)에 의해 생성될 수 있고, 가장 앞선 클럭 신호(397)의 반전(inverse)일 수 있다. 나중(later) 클럭 신호(CKP)(399)는 인버터(354)에 의해서 생성될 수 있다. 클럭 신호들(398, 399)은 클럭 신호(397)의 지연된(클럭(398)의 경우에는 지연 및 반전된) 버전들이다.

다시 도 2를 참조하면, 클럭 신호들 CKB(398) 및 CKP(399)는 회로(300)의 특정 부분들을 제어하는데 이용될 수 있다.

도시된 실시예에서, 선택 회로(301)는 노말 입력 D(395) 및 스캔 체인 입력(SI)(394) 중 하나를 선택할 수 있다. 이는 스캔 인에이블 신호 SE(393)에 근거해서 수행될 수 있다. 선택 회로(301)는 선택된 입력 신호(DMux)(281)를 생성할 수 있다.

선택된 입력 신호(DMux)(281)는 마스터부(302)로 제공될 수 있다. 마스터부(302)는 패스 또는 전송 게이트(312) 및 2 개의 피드백 인버터들(314, 316)를 포함할 수 있다. 만일 나중 클럭 신호(CKP)(399)가 하이 값(high value)(패스-게이트(312)를 닫는)으로 안정화되기 전에 선택된 입력 신호(DMux)가 변화하면, 홀드 실패(hold failure)가 발생하고, 마스터부(302)는 틀린 값을 저장한다.

홀드 실패가 발생했는지 여부에 관계없이, 선택된 입력 DMux(281)(즉, DT(282))은 피드백 인버터들(314, 316)에 저장되고, 마스터부(302)로부터 마스터 출력 신호(MLat)(283)로써 출력된다.

슬레이브부(304)는 패스-게이트(322) 및 2 개의 피드백 인버터들(324, 326)을 포함할 수 있다. 패스 게이트(322)가 오픈되면, 신호 MLat(283)은 피드백 인버터들(324, 326)에 저장되고, 신호 SLat(284)가 출력된다.

도시된 실시예에서, 슬레이브부(304)의 출력은 2 개의 인버터들(305, 306)을 통과할 수 있다. 인버터(305)는 Q' 출력 신호(395)를 출력할 수 있고 인버터(306)는 Q 출력 신호를 출력할 수 있다. 일부 실시예들에서 오직 하나의 인버터가 사용될 수 있다. 이 경우 출력은 Q(396)의 반전 또는 QN이 된다. 상기 내용은 개시된 주제를 제한하지 않는 단지 예시적인 실시예에 불과하다.

상술한 바와 같이, 나중 클럭 신호(CKP)(399)가 하이 값으로 안정화되기 전에 선택된 입력 신호(DMux)(281)가 변경되면, DMux(281)의 변경은 의도하지 않게 패스-게이트(312)를 통하여 전달될 수 있다. 도시된 실시예에서, 이 것은 코어 전압(Vdd)이 아니라 앞선 클럭 신호(CKB)(398)에 의해 선택 회로(301)에 전원을 공급함으로써 방지될 수 있다. 도시된 실시예에서, 마스터부(302), 슬레이브부(304) 및 다른 회로들(305, 306)은 코어 전압((Vdd)에 의해 전력 공급을 유지할 수 있다(도 4에 도시됨).

이러한 실시예에서, 예를 들어, 만일 스캔 핀(SI)(394)이 나중 클럭 신호(CKP)(399)가 상승하기 전에 떨어지면(패스 게이트(312)를 턴 오프), 앞선 클럭 신호(CKB)(398)가 떨어졌기 때문에(선택 회로(302)를 턴 오프) DMux(281)는 코어 전압(Vdd)인 하이로 올라갈 수 없다. 그 결과, 마스터부(302)는 손상될 수 없으며 홀드 실패가 발생할 수 없다. 예시된 실시예에서, 이것은 종래에 채용된 바와 같이 부가적인 지연 회로를 필요로 하지 않는다.

예시된 실시예에서, 입력 신호들(예를 들면, D(395), 스캔 핀(SI)(394))은 제1 또는 앞선 클럭 신호(CKB)(398)가 안정화 될 때까지만 유지되어야 한다. 따라서, SI 신호(394), D(395) 및 회로(300)에 요구되는 홀드 타임은(종래의 회로와 비교하여) 낮아진다. 스캔 핀(SI)(394)은(종래의 플립-플롭과 비교하여) 홀드 실패에 상당히 덜 취약하고, 앞서 설명된 일반적인 스캔 체인 구성은 부가적인 회로(예를 들어, 지연 회로)없이 에러가 발생하기 어렵게 된다.

도 4는 개시된 주제에 따른 회로(400)의 예시적인 실시예의 블록도이다. 다양한 실시예들에서, 회로(400)는 도 2의 선택 회로 및 마스터부의 패스 게이트를 포함할 수 있다.

도시된 실시예에서, 회로(400)는 P-타입 PMOS(metal-oxide-semiconductor) 트랜지스터들(412, 422, 423, 424, 432, 433, 434)을 포함할 수 있다. 회로(400)는 N-타입 NMOS(metal-oxide-semiconductor) 트랜지스터들(414, 426, 427, 428, 436, 437, 438)을 포함할 수 있다. 회로(400)는 각 하이 전압(high voltage)이 앞선 클럭 신호(CKB)(398)에 의해 제공되는 동적 신호부(dynamic signal portion, 402) 및 각 하이 전압(즉, 정적(static) 전압)이 공통 전압(Vdd)(499)에 의해 제공되는 정적 신호부(static signal portion, 404)를 포함한다.

예시된 실시예에서, 트랜지스터들(412, 414)은 입력 신호(SIN)(394')를 반전시키도록 배열될 수 있고, 입력 신호(SIN)(394')는 상술한 신호(SI)(394)의 반전된 버전이다. 트랜지스터들(412, 414)은 Vdd(499)의 하이 전압(high voltage) 및 Vss(498)의 로우 전압을 가질 수 있다.

트랜지스터들(422, 423, 424)은 직렬로 연결될 수 있고 동적 신호부(402)의 일부일 수 있다. 트랜지스터들(422, 423, 424)은 하이 전압과 트랜지스터(434) 사이에 연결될 수 있다. 도시된 실시예에서, 트랜지스터들(422, 423, 424)에 대한 하이 전압은 앞선 클럭 신호(CKB)(398)일 수 있다. 변화하는 클럭 신호로서, 전력은 동적(dynamic)이라고 한다. 트랜지스터들(422, 423)은 입력으로서 신호(SI)(394)를 취할 수 있다. 반면에, 트랜지스터(424)는 반전된 스캔 인에이블 신호(SEN)(393'')를 입력으로 사용할 수 있다.

트랜지스터들(426, 427, 428)은 직렬로 연결될 수 있고 동적 신호부(402)의 일부일 수 있다. 트랜지스터들(426, 427, 428)은 트랜지스터(436)와 로우 전압(Vss)(498) 사이에 연결될 수 있다. 트랜지스터들(427, 428)은 신호(SI)(394)를 입력으로 취할 수 있다. 트랜지스터(426)는 비-반전된 스캔 인에이블 신호(SE)(393)를 입력으로서 사용할 수 있다.

트랜지스터들(432, 433, 434)은 직렬로 연결될 수 있다. 트랜지스터들(432, 433, 434)은 하이 전압(Vdd)(499)과 트랜지스터(436) 사이에 연결될 수 있다. 도시된 실시예에서, 트랜지스터들(422, 423, 424)에 대한 하이 전압은 하이 전압(Vdd)(499)일 수 있다. 불변의 코어 전력 신호와 같이, 전력 또는 하이 전압은 정적(static)이라고 한다. 트랜지스터들(432, 433)은 정적 신호부(404)의 일부일 수 있다. 트랜지스터(432)는 신호(D)(395)를 입력으로 취할 수 있다. 트랜지스터(433)는 스캔 인에이블 신호(SE)(393)를 입력으로 취할 수 있다.

트랜지스터들(436, 437, 438)은 직렬로 연결될 수 있다. 트랜지스터들(436, 437, 438)는 로우 전압(Vss)(498)과 트랜지스터(434) 사이에 연결될 수 있다. 트랜지스터들(437, 438)는 정적 신호부(404)의 일부일 수 있다. 트랜지스터(438)는 신호(D)(395)를 입력으로 취할 수 있다. 트랜지스터(437)는 반전 된 스캔 인에이블 신호(SEN)(393'')를 입력으로서 취할 수 있다.

도시된 실시예에서, 트랜지스터들(434, 436)은 상술한 바와 같이, 메모리 소자 회로의 마스터부의 패스-게이트일 수 있다. 도시된 실시예에서, 트랜지스터(434)는 입력으로서 나중 클럭 신호(CKP)(399)를 수신할 수 있다. 트랜지스터(436)는 입력으로서 앞선 클럭 신호(CKB)(398)를 수신할 수 있다. 트랜지스터들(434, 436)은 신호(DT)(282)를 출력할 수 있다.

도시된 실시예에서, 스캔 핀 신호(반전된 SIN(394')로 도시됨)는 앞선 클럭 신호(CKB)(398)가 안정화될 때까지만 유지되어야 한다. 따라서, 플립-플롭에 요구되는 유지 시간이 낮아진다. 스캔 핀 신호(SI)(394)는 앞에서 설명한 일반적인 스캔 체인 구성으로 인해 홀드 페일이 발생할 가능성이 훨씬 적다. 만일 나중 클럭 신호(CK)(399)가 상승하기 전에 스캔 핀 신호(SI)(394)가 떨어지면, 나중 클럭 신호(CKP)(399)가 상승하기 전에 앞선 클럭 신호(CKB)(398)가 떨어지기 때문에 DT(282)는 하이의 Vdd(499)로 끌어 올려질 수 없다. 따라서 마스터 래치 부는 손상될 수 없다. 이는 상술한 바와 같이 추가적인 지연 회로를 필요로 하지 않는다.

이러한 실시예에서, 라이징 홀드 타임(rising hold time)은 절반(예를 들면, 30ps(picoseconds)에서 15ps로)으로 낮아질 수 있다. 상술한 내용은 개시된 과제가 제한되지 않는 단지 예시적인 실시예에 불과하다.

지연 회로들 또는 버퍼들을 부가하지 않음으로써, 개시된 주제는 개시된 플립-플롭이 종래의 마스터/슬레이브(MS) 플립-플롭과 유사한 데이터 경로 속도 및 클럭 전력 소비량으로 동작할 수 있게 한다. 개시된 주제는 종래의 지연 회로들보다 작은 면적 및 보다 적은 전력 요건을 갖는다. 또한 종래의 마스터-슬레이브 플립-플롭들과 비교하여 스캔 핀에서 스캔 홀드-타임 실패를 거의 제거한다. 상기 내용은 개시된 주제가 제한되지 않는 단지 예시적인 실시예에 불과하다.

도 5a는 개시된 주제에 따른 회로(500)의 예시적인 실시예의 블록도이다. 도시된 실시예에서, 회로(500)는 플립-플롭을 포함할 수 있다. 도시된 실시예에서, 회로(500)는 스캔 체인 입력을 수신하지 않는다. 즉, 입력은 D(395) 뿐이다. 상기 내용은 단지 개시된 주제가 제한되지 않는 하나의 예시적인 실시예에 불과하다.

도시된 실시예에서, 회로(500)는 상술한 바와 같이, 마스터부(302) 및 슬레이브부(304)를 포함할 수 있다. 또한 회로(500)는 상술한 바와 같이, 인버터들(305, 306)을 포함할 수 있다. 마스터부(302)는 상술한 바와 같이, 패스-게이트(312) 및 2개의 피드백 인버터들(314, 416)을 포함할 수 있다. 슬레이브부(304)는 상술한 바와 같이, 패스-게이트(322) 및 2개의 피드백 인버터들(324, 326)을 포함할 수 있다.

패스-게이트들(예를 들면, 패스-게이트(322))은 클럭 스위칭 동안 효과적으로 투명해지게 된다. 이것은 특히 클럭 신호들(398, 399)이 큰 스큐들(skews) 또는 천이 시간을 갖는 경우에 그러하다. 이것은 낮은 전압들에서의 동작에 의해서 악화될 수 있다.

이러한 실시예에서, 마스터부(302) 및 슬레이브부(304)는 서로 손상시킬 수 있다. 마스터부(302) 및 슬레이브부(304) 사이에 이러한 부주의하거나 바람직하지 않은 값들의 복사(copy)가 일어난다면, 플립-플롭들을 포함하는 CLB들에서 계산 오류를 야기할 것이다. 종래에, 이를 위한 수정은 슬레이브 패스-게이트(322)를 인에이블된 인버터로 대체하는 것이었다. 그러나 이는 지연 및 전력 소비를 증가시킨다.

도시된 실시예에서, 인에이블된 패스-게이트(522)가 대신 사용된다. 인에이블된 패스-게이트(522)는 마스터부(302)와 슬레이브부(304) 사이에 직렬로 배치된다. 또한, 클럭 신호들(398, 399)에 의해 제어되는 마스터 및 슬레이브 패스 게이트들(312, 322)과 달리, 인에이블된 패스-게이트(522)는 입력 신호(DT)(282)에 의해 제어된다.

일반적으로 패스-게이트(예를 들면, 패스 게이트(522))는 NMOS 및 PMOS 트랜지스터를 함께 연결(couple)하고, 게이트 신호들을 동일한 제어 신호의 반전된 버전들에 연결시킴으로써 형성된다. 예를 들면, 패스-게이트(322)는 이상적으로 서로 완전히 반전된 버전들인 신호들(398, 399)에 연결된다. 물론, 신호들(398, 399)의 타이밍은 완벽하지 않기 때문에, 변형의 문제가 있으나, 패스-게이트들을 설명하기 위해, 이상적인 특성들보다 작은 특성들은 일시적으로 무시될 것이다. 제어 신호들은 서로의 반전 버전들이기 때문에, NMOS와 PMOS가 동시에 턴 온 또는 턴 오프된다.

도시된 실시예에서, 패스-게이트(522)를 2 개의 반전되거나 미러링된 신호들에 연결하는 대신에, NMOS 및 PMOS 게이트들 모두가 동일한 신호 DT(282)에 연결된다. 따라서, 패스-게이트의 절반 만이 한 번에 "온", 인에이블 또는 투명하게 된다.

도시된 실시예 및 제1 예에서, D(395) 및 DT(282)는 하이이고, MLat(283)은 로우이다. SLat(284)는 이전 클럭 사이클로부터 로우일 수 있다(SLatB(284')는 하이). 앞선 클럭 신호(CKB)(298)는 (예를 들어, 스큐 또는 지연으로 인해) 나중 클럭 신호(CKP)(399)가 상승하기 전에 먼저 하강할 수 있다. 상술한 바와 같이, 이것은 비-이상적인 타이밍 특성이다.

슬레이브 패스-게이트(322)의 PMOS는 "온"일 수 있다. 슬레이브 패스-게이트(322)의 NMOS는 "오프"일 수 있다. 통상적으로(인에이블된 패스-게이트(522)가 없는 실시예에서), 이것은 SLatB(284')의 하이 값이 마스터부(302)에 다시 쓰기 되도록 한다. 그러나, 도시된 실시예에서, 인에이블된 패스-게이트(522)의 PMOS는 "오프"로 된다(DT(282)가 하이이면). 따라서, 인에이블된 패스-게이트(522)는 마스터부(302)에 대한 슬레이브부(304)의 의도하지 않은 또는 바람직하지 않은 쓰기를 차단할 것이다.

제2 예에서, D(395) 및 DT(282)는 로우이고, MLat(283)는 하이이다. SLat(284)는 이전 클럭 사이클로부터 하이 일 수 있다(SLatB(284')는 로우). 앞선 클럭 신호(CKB)(298)는 (예를 들면, 스큐 또는 지연으로 인해) 나중 클럭 신호(CKP)(399)가 하강하기 전에 먼저 상승할 수 있다. 상술한 바와 같이, 이것은 비-이상적인 타이밍 특성이다.

슬레이브 패스-게이트(322)의 NMOS는 "온"일 수 있다. 슬레이브 패스 게이트(322)의 PMOS는 "오프"일 수 있다. 전통적으로(인에이블된 패스-게이트(522)가 없는 실시예에서), 이것은 MLat(283)의 하이 값이 슬레이브의 값을 덮어 쓸 수(overwrite) 있게 한다. 그러나, 도시된 실시예에서, (DT(282)가 로우이므로) 인에이블된 패스 게이트(522)의 NMOS는 "오프"가 될 것이다. 따라서, 클럭 신호(CK)(397)가 하강할 때, 인에이블된 패스 게이트(522)는 마스터부(302)의 의도하지 않거나 바람직하지 않은 슬레이브부(304)로의 쓰기를 차단할 것이다. 상술한 내용은 개시된 주제가 제한되지 않는 단지 예시적인 실시예에 불과하다.

이러한 실시예에서, 인에이블된 패스-게이트(522)는 전통적인 인에이블된 인버터 솔루션과 같이, 신호(MLat)(283)를 반전시키지 않도록 구성될 수 있다. 또한, 인에이블된 패스-게이트(522)는 마스터부(302) 및 슬레이브부(304) 사이의 신호의 의도하지 않은 복사를 차단 또는 방지하도록 구성될 수 있으며, 복사가 바람직하지 않은 경우, 동일한 시각에 패스-게이트들(522, 322) 내의 2 개의 PMOS 트랜지스터들 중 하나 만이 온 되고, 동일한 시각에 패스-게이트들(522, 322) 내의 2 개의 NMOS 트랜지스터들 중 하나 만이 온 된다.

다양한 실시예들에서, 인에이블된 패스-게이트(522)는 회로(500)가 비슷한 종래의 패스-게이트 마스터/슬레이브 플립-플롭들과 비교하여 유사한 속도(CK(297) 내지 Q(396)) 및 전력으로 동작하게 한다. 일부 실시예들에서, 회로(500)는 패스-게이트를 갖는 종래의 마스터/슬레이브 플립-플롭과 본질적으로 동일한 면적을 가질 수 있다. 다양한 실시예들에서, 마스터부(302)와 슬레이브부(304) 사이의 바람직하지 않은 데이터 전송이 회피됨에 따라 인에이블된 패스-게이트는 극적으로 향상된 저전압 동작을 가능하게 할 수 있다.

다양한 실시예들에서, 종래의 인에이블된-인버터 마스터/슬레이브 플립-플롭과 비교하여, 회로(500)는 10 % 더 빠르며, 2~5 % 더 양호한 면적 소비를 가지며, 비교 가능한 저전압 동작을 가질 수 있다. 다양한 실시예들에서, 트랜스미션-게이트 방식의 마스터/슬레이브 플립-플롭과 비교하여, 회로(500)는 트랜스미션-게이트 마스터-슬레이브 플립-플롭들과 비교 가능한 면적을 가질 수 있고, 크게 개선된 저전압 동작을 가질 수 있다.

일부 실시예들에서, 인에이블된 패스 게이트(522)가 보상할 수 있는 또는 원하지 않는 복사를 방지할 수 있는 클럭 스큐 또는 지연의 양은 제조 프로세스에 의해 결정되거나 또는 다른 방식으로 구조적으로 정의될 수 있다. 상기 내용은 개시된 주제가 제한되지 않는 단지 예시적인 실시예에 불과하다.

도 5B는 개시된 주제에 따른 회로(501)의 예시적인 실시예의 블록도이다. 도시된 실시예에서, 회로(501)는 플립-플롭을 포함할 수 있다. 도시된 실시예에서, 회로(501)는 스캔 인에이블 될 수 있다. 상기 내용은 단지 개시된 주제가 제한되지 않는 하나의 예시적인 실시예에 불과하다.

도시된 실시예에서, 회로(501)는 상술한 바와 같이, 마스터부(302) 및 슬레이브부(304)를 포함할 수 있다. 또한, 회로(501)는 상술한 바와 같이, 인버터들(305, 306)을 포함할 수 있다. 마스터부(302)는 상술한 바와 같이, 패스-게이트(312) 및 2 개의 피드백 인버터들(314, 316)을 포함할 수 있다. 슬레이브부(304)는 상술한 바와 같이, 패스-게이트(322) 및 2 개의 피드백 인버터들(324, 326)을 포함할 수 있다. 회로(501)는 또한 상술한 바와 같이, 인 에이블된 패스-게이트(522)를 포함할 수 있다.

또한, 회로(501)는 상술한 바와 같이, 선택 회로(392)를 포함할 수 있다. 다양한 실시예들에서, 선택 회로(392)는 코어 전압(Vdd)(예를 들면, 도 4의 Vdd(499))에 의해서 전력을 공급받을 수 있다. 다른 실시예에서, 선택 회로(392)는 상술한 바와 같이, 앞선 클럭 신호(CKB)(398)에 의해 전력을 공급받을 수 있다.

도 6은 본 개시의 원리에 따라 형성된 반도체 장치를 포함할 수 있는 정보 처리 시스템(600)의 개략적인 블록도이다.

도 6을 참조하면, 정보 처리 시스템(600)은 개시된 주제의 원리에 따라 구성된 하나 이상의 장치들을 포함할 수 있다. 다른 실시예에서, 정보 처리 시스템(600)은 개시된 주제의 원리에 따라 하나 이상의 기술들을 채용하거나 실행할 수 있다.

다양한 실시예들에서, 정보 처리 시스템(600)은 예를 들어, 랩탑, 데스크탑, 워크스테이션, 서버, 블레이드 서버, 개인 휴대 정보 단말기(personal digital assistant), 스마트 폰, 태블릿 및 다른 적절한 컴퓨터들 또는 가상 머신 또는 가상 컴퓨팅 장치와 같은 컴퓨터 장치를 포함할 수 있다. 다양한 실시예들에서, 정보 처리 시스템(600)은 사용자(도시되지 않음)에 의해 사용될 수 있다.

본 발명에 따른 정보 처리 시스템(600)은 중앙 처리 장치(CPU), 로직 또는 프로세서(610)를 더 포함할 수 있다. 일부 실시예들에서, 프로세서(610)는 하나 이상의 기능 유닛 블록들(functional unit blocks, FUBs) 또는 조합 논리 블록들(combinational logic blocks, CLBs)(615)을 포함할 수 있다. 이 실시예에서, 조합 논리 블록은 다양한 불런 논리 동작들(예를 들면, NAND, NOR, NOT, XOR), 안정화 논리 장치들(예를 들어, 플립-플롭들, 래치들), 다른 논리 회로 장치 또는 이들의 조합을 포함할 수 있다. 이러한 조합 논리 연산들은 입력 신호를 처리하여 원하는 결과를 얻도록 간단하거나 복잡한 방식으로 구성될 수 있다. 동기 조합 논리 연산의 몇 가지 예시적인 예들이 설명되었지만, 개시된 주제는 이에 제한되지 않으며 비동기 연산 또는 이들의 혼합을 포함할 수 있다. 일 실시예에서, 조합 논리 연산은 복수의 CMOS(complementary metal oxide semiconductors) 트랜지스터들을 포함할 수 있다. 다양한 실시예들에서, 이들 CMOS 트랜지스터들은 논리 동작들을 수행하는 게이트들로 배열될 수 있다; 비록 다른 기술들이 사용될 수 있으나, 개시된 주제의 범위 내에 있음을 이해해야 한다.

본 발명에 따른 정보 처리 시스템(600)은 휘발성 메모리(620)(예를 들어, RAM(Random Access Memory))를 더 포함할 수 있다. 본 발명에 따른 정보 처리 시스템(600)은 비-휘발성 메모리(630)(예를 들면, 하드 드라이브, 광 메모리, NAND 또는 플래시 메모리)를 더 포함할 수 있다. 일부 실시예들에서, 휘발성 메모리(620), 비-휘발성 메모리(630) 또는 이들의 조합은 "저장 매체(storage medium)"로 불리울 수 있다. 다양한 실시예들에서, 휘발성 메모리(620) 및/또는 비-휘발성 메모리(630)는 반영구적 또는 실질적으로 영구적인 형태로 데이터를 저장하도록 구성될 수 있다.

다양한 실시예들에서, 정보 처리 시스템(600)은 정보 처리 시스템(600)이 통신 네트워크의 일부가 되고 이를 통해 통신할 수 있도록 구성된 하나 이상의 네트워크 인터페이스들(640)을 포함할 수 있다. Wi-Fi 프로토콜의 예로는 IEEE(Institute of Electrical and Electronics Engineers) 802.11g, IEEE 802.11n이 있을 수 있지만 이에 한정되지는 않는다. 셀룰러 프로토콜(cellular protocol)의 예로는 IEEE 802.16m(일명 무선-MAN(Metropolitan Area Network) 어드밴스드(Advanced), LTE(Long Term Evolution) 어드밴스드, GSM(Global System for Mobile Communications) 에볼루션(EDGE), HSPA +(Evolved High-Speed Packet Access)가 있을 수 있으나, 이에 한정되지 않는다. 유선 프로토콜의 예로는 IEEE 802.3(이더넷이라고도 함), 파이버 채널(Fibre Channel), 전력선 통신(Power Line communication)(예를 들면, HomePlug, IEEE 1901)이 있으나, 이에 한정되지 않는다. 상기 내용은 개시된 주제가 제한되지 않는 단지 예시적인 실시예들에 불과하다.

개시된 주제에 따른 정보 처리 시스템(600)은 사용자 인터페이스 유닛(650)(예를 들어, 디스플레이 어댑터, 햅틱 인터페이스, 휴먼 인터페이스 장치)을 더 포함할 수 있다. 다양한 실시예들에서, 이 사용자 인터페이스 유닛(650)은 사용자로부터 입력을 수신하고 그리고/또는 사용자에게 출력을 제공하도록 구성될 수 있다. 다른 종류의 장치들이 사용자와의 상호 작용을 제공하기 위해 사용될 수 있다. 예를 들어, 사용자에게 제공되는 피드백은 시각 피드백, 청각 피드백 또는 촉각 피드백과 같은 임의의 형태의 감각 피드백일 수 있다. 사용자로부터의 입력은 어쿠스틱, 스피치 또는 촉각 입력을 포함하는 임의의 형태로 수신될 수 있다.

다양한 실시예들에서, 정보 처리 시스템(600)은 하나 이상의 다른 장치들 또는 하드웨어 컴포넌트들(600)(예를 들면, 디스플레이 또는 모니터, 키보드, 마우스, 카메라, 지문 판독기, 비디오 프로세서)을 포함할 수 있다. 상기 내용은 개시된 주제가 제한되지 않는 단지 예시적인 실시예에 불과하다.

개시된 주제에 따른 정보 처리 시스템(600)은 하나 이상의 시스템 버스들(605)을 더 포함할 수 있다. 이러한 실시예에서, 시스템 버스(605)는 프로세서(610), 휘발성 메모리(620), 비-휘발성 메모리(630), 네트워크 인터페이스(640), 사용자 인터페이스 유닛(650) 및 하나 이상의 하드웨어 컴포넌트들(660)을 연결하도록 구성될 수 있다. 프로세서(610)에 의해 처리된 데이터 또는 비-휘발성 메모리(630)의 외부로부터 입력된 데이터는 비-휘발성 메모리(630) 또는 휘발성 메모리(620)에 저장될 수 있다.

다양한 실시예들에서, 정보 처리 시스템(600)은 하나 이상의 소프트웨어 컴포넌트들(670)을 포함하거나 실행할 수 있다. 일부 실시예들에서, 소프트웨어 컴포넌트들(670)은 OS(operating system) 및/또는 어플리케이션을 포함할 수 있다. 일부 실시예들에서, OS는 하나 이상의 서비스들을 애플리케이션에 제공하고 애플리케이션과 정보 처리 시스템(600)의 다양한 하드웨어 컴포넌트들(예를 들어, 프로세서(610), 네트워크 인터페이스(640)) 사이의 중재자로서 관리 또는 동작할 수 있다. 그러한 실시예에서, 정보 처리 시스템(600)은 국부적으로(예를 들어, 비0휘발성 메모리(630) 내에) 설치될 수 있고 프로세서(610)에 의해 직접 실행되도록 구성될 수 있는 하나 이상의 네이티브 애플리케이션들(native applications)을 포함할 수 있으며, OS와 직접적으로 상호작용한다. 이러한 실시예에서, 네이티브 애플리케이션들은 미리 컴파일된 머신 실행 가능 코드를 포함할 수 있다. 일부 실시예들에서, 네이티브 애플리케이션들은 소스 또는 객체 코드를 프로세서(610)에 의해 실행되는 실행 가능 코드로 변환하는 스크립트 인터프리터(예를 들면, C 쉘(csh), AppleScript, AutoHotkey) 또는 VM(virtual execution machine)(예를 들면, Java Virtual Machine, the Microsoft Common Language Runtime)를 포함할 수 있다.

상술한 반도체 장치는 다양한 패키징 기술들을 사용하여 캡슐화될 수 있다. 예를 들어, 본 발명의 원리에 따라 구성된 반도체 장치들은 POP(package on package) 기술, BGAs(ball grid arrays) 기술, CSPs(chip scale packages) 기술, PLCC(plastic leaded chip carrier) 기술, PDIP(plastic dual in-line package) 기술, 와플 팩 내 다이(die in waffle pack) 기술, 웨이퍼 형태의 타이(die in wafer form) 기술, COB(chip on board) 기술, CERDIP(ceramic dual in-line package) 기술, PMQFP(plastic metric quad flat package) 기술, PQFP(plastic quad flat package) 기술, SOIC(small outline package) 기술, SSOP(shrink small outline package) 기술, TSOP(thin small outline package) 기술, TQFP(thin quad flat package) 기술, SIP(system in package) 기술, MCP(multi-chip package) 기술, WFP(wafer-level fabricated package) 기술, WSP(wafer-level processed stack package) 기술, 또는 당업자에게 잘 알려진 다른 기술들 중 하나를 사용하여 밀봉(encapsulate)될 수 있다.

방법 단계들은 입력 데이터를 조작하고 출력을 생성함으로써 기능을 수행하는 컴퓨터 프로그램을 실행하는 하나 이상의 프로그램 가능 프로세서에 의해 수행될 수 있다. 또한 예를 들어, FPGA(field programmable gate array) 또는 ASIC(application-specific integrated circuit)과 같은 특수 목적의 논리 회로에 의해 방법 단계들이 수행될 수 있고 장치가 구현될 수 있다.

다양한 실시예들에서, 컴퓨터 판독 가능 매체는, 실행될 때, 장치가 방법의 단계들의 적어도 일부를 수행하도록 하는 명령들을 포함할 수 있다. 일부 실시들예에서, 컴퓨터 판독 가능 매체는 자기 매체, 광학 매체, 다른 매체, 또는 이들의 조합(예를 들어, CD-ROM, 하드 드라이브, 판독 전용 메모리, 플래시 드라이브)에 포함될 수 있다. 이러한 실시예에서, 컴퓨터 판독 가능 매체는 명백하게 그리고 비-일시적으로 구현된 제품일 수 있다.

개시된 주제의 원리가 예시적인 실시예들 참조하여 설명되었지만, 당업자라면 본 발명의 사상 및 범위를 벗어나지 않고 서술된 실시예들에 대한 다양한 변경 및 수정이 수행될 수 있다는 것을 인식할 것이다. 따라서, 상기 실시예들은 제한적인 것이 아니라 예시적인 것임을 이해해야 한다. 따라서, 개시된 개념들의 범위는 이하의 청구 범위 및 그 균등물의 가장 넓은 허용 가능한 해석에 의해 결정되어야 하며, 상술한 설명에 의해 한정되거나 제한되어서는 안된다. 그러므로, 첨부된 청구 범위는 실시예들의 범위 내에 있는 그러한 모든 변형들 및 변경들을 포함하도록 의도된 것으로 이해되어야 한다.

200: 시스템
202: 플립플롭들
204: 논리 회로
302: 마스터부
304: 슬레이브부
305, 306: 인버터
312, 322, 522: 패스-게이트
314, 316, 324, 326: 피드백 인버터

Claims

플립-플롭 회로를 포함하며,
상기 플립-플롭 회로는,
적어도 2개의 입력 신호들 중 하나를 선택된 입력 신호로 선택하기 위한 선택 회로;
클럭 신호에 의해서 동기적으로 제어되고 상기 선택된 입력 신호를 저장하도록 구성된 메모리 소자 회로; 및
적어도 상기 클럭 신호의 앞선 버전 및 상기 클럭 신호의 나중 버전을 출력하도록 구성된 클럭 회로를 포함하되
상기 선택 회로는 상기 메모리 소자 회로에 의해서 읽혀질 때 상기 선택된 입력 신호가 안정 상태로 유지되도록 상기 클럭 신호의 상기 앞선 버전에 의해서 적어도 부분적으로 동기적으로 제어되도록 구성되는 것을 특징으로 하는 장치.
제 1 항에 있어서,
상기 적어도 2개의 입력 신호들 중 제1 입력 신호는 조합 논리 회로의 출력이고, 제2 입력 신호는 스캔 체인의 일부인 것을 특징으로 하는 장치.
제 1 항에 있어서,
상기 메모리 소자 회로의 홀드 타이밍 요건을 충족시키기 위해, 상기 적어도 2개의 입력 신호들 중 제2 입력 신호는 상기 클럭 신호의 상기 앞선 버전이 안정화될 때까지만 유지되어야 하는 것을 특징으로 하는 장치.
제 1 항에 있어서,
상기 메모리 소자 회로는,
상기 클럭 신호의 상기 앞선 버전에 따라서 쓰기 가능한 제1 부분; 및
상기 클럭 신호의 상기 나중 버전에 따라서 쓰기 가능한 제2 부분을 포함하는 것을 특징으로 하는 장치.
제 1 항에 있어서,
상기 선택 회로는 상기 클럭 신호의 상기 앞선 버전에 의해서 전력을 공급받도록 구성되며;
상기 메모리 소자 회로 및 상기 클럭 회로는 모두 공통 전압 신호에 의해서 전력을 공급받고; 그리고
상기 클럭 신호의 상기 앞선 버전 및 상기 공통 전압 신호는 모두 실질적으로 동일한 하이 전압을 포함하나, 다른 타이밍 특성들을 포함하는 것을 특징으로 하는 장치.
제 1 항에 있어서,
상기 장치는 상기 클럭 신호의 라이징 에지에 근거해서 상기 선택된 입력 신호를 저장하도록 구성되는 것을 특징으로 하는 장치.
제 1 항에 있어서,
상기 선택 회로는,
각 하이 전압이 상기 클럭 신호의 상기 앞선 버전에 의해서 제공되는 동적 신호부; 및
각 하이 전압이 공통 전압 신호에 의해서 제공되는 정적 신호부를 포함하는 것을 특징으로 하는 장치.
클럭 신호에 의해서 동기적으로 제어되고, 입력 신호를 저장하도록 구성되는 메모리 소자 회로를 포함하며,
상기 메모리 소자 회로는,
상기 클럭 신호의 제1 구간동안 상기 입력 신호를 저장하도록 구성된 마스터부;
상기 클럭 신호의 제2 구간동안 상기 마스터부로부터의 반전된 입력 신호를 복사하도록 구성된 슬레이브부; 및
비-반전 인에이블 회로를 포함하되,
상기 비-반전 인에이블 회로는,
상기 마스터부로부터 상기 슬레이브부로의 상기 반전된 입력 신호의 의도하지 않은 복사를 방지하고; 그리고
상기 반전된 입력 신호를 상기 슬레이브부로 제공하는 것을 특징으로 하는 장치.
제 8 항에 있어서,
상기 비-반전 인에이블 회로는 패스-게이트를 포함하는 것을 특징으로 하는 장치.
제 9 항에 있어서,
상기 비-반전 인에이블 회로는 상기 입력 신호에 의해서 인에이블되는 것을 특징으로 하는 장치.
제 10 항에 있어서,
메모리 소자 회로의 상기 슬레이브부는 상기 클럭 신호에 의해서 인에이블되며, 상기 반전된 입력 신호를 수신하도록 구성된 패스-게이트를 포함하는 것을 특징으로 하는 장치.
제 11 항에 있어서,
상기 비-반전 인에이블 회로의 상기 패스-게이트는 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 포함하고,
상기 메모리 소자 회로의 상기 슬레이브부의 상기 패스-게이트는 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하고, 그리고
상기 비-반전 인에이블 회로는, 복사를 원하지 않으면, 상기 제1 또는 제2 PMOS 트랜지스터들 중 하나만 온되고, 상기 제1 또는 제2 NMOS 트랜지스터들 중 하나만 온되는 것을 보장하도록 구성되는 것을 특징으로 하는 장치.
제 8 항에 있어서,
상기 비-반전 인에이블 회로는 상기 슬레이브부로부터 상기 마스터부로의 상기 반전된 입력 신호의 의도하지 않은 복사를 방지하도록 구성되는 것을 특징으로 하는 장치.
제 8 항에 있어서,
상기 장치는 적어도 상기 클럭 신호의 앞선 버전 및 상기 클럭 신호의 나중 버전을 출력하도록 구성된 클럭 회로를 포함하며; 그리고
상기 비-반전 인에이블 회로는,
상기 클럭 신호의 상기 앞선 버전 및 상기 클럭 신호의 상기 나중 버전 사이의 클럭 스큐의 양이 구조적으로 정의된 값보다 클 때 클럭 천이 동안 상기 마스터부 및 상기 슬레이브부 사이의 상기 반전된 입력 신호의 복사를 방지하도록 구성되는 것을 특징으로 하는 장치.
적어도 클럭 신호의 앞선 버전 및 상기 클럭 신호의 나중 버전을 출력하도록 구성된 클럭 회로;
적어도 2개의 입력 신호들 중 하나를 선택된 입력 신호로 선택하고, 메모리 소자 회로에 의해서 읽혀질 때 상기 선택된 입력 신호가 안정적으로 유지되도록 상기 클럭 신호의 상기 앞선 버전에 의해서 적어도 부분적으로 동기화되도록 구성되는 선택 회로; 및
상기 클럭 신호에 의해서 동기적으로 제어되고 상기 선택된 클럭 입력 신호를 저장하도록 구성된 메모리 소자 회로를 포함하되,
되며,
상기 메모리 소자 회로는,
상기 클럭 신호의 제1 세미-구간 동안 상기 선택된 입력 신호를 저장하도록 구성된 마스터부;
상기 클럭 신호의 제2 세미-구간 동안 상기 마스터부 로부터 반전된 선택된 입력 신호를 복사하도록 구성된 슬레이브부; 및
비-반전 인에이블 회로를 포함하되.
상기 비-반전 인에이블 회로는 상기 마스터부로부터 상기 슬레이브부로의 상기 반전된 입력 신호의 의도하지 않은 복사를 방지하고, 상기 반전된 입력 신호를 상기 슬레이브부로 제공하도록 구성되는 것을 특징으로 하는 장치.
제 15 항에 있어서,
상기 메모리 소자 회로의 홀드 타이밍 요건을 충족시키기 위해, 상기 제2 입력 신호는 상기 클럭 신호의 상기 앞선 버전이 안정화될 때까지만 유지되어야 하는 것을 특징으로 하는 장치.
제 16 항에 있어서,
상기 선택 회로는 상기 클럭 신호의 상기 앞선 버전에 의해서 전력을 공급받도록 구성되며;
상기 메모리 소자 회로 및 상기 클럭 회로는 모두 공통 전압 신호에 의해서 전력을 공급받고; 그리고
상기 클럭 신호의 상기 앞선 버전 및 상기 공통 전압 신호는 모두 실질적으로 동일한 하이 전압을 포함하며,
상기 공통 전압 신호는 실질적으로 시간에 따라 정적이며; 그리고
상기 클럭 신호의 상기 앞선 버전은 시간에 따라 전압이 변화하는 것을 특징으로 하는 장치.
제 15 항에 있어서,
상기 선택 회로는,
각 하이 전압이 상기 클럭 신호의 상기 앞선 버전에 의해서 제공되는 동적 신호부; 및
각 하이 전압이 공통 전압 신호에 의해서 제공되는 정적 신호부를 포함하는 것을 특징으로 하는 장치.
제 15 항에 있어서,
상기 비-반전 인에이블 회로는 상기 클럭 신호의 상기 앞선 버전 및 상기 클럭 신호의 상기 나중 버전 사이의 클럭 스큐의 양이 구조적으로 정의된 값보다 클 때 클럭 천이 동안 상기 마스터부 및 상기 슬레이브부 사이의 상기 반전된 입력 신호의 복사를 방지하도록 구성되는 것을 특징으로 하는 장치.
제 15 항에 있어서,
상기 비-반전 인에이블 회로는 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 포함하는 패스-게이트를 포함하고,
상기 메모리 소자 회로의 상기 슬레이브부는 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하는 패스-게이트를 포함하고, 그리고
상기 비-반전 인에이블 회로는, 복사를 원하지 않으면, 상기 제1 또는 제2 PMOS 트랜지스터들 중 하나만 온되고, 상기 제1 또는 제2 NMOS 트랜지스터들 중 하나만 온되는 것을 보장하도록 구성되는 것을 특징으로 하는 장치.