TWI836012B - 用以降低電力消耗的設備及掃描鏈正反器 - Google Patents

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Abstract

根據一個一般態樣，一種設備可包括具有高電壓的第一 電力訊號。所述設備可包括具有低電壓的第二電力訊號。所述設備可包括第三電力訊號，所述第三電力訊號具有被配置成在所述高電壓與所述低電壓之間切換的電壓。所述設備可包括由所述第一電力訊號及所述第二電力訊號供電的鎖存電路。所述設備可包括選擇電路，所述選擇電路被配置成至少在第一資料訊號與第二資料訊號之間進行選擇且由所述第一電力訊號、所述第二電力訊號及所述第三電力訊號供電。

Description

用以降低電力消耗的設備及掃描鏈正反器
本說明是有關於電力管理，且更具體而言，是有關於一種用於無額外電路降低可掃描式正反器電力消耗的方法。
掃描鏈(scan chain)是一種在測試設計(design for testing，DFT)中使用的技術。目的是藉由提供一種簡單的方法來設定及觀察積體電路(integrated circuit，IC)中的每一正反器而使測試更容易。通常將一系列正反器串於一起以形成一個鏈(例如，菊鏈)。資料(Scan_in)被推入至鏈的一端中，且資料(Scan_out)自鏈的另一端彈出。此使得工程師能夠在電路運行時查看在晶片深處的正反器儲存了什麼值。
一般而言，當IC正常運行時，鏈中的正反器實行其正常的邏輯任務並儲存由其所屬的邏輯電路決定的值。然後，可使電路停止(通常是在計算過程中)。並非將正反器耦合至下一邏輯電路，而是將正反器重新配置為掃描鏈的一部分。將測試資料輸入至掃描鏈的頭部中(例如，scan_in訊號)，且自掃描鏈的尾部推出正反器所儲存的最後值(例如，scan_out訊號)。此使得測試工 程師能夠將內部值設定為所期望狀態並查看通常將不可見的內部值。
最著名的掃描鏈標準是電機電子工程師學會(Institute of Electrical and Electronics Engineers，IEEE)1149.1-1990(包括其他年份或修訂版)或者聯合測試行動小組(Joint Test Action Group，JTAG)標準。然而，採用了各種其他掃描鏈標準或方案。例如，雖然JTAG標準採用其自己的時脈，但一些掃描鏈依據核心或IC的主時脈運行。應理解，上文僅為幾個說明性實例，所揭露標的並非僅限於所述實例。
根據一個一般態樣，一種設備可包括具有高電壓的第一電力訊號。所述設備可包括具有低電壓的第二電力訊號。所述設備可包括第三電力訊號，所述第三電力訊號具有被配置成在所述高電壓與所述低電壓之間切換的電壓。所述設備可包括由所述第一電力訊號及所述第二電力訊號供電的鎖存電路。所述設備可包括選擇電路，所述選擇電路被配置成至少在第一資料訊號與第二資料訊號之間進行選擇且由所述第一電力訊號、所述第二電力訊號及所述第三電力訊號供電。
根據另一個一般態樣，一種設備可包括所述設備的第一級，其中所述第一級由第一電力訊號及第二電力訊號供電，且接收第一資料訊號作為輸入，並輸出所選資料訊號。所述設備可包括所述設備的第二級，其中所述第二級由第三電力訊號以及所述 第一電力訊號或所述第二電力訊號供電，且接收第二資料訊號作為輸入，並與所述第一級耦合。所述設備可被配置成輸出所述第一資料訊號或所述第二資料訊號作為所述所選資料訊號。
根據另一個一般態樣，一種掃描鏈正反器可包括選擇電路，所述選擇電路被配置成基於掃描賦能訊號(scan enable signal)在資料訊號與掃描輸入訊號(scan-in signal)之間進行選擇，並輸出所選資料訊號。所述掃描鏈正反器可包括正反器電路，所述正反器電路被配置成鎖存所述所選資料訊號。所述選擇電路可被配置成至少特別與作為電力軌的所述掃描賦能訊號耦合。
在附圖及以下說明中陳述一或多個實施方案的細節。依據說明及圖式並依據申請專利範圍，其他特徵將顯而易見。
本發明是有關於實質上如結合各圖中的至少一者所示及/或所述且在申請專利範圍中更全面地陳述的一種用於電力管理的系統及/或方法且更具體而言一種用於無額外電路降低可掃描式正反器電力消耗的方法。
100:系統/電路
104:訊號Q
104N:QN輸出訊號
112:正常操作輸入D/資料訊號D/訊號D
115:所選輸入訊號DMux
115T:訊號DT/DT
116:掃描鏈輸入SI/掃描輸入訊號/掃描輸入訊號SI/訊號SI
117:掃描賦能訊號SE/非反相掃描賦能訊號SE/掃描賦能訊號/輸入SE/切換訊號SE
118:反相的掃描賦能訊號SEN/SEN/第三電力訊號SEN/掃描賦能訊號SEN/反相的掃描賦能訊號/輸入SEN/掃描賦能電力訊號
122:衍生時脈訊號CKB/較早時脈訊號CKB/時脈訊號/時脈/時脈訊號CKB
124:衍生時脈訊號CKP/較晚時脈訊號CKP/時脈訊號/時脈訊號CKP
132:高電壓軌Vdd/電力軌Vdd/高電力訊號Vdd/電力訊號Vdd/Vdd/高電力軌Vdd/高電壓Vdd
134:低電壓或接地訊號Vss/電力軌Vss/電力訊號Vss/Vss/公共地Vss/低電壓Vss
142:選擇電路或多工器(MUX)
144:記憶體元件電路/正反器
146:主部分
148:從部分
154:通閘或傳輸閘
156、158、166、168:回饋反相器
160、482、484、172a、172b、172c:反相器
164:通閘
170:系統/反相器
174:邏輯電路
177、402:時脈訊號
200、300、400:電路
202、302:第二級或動態訊號部分/動態級/動態部分
204、304:第一級或靜態訊號部分/靜態級
212、214、216、232、234、236、312、314、316、332、334、336:P型金屬氧化物半導體(PMOS)電晶體/電晶體
222、224、226、242、244、246、322、324、326、342、344、346:N型金屬氧化物半導體(NMOS)電晶體/電晶體
500:資訊處理系統
505:系統匯流排
510:處理器
515:組合邏輯區塊(CLB)
520:揮發性記憶體
530:非揮發性記憶體
540:網路介面
550:使用者介面單元
560:硬體組件
570:軟體組件
D:輸入埠
Q:輸出埠
SI:掃描輸入埠
圖1A、圖1B及圖1C是根據所揭露標的的系統的示例性實施例的方塊圖。
圖2是根據所揭露標的的系統的示例性實施例的電路圖。
圖3是根據所揭露標的的系統的示例性實施例的電路圖。
圖4是根據所揭露標的的系統的示例性實施例的電路圖。
圖5是可包括根據所揭露標的的原理形成的裝置的資訊處理系統的示意性方塊圖。
在各圖式中，相同的參考符號指示相同的元件。
將在下文中參照其中示出一些示例性實施例的附圖來更全面地闡述各種示例性實施例。然而，本發明所揭露標的可實施為諸多不同形式而不應被理解為僅限於本文中所陳述的示例性實施例。而是，提供該些示例性實施例是為了使本發明透徹及完整，且將向熟習此項技術者全面地傳達本發明所揭露標的的範圍。在圖式中，為清晰起見，各層及各區的大小及相對大小可被擴大。
應理解，當將元件或層稱作位於另一元件或層「上」、「連接至」或「耦合至」另一元件或層時，所述元件或層可直接位於所述另一元件或層上、直接連接至或直接耦合至所述另一元件或層，或者可存在中間元件或層。相較而言，當將元件稱作「直接」位於另一元件或層「上」、「直接連接至」或「直接耦合至」另一元件或層時，不存在中間元件或層。在通篇中，相同的編號指代相同的元件。本文中所使用的用語「及/或(and/or)」包括相關聯所列各項中的一或多者的任意及所有組合。
應理解，雖然本文中可使用用語「第一」、「第二」、「第三」等來闡述各種元件、組件、區、層及/或區段，但該些元件、組件、區、層及/或區段不應受該些用語限制。該些用語僅用於將一個元件、組件、區、層、或區段與另一區、層、或區段區分開。 因此，在不背離本發明所揭露標的的教示內容的條件下，下文所論述的「第一元件」、「第一組件」、「第一區」、「第一層」、或「第一區段」可被稱為第二元件、第二組件、第二區、第二層、或第二區段。
為易於說明，本文中可能使用例如「在…下方(beneath)」、「在…下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示出的一個元件或特徵與另一(些)元件或特徵的關係。應理解，所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。舉例而言，若將各圖中所示的裝置翻轉，則闡述為位於其他元件或特徵「下面」或「下方」的元件將被定向成位於其他元件或特徵「上方」。因此，示例性用語「在…下面」可囊括在…上方及在…下面兩種定向。裝置可具有其他定向(旋轉90度或其他定向)，且本文中所使用的空間相對性描述語可相應地進行解釋。
同樣地，為易於說明，本文中可能使用例如「高態(high)」、「低態(low)」、「上拉(pull up)」、「下拉(pull down)」、「1」、「0」等電性用語來闡述如圖中所示的電壓位準或電流相對於其他電壓位準或另一(些)元件或特徵的關係。應理解，所述電性相對用語旨在除圖中所繪示的電壓或電流以外亦囊括裝置在使用或操作中的不同參考電壓。舉例而言，若圖中的裝置或訊號被反轉或使用其他參考電壓、電流、或電荷，則與新的參考電壓 或電流相較，被闡述為「高態」或「被上拉」的元件將為「低態」或「被下拉」。因此，示例性用語「高態」可囊括相對低或高的電壓或電流。裝置可另外基於不同的電性參考系，且本文中所使用的電性相對描述語可相應地進行解釋。
本文中所使用的術語僅用於闡述特定示例性實施例而非旨在限制本發明所揭露標的。除非上下文另有清晰指示，否則本文中所使用的單數形式「一(a、an)」及「所述(the)」均旨在亦包括複數形式。更應理解，當在本說明書中使用用語「包括(comprise及/或comprising)」時，是指明所陳述特徵、整數、步驟、操作、元件、及/或組件的存在，但並不排除一或多個其他特徵、整數、步驟、操作、元件、組件、及/或其群組的存在或添加。
本文中參照作為理想化示例性實施例(及中間結構)的示意圖的剖視圖來闡述各示例性實施例。因此，預期會因例如製造技術及/或容差而與各圖所示的形狀有所變化。因此，各示例性實施例不應被理解為僅限於本文所示的特定區形狀，而是將包括例如因製造所致的形狀偏差。舉例而言，被示出為矩形的經植入區通常將具有圓形或彎曲特徵，及/或在其邊緣處具有植入濃度梯度而非自經植入區至未植入區具有二元變化(binary change)。同樣，藉由植入而形成的掩埋區可能會在所述掩埋區與進行植入所經由的表面之間的區中引起某種程度的植入。因此，各圖中所示出的區本質上是示意性的，且其形狀並非旨在示出裝置的區的實際形狀且並非旨在限制本發明所揭露標的的範圍。
除非另有定義，否則本文中所使用的所有用語(包括技術用語及科學用語)均具有與本發明所揭露標的所屬領域中具有通常知識者通常所理解的含義相同的含義。更應理解，例如常用字典中所定義的用語等用語應被解釋為具有與其在相關技術背景中的含義相一致的含義，而不應被解釋為具有理想化或過度形式化意義，除非本文中明確如此定義。
在下文中，將參照附圖詳細地闡釋各示例性實施例。
圖1A是根據所揭露標的的系統170的示例性實施例的方塊圖。在所示實施例中，系統170可包括更大掃描鏈的區段的詳細視圖。
在所示實施例中，系統170可包括數個正反器(例如，正反器172a、172b及172c)。各正反器172可由時脈訊號177控制或同步。系統170亦可包括多個邏輯電路174。在所示實施例中，正反器172a及172c可分別儲存邏輯電路174的輸入及輸出。
每一正反器可包括：D輸入埠，用於在正常操作期間將新資料寫入至正反器中；以及Q輸出埠，用於自正反器讀取所儲存資料。此外，每一正反器可包括掃描輸入(scan-in，SI)埠，當處於掃描鏈模式時，所述掃描輸入埠將新資料寫入至正反器中。應理解，上文僅為一個說明性實例，所揭露標的並非僅限於所述實例。
在正常操作期間，資料自第一正反器(例如，正反器172a)的Q輸出埠經由邏輯電路174被傳送至第二正反器及第三正反器 (例如，正反器172b及172c)的D輸入埠。在此種實施例中，穿過邏輯電路174會花費時間。通常，此時間週期足以滿足正反器的任何保持定時要求。
相反地，當系統170處於掃描模式時，由於資料是沿著掃描鏈移位，因此邏輯電路174可被繞過。在此種實施例中，資料自第一正反器(例如，正反器172a)的Q輸出埠直接傳送至第二正反器(例如，正反器172b)的SI輸入埠且然後自第二正反器(例如，正反器172b)的Q輸出埠傳送至掃描鏈中下一正反器(例如，正反器172c)的SI輸入埠。由於各正反器之間不存在(或存在極少)電路，因此在掃描模式中，二個正反器之間的延遲通常是極小的。在各種實施例中，延遲可小至足以違反正反器的保持時間要求。此可造成資料損毀(data corruption)。
通常，解決方案是將延遲電路(未示出)插入至系統中。此類延遲電路在電路內耗費電力及面積。有時，該些延遲電路被整合至正反器本身中。例如，可在SI埠的輸入部分之前添加一系列反相器。當在整個晶片中使用共同或統一設計方案時，該些額外延遲電路通常被添加至每一正反器，而不管此特定正反器是否需要該些額外延遲電路。
圖1B及圖1C是根據所揭露標的的系統100的示例性實施例的方塊圖。在各種實施例中，系統100可包括具有積體掃描功能的正反器或包括可掃描式正反器。在各種實施例中，系統100可包含於積體電路(IC)(例如處理器、中央處理器單元(central processor unit，CPU)、圖形處理器單元(graphics processor unit，GPU)、系統晶片(system-on-a chip，SOC)等)中。應理解，上文僅為幾個說明性實例，所揭露標的並非僅限於所述實例。
在此種實施例中，電路100可包括選擇電路或多工器(multiplexer，MUX)142及記憶體元件電路144。在所示實施例中，記憶體元件電路144可包括主部分(master portion)146及從部分(slave portion)148。應理解，上文僅為一個說明性實例，所揭露標的並非僅限於所述實例。
圖4是根據所揭露標的的電路400的示例性實施例的方塊圖。如上所述，電路400可由時脈訊號402控制。電路400示出時脈訊號402可如何被處理以供電路100內部使用。
在所示實施例中，時脈訊號402可產生二個衍生時脈訊號CKB 122及CKP 124。在此種實施例中，電路400可包括串聯連接的二個反相器482及484。此舉可部分地是為了將時脈訊號402清零(例如，將電壓恢復至公共電壓位準)。
在此種實施例中，較早時脈訊號CKB 122可由反相器482產生且可為最早時脈訊號402的反相訊號。較晚時脈訊號CKP 124可由反相器484產生。時脈訊號122及124是時脈訊號402的經延遲(且在時脈122的情形中，經反相)版本。
返回至圖1B，時脈訊號CKB 122及CKP 124可用於控制電路100的特定部分。
在所示實施例中，選擇電路142可在正常操作輸入D 112 與掃描鏈輸入SI 116之間進行選擇。此選擇可基於掃描賦能訊號SE 117來進行。選擇電路142可產生所選輸入訊號DMux 115。
所選輸入訊號DMux 115可被呈現給主部分146。主部分146可包括通閘或傳輸閘(pass or transmission gate)154(生成DT 115T)以及二個回饋反相器156及158。若所選輸入訊號DMux 115在較晚時脈訊號CKP 124穩定化至高值(關閉通閘154)之前改變，則發生保持故障(hold failure)且主部分146儲存錯誤值。
從部分148可包括通閘164以及二個回饋反相器166及168。一旦通閘164開啟，來自主部分146的輸出訊號便儲存於回饋反相器166及168中，且訊號Q 104被輸出。
在所示實施例中，從部分148的輸出可經過反相器160。反相器160可輸出QN輸出訊號104N。在一些實施例中，可僅採用多個反相器。應理解，上文僅為幾個說明性實例，所揭露標的並非僅限於所述實例。
在所示實施例及大多數系統方塊圖中，為了清楚起見，省略了電力訊號。正常地，存在二個電力訊號或電力軌，即高電壓軌(Vdd)及低電壓軌(Vss或地)。在所示實施例中，針對MUX 142示出了電力軌。
在所示實施例中，正常地，MUX 142可由高電壓軌Vdd 132供電。並且，MUX 142亦可至少部分地不由正常的低電壓軌Vss(圖1B中未示出)供電，而是由掃描賦能訊號117(或者更準確地說，藉由反相器170由反相的掃描賦能訊號SEN 118)供電。
在此種實施例中，使用SEN 118作為MUX 142的低電壓軌或地可使得掃描輸入訊號116能夠被延遲，以使得正反器144的保持時間降低(與使用Vss作為地相較)。在此種實施例中，如上所述，掃描輸入訊號116可不太容易發生保持故障。
在各種實施例中，當掃描測試模式未被賦能時，MUX 142的掃描電路可不進行切換或者可被有效地或實質上斷電。在此種實施例中，使用SEN 118作為接地訊號可在不使用額外電路(例如，實際的額外及閘)的情況下創建偽及閘(pseudo-AND gate)。此外，藉由關斷MUX 142的掃描電路，可減少洩漏電流。
圖1C是根據所揭露標的的系統100的示例性實施例的方塊圖。圖1C突出顯示系統100的通常自圖中移除的態樣，具體而言是電壓電力軌。
在所示實施例中，控制訊號、輸入訊號及輸出訊號及/或其標籤大部分已被移除。相反，電力軌已被明確繪製。在所示實施例中，系統100可由三個電力訊號供電：高電壓訊號Vdd 132、低電壓或接地訊號Vss 134及第三電力訊號SEN 118。
典型地，正反器144可由電力軌Vdd 132及Vss 134供電。在各種實施例中，正反器144可利用互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)技術，此技術使用二個電源(高電壓及低電壓或地)。
在所示實施例中，選擇電路或MUX 142可利用三個電壓源或電壓軌。在所示實施例中，高電力訊號Vdd 132可為MUX 142 的整個電路充當高電壓軌。MUX 142的一部分可採用低電壓訊號Vss 134作為地或電力軌。並且，MUX 142的第二部分或另一部分可採用掃描賦能訊號SEN 118作為地或電力軌。
在各種實施例中，電力訊號Vdd 132及Vss 134可具有相對恆定的電壓(高態或低態)，且可在系統100的操作(不包括事件，例如，通電及斷電)期間基本上處於穩定狀態。相反地，掃描賦能電力訊號118在系統100的操作期間可自高態切換至低態(及自低態切換至高態)。在各種實施例中，訊號SEN 118可由使用Vdd 132及Vss 134作為電力軌的另一電路(未示出)生成，且因此可在由Vdd 132及Vss 134提供的二個電壓之間切換。然而，在各種實施例中，具有第三電壓狀態(不同於Vdd 132及Vss 134)在一些實施例中可能是有利的。
如上所述，在系統100進入及退出掃描模式時，訊號SEN 118可在高電壓位準與低電壓位準之間切換。在此種實施例中，當訊號SEN 118是與高電力軌Vdd 132實質上相同的電壓時，CMOS電路可關斷或被切斷電源(乃因驅動CMOS電路所需的電壓差不再存在)。然而，當SEN 118為低態或與Vss 134相同的位準時，CMOS電路可接通並正常運行。
圖2是根據所揭露標的的電路200的示例性實施例的電路圖。在各種實施例中，電路200可包括圖1B所示的選擇電路及主部分的傳輸閘。
在所示實施例中，電路200可包括P型金屬氧化物半導 體(P-type metal-oxide-semiconductor，PMOS)電晶體212、214、216、232、234及236。電路200可包括N型金屬氧化物半導體(N-type metal-oxide-semiconductor，NMOS)電晶體222、224、226、242、244及246。電路200可包括第二級或動態訊號部分202及第一級或靜態訊號部分204，在第二級或動態訊號部分202中，由(反相的)掃描賦能訊號SEN 118提供相對低的電壓，在第一級或靜態訊號部分204中，由公共地Vss 134提供相對低的電壓。
電晶體212、214及216可串聯耦合，且可為動態訊號部分202的一部分。電晶體212、214及216可耦合於高電壓Vdd 132與第一級204的電晶體236之間。電晶體214及216可取掃描輸入訊號SI 116作為輸入(例如，閘極端子)。然而，電晶體212可使用反相的掃描賦能訊號SEN 118作為輸入。
電晶體222、224及226可串聯耦合，且可為動態訊號部分202的一部分。電晶體222、224及226可耦合於電晶體242與低電壓軌(在此種情形中，其為反相的掃描賦能訊號SEN 118)之間。電晶體222及224可取訊號SI 116作為輸入。電晶體226可使用未反相掃描賦能訊號SE 117作為輸入。
在所示實施例中，電晶體222、224及226的低電壓或地可為反相的掃描賦能訊號SEN 118。作為變化或切換的訊號，電力被稱為是動態的。
電晶體232、234及236可串聯耦合。電晶體232、234及236可耦合於高電壓Vdd 132與電晶體242之間。作為不變的 核心電力訊號，電力或高電壓被稱為是靜態的。電晶體232及234可為靜態訊號部分204的一部分。電晶體232可取資料訊號D 112作為輸入。電晶體234可取掃描賦能訊號SE 117作為輸入。
電晶體242、244及246可串聯耦合。電晶體242、244及246可耦合於低電壓Vss 134與電晶體236之間。電晶體244及246可為靜態訊號部分204的一部分。電晶體246可取訊號D 112作為輸入。電晶體244可取反相的掃描賦能訊號SEN 118作為輸入。
在所示實施例中，電晶體236及242可為記憶體元件電路的主部分的通閘，如上所述。在所示實施例中，電晶體236可接收較晚時脈訊號CKP 124作為輸入。電晶體242可接收較早時脈訊號CKB 122作為輸入。電晶體236及242可輸出訊號DT 115T。
在所示實施例中，當反相的掃描賦能訊號118為低態或與Vss 134實質上相同的電壓時，動態級202的與反相的掃描賦能訊號118耦合的部分(電晶體222、224及226)可有效地接通。電晶體226及244(具有輸入SE 117及SEN 118)可選擇掃描輸入訊號116而非資料訊號D 112。
相反地，在所示實施例中，當反相的掃描賦能訊號118為高態(即，與Vdd 132相同的電壓)時，動態級202的與反相的掃描賦能訊號118耦合的部分(電晶體222、224及226)可有效地切斷電源。此乃因MOS電晶體需要在其源極端子與汲極端子之間具有一定電壓差才能有效地運行，且在汲極端子與源極端子 之間沒有所述電壓差的情況下，MOS電晶體基本上關斷。此可能對靜態級204生成微弱的驅動，這在資料訊號D 112被選擇並被允許通過時被忽略或是「無關(don’t care)」的。
在此種實施例中，藉由關斷電路200的類及閘部分(AND gate-like)的一部分，動態部分202不進行切換，進而節省電力。同樣地，自Vdd 132至地(通常為Vss 134)的洩漏電流大幅降低，乃因Vdd 132及地(現在為SEN 118)通常是相同的電壓。在各種實施例中，此可得到15%的洩漏電流節省及1%的總電力節省。
藉由不添加延遲電路或緩衝器，所揭露標的使得所揭露正反器以與傳統主/從(master/slave，MS)正反器相似的資料路徑速度及時脈電力消耗量而運行。所揭露標的具有較傳統延遲電路小的面積及低的電力要求。應理解，上文僅為幾個說明性實例，所揭露標的並非僅限於所述實例。
圖3是根據所揭露標的的電路300的示例性實施例的電路圖。在各種實施例中，電路300可包括圖1B所示的選擇電路及主部分的通閘。
在所示實施例中，電路300可包括P型金屬氧化物半導體(PMOS)電晶體312、314、316、332、334及336。電路300可包括N型金屬氧化物半導體(NMOS)電晶體322、324、326、342、344及346。電路300可包括第二級或動態訊號部分302及第一級或靜態訊號部分304，在第二級或動態訊號部分302中，由掃描賦能訊號SE 117提供相對高的電壓，在第一級或靜態訊號部 分304中，由電力軌Vdd 132提供相對高的電壓。
電晶體312、314及316可串聯耦合，且可為動態訊號部分302的一部分。電晶體312、314及316可耦合於切換訊號SE 117(充當高電壓訊號)與第一級304的電晶體336之間。電晶體314及316可取掃描輸入訊號SI 116作為輸入(例如，閘極端子)。然而，電晶體312可使用反相的掃描賦能訊號SEN 118作為輸入。
電晶體322、324及326可串聯耦合，且可為動態訊號部分302的一部分。電晶體322、324及326可耦合於電晶體342與低電壓軌(在此種情形中其為靜態訊號及公共地Vss 134)之間。電晶體322及324可取訊號SI 116作為輸入。電晶體326可使用非反相掃描賦能訊號SE 117作為輸入。
電晶體332、334及336可串聯耦合。電晶體332、334及336可耦合于高電壓Vdd 132與電晶體342之間。作為不變的核心電力訊號，電力或高電壓被稱為是靜態的。電晶體332及334可為靜態訊號部分304的一部分。電晶體332可取資料訊號D 112作為輸入。電晶體334可取掃描賦能訊號SE 117作為輸入。
電晶體342、344及346可串聯耦合。電晶體342、344及346可耦合於低電壓Vss 134與電晶體336之間。電晶體344及346可為靜態訊號部分304的一部分。電晶體346可取訊號D 112作為輸入。電晶體344可取反相的掃描賦能訊號SEN 118作為輸入。
在所示實施例中，電晶體336及342可為記憶體元件電 路的主部分的通閘，如上所述。在所示實施例中，電晶體336可接收較晚時脈訊號CKP 124作為輸入。電晶體342可接收較早時脈訊號CKB 122作為輸入。電晶體336及342可輸出訊號DT 115T。
在所示實施例中，當掃描賦能訊號117為高態或與Vdd 132實質上相同的電壓時，動態級302的與掃描賦能訊號117耦合的部分(電晶體312、314及316)可有效地接通。電晶體316及334(具有輸入SEN 118及SE 117)可選擇掃描輸入訊號SI 116而非資料訊號D 112。
相反地，在所示實施例中，當反相的掃描賦能訊號118為低態(即，與Vss 134相同的電壓)時，動態級302的與掃描賦能訊號117耦合的部分(電晶體312、314及316)可有效地切斷電源。此乃因MOS電晶體需要在其源極端子與汲極端子之間具有一定電壓差才能有效地運行，且在汲極端子與源極端子之間沒有所述電壓差的情況下，MOS電晶體基本上關斷。此可能對靜態級304生成微弱的驅動，這在資料訊號D 112被選擇並被允許通過時被忽略或是「無關」的。
在此種實施例中，藉由關斷電路300的類及閘部分的一部分，動態部分302不進行切換，進而節省電力。同樣地，自高電壓軌(通常為Vdd 132)至地的洩漏電流大幅降低。在各種實施例中，此可得到15%的洩漏電流節省及1%的總電力節省。
圖5是可包括根據所揭露標的的原理形成的半導體裝置的資訊處理系統500的示意性方塊圖。
參照圖5，資訊處理系統500可包括根據所揭露標的的原理構造的裝置中的一或多者。在另一實施例中，資訊處理系統500可採用或執行根據所揭露標的的原理的一或多種技術。
在各種實施例中，資訊處理系統500可包括計算裝置，例如膝上型電腦、桌上型電腦、工作站、伺服器、刀鋒型伺服器、個人數位助理、智慧型電話、平板電腦、及其他適當電腦、或者其虛擬機器或虛擬計算裝置。在各種實施例中，資訊處理系統500可由使用者(圖中未示出)使用。
根據所揭露標的的資訊處理系統500可更包括中央處理單元(central processing unit，CPU)、邏輯、或處理器510。在一些實施例中，處理器510可包括一或多個功能單元區塊(functional unit block，FUB)或者組合邏輯區塊(combinational logic block，CLB)515。在此種實施例中，組合邏輯區塊可包括各種布林邏輯運算(例如，反及(NAND)、反或(NOR)、反(NOT)、互斥或(XOR))、穩定化邏輯裝置(例如，正反器、鎖存器)、其他邏輯裝置、或其組合。該些組合邏輯運算可以簡單或複雜的方式被配置成處理輸入訊號以達成所需結果。應理解，儘管闡述了同步組合邏輯運算的幾個說明性實例，然而所揭露標的並非受此限制且可包括非同步運算或其混合運算。在一個實施例中，組合邏輯運算可包括多個互補金屬氧化物半導體(CMOS)電晶體。在各種實施例中，該些CMOS電晶體可被配置至實行邏輯運算的閘中；然而應理解，其他技術可被使用且處於所揭露標的的範圍內。
根據所揭露標的的資訊處理系統500可更包括揮發性記憶體520(例如，隨機存取記憶體(Random Access Memory，RAM))。根據所揭露標的的資訊處理系統500可更包括非揮發性記憶體530(例如，硬碟機、光學記憶體、反及記憶體、或快閃記憶體)。在一些實施例中，揮發性記憶體520、非揮發性記憶體530、或者其組合或部分可被稱為「儲存媒體」。在各種實施例中，揮發性記憶體520及/或非揮發性記憶體530可被配置成以半永久或實質上永久形式來儲存資料。
在各種實施例中，資訊處理系統500可包括一或多個網路介面540，所述一或多個網路介面540被配置成使得資訊處理系統500能夠成為通訊網路的一部分及經由通訊網路進行通訊。無線相容認證(Wi-Fi)協定的實例可包括但不限於電機電子工程師學會(IEEE)802.11g、IEEE 802.11n。蜂巢式協定的實例可包括但不限於：IEEE 802.16m(亦稱進階無線都會區域網路(Metropolitan Area Network，MAN)、進階長期演進(Long Term Evolution，LTE)、全球行動通訊系統(Global System for Mobile Communications，GSM)增強資料速率演進(Enhanced Data rates for GSM Evolution，EDGE)、演進型高速封包存取(Evolved High-Speed Packet Access，HSPA+)。有線協定的實例可包括但不限於IEEE 802.3(亦稱乙太網路)、光纖頻道(Fibre Channel)、電力線通訊(例如，HomePlug、IEEE 1901)。應理解，上文僅為幾個說明性實例，所揭露標的並非僅限於所述實例。
根據所揭露標的的資訊處理系統500可更包括使用者介面單元550(例如，顯示器配接器、觸感介面、人類介面裝置)。在各種實施例中，此使用者介面單元550可被配置成自使用者接收輸入及/或將輸出提供至使用者。亦可使用其他種類的裝置來達成與使用者的互動；舉例而言，提供至使用者的回饋可為任何形式的感覺回饋，例如，視覺回饋、聽覺回饋、或觸覺回饋；且來自使用者的輸入可以任何形式(包括聲學輸入、語音輸入、或觸覺輸入)被接收。
在各種實施例中，資訊處理系統500可包括一或多個其他裝置或者硬體組件560(例如，顯示器或監視器、鍵盤、滑鼠、照相機、指紋讀取器、視訊處理器)。應理解，上文僅為幾個說明性實例，所揭露標的並非僅限於所述實例。
根據所揭露標的的資訊處理系統500可更包括一或多個系統匯流排505。在此種實施例中，系統匯流排505可被配置成以通訊方式耦合處理器510、揮發性記憶體520、非揮發性記憶體530、網路介面540、使用者介面單元550、及一或多個硬體組件560。由處理器510處理的資料或自非揮發性記憶體530外部輸入的資料可儲存於非揮發性記憶體530或揮發性記憶體520中。
在各種實施例中，資訊處理系統500可包括或執行一或多個軟體組件570。在一些實施例中，軟體組件570可包括作業系統(operating system，OS)及/或應用程式。在一些實施例中，OS可被配置成為應用程式提供一或多個服務並作為媒介在應用程式 與資訊處理系統500的各種硬體組件(例如，處理器510、網路介面540)之間進行管理或發揮作用。在此種實施例中，資訊處理系統500可包括一或多個原生應用程式，所述一或多個原生應用程式可安裝於本端(例如，非揮發性記憶體530內)且被配置成由處理器510直接執行並與OS直接互動。在此種實施例中，原生應用程式可包括預編譯的機器可執行碼。在一些實施例中，原生應用程式可包括指令碼解譯器(例如，C殼(C shell，csh)、AppleScript、AutoHotkey)或虛擬執行機器(virtual execution machine，VM)(例如，Java虛擬機器、微軟通用語言執行環境(Microsoft Common Language Runtime))，所述指令碼解譯器或虛擬執行機器被配置成將原始碼(source code)或目的碼(object code)轉譯成然後由處理器510執行的可執行碼。
上文所述的半導體裝置可使用各種封裝技術來進行包封。舉例而言，根據所揭露標的的原理構造的半導體裝置可使用以下技術中的任一者來進行包封：疊層封裝(package on package，POP)技術、球柵陣列(ball grid array，BGA)技術、晶片尺度封裝(chip scale package，CSP)技術、塑膠引線晶片載體(plastic leaded chip carrier，PLCC)技術、塑膠雙列直插式封裝(plastic dual in-line package，PDIP)技術、窩伏爾組件中晶粒封裝(die in waffle pack)技術、盤內晶粒封裝(die in wafer form)技術、板上晶片封裝(chip on board，COB)技術、雙列直插式陶瓷封裝(ceramic dual in-line package，CERDIP)技術、塑膠公制四方扁平封裝 (plastic metric quad flat package，PMQFP)技術、塑膠四方扁平封裝(plastic quad flat package，PQFP)技術、小輪廓封裝(small outline package，SOIC)技術、收縮型小輪廓封裝(shrink small outline package，SSOP)技術、薄型小輪廓封裝(thin small outline package，TSOP)技術、薄型四方扁平封裝(thin quad flat package，TQFP)技術、系統級封裝(system in package，SIP)技術、多晶片封裝(multi-chip package，MCP)技術、晶圓級製作封裝(wafer-level fabricated package，WFP)技術、晶圓級加工堆疊封裝(wafer-level processed stack package，WSP)技術、或熟習此項技術者將知曉的其他技術。
各方法步驟可由一或多個可程式化處理器實行，所述一或多個可程式化處理器實行電腦程式以藉由對輸入資料進行操作並產生輸出來執行功能。各方法步驟亦可由特殊用途邏輯電路系統(例如，現場可程式化閘陣列(field programmable gate array，FPGA)或應用特定積體電路(application-specific integrated circuit，ASIC))來實行，且設備可被實作為所述特殊用途邏輯電路系統。
在各種實施例中，電腦可讀取媒體可包括當被執行時使裝置實行各方法步驟的至少一部分的指令。在一些實施例中，電腦可讀取媒體可包含於磁性媒體、光學媒體、其他媒體、或其組合(例如，光碟-唯讀記憶體(Compact Disc-Read Only Memory，CD-ROM)、硬碟機、唯讀記憶體、快閃磁碟機)中。在此種實施 例中，電腦可讀取媒體可為有形且非暫時性地實施的製品。
儘管已參照示例性實施例闡述了所揭露標的的原理，然而對於熟習此項技術者將顯而易見，可在不背離該些所揭露概念的範圍的條件下對所述實施例作出各種改變及潤飾。因此，應理解，上述實施例並非是限制的，而僅是說明性的。因此，所揭露概念的範圍應由對以下申請專利範圍及其等效內容的最廣泛的所允許解釋來決定，而不應由上述說明限定或限制。因此，應理解，隨附申請專利範圍旨在涵蓋歸屬於各實施例的範圍內的所有此種潤飾及改變。
170:系統
172a、172b、172c:反相器
174:邏輯電路
177:時脈訊號
D:輸入埠
Q:輸出埠
SI:掃描輸入埠

Claims (20)

  1. 一種用以降低電力消耗的設備，包括：第一電力訊號，具有高電壓；第二電力訊號，具有低電壓；第三電力訊號，具有被配置成在所述高電壓與所述低電壓之間切換的電壓；鎖存電路，由所述第一電力訊號及所述第二電力訊號供電；以及選擇電路，被配置成至少在第一資料訊號與第二資料訊號之間進行選擇，且由所述第一電力訊號、所述第二電力訊號及所述第三電力訊號供電。
  2. 如請求項1所述的設備，其中所述選擇電路被配置成當所述第三電力訊號處於所述低電壓時選擇所述第二資料訊號。
  3. 如請求項1所述的設備，其中所述第三電力訊號耦合於所述選擇電路內，以當所述第三電力訊號處於高電壓時關斷所述選擇電路的一部分。
  4. 如請求項1所述的設備，其中所述第二資料訊號是掃描鏈訊號，且其中所述第三電力訊號是掃描賦能訊號。
  5. 如請求項1所述的設備，其中所述第三電力訊號耦合至所述選擇電路，以充當為所述選擇電路的至少一部分的地。
  6. 如請求項1所述的設備，其中所述選擇電路包括第 一級及第二級；且其中所述第一級由所述第一電力訊號及所述第二電力訊號供電；且其中所述第二級由所述第三電力訊號以及所述第一電力訊號或所述第二電力訊號供電。
  7. 如請求項6所述的設備，其中所述第一級接收所述第一資料訊號作為輸入，且所述第二級接收所述第二資料訊號作為輸入。
  8. 如請求項1所述的設備，其中所述選擇電路包括電晶體，且其中所述第三電力訊號與所述電晶體的源極端子或汲極端子直接耦合。
  9. 一種用以降低電力消耗的設備，包括：所述設備的第一級，其中所述第一級由第一電力訊號及第二電力訊號供電，且接收第一資料訊號作為輸入，接收第一時脈訊號及第二時脈訊號，並輸出所選資料訊號；以及所述設備的第二級，其中所述第二級由第三電力訊號以及所述第一電力訊號或所述第二電力訊號供電，且接收第二資料訊號作為輸入，並與所述第一級耦合；其中所述設備被配置成輸出所述第一資料訊號或所述第二資料訊號作為所述所選資料訊號，且其中所述第三電力訊號不同於所述第一時脈訊號及所述第二時脈訊號。
  10. 如請求項9所述的設備，其中所述第一級包括串聯佈置並耦合於所述第一電力訊號與所述第二電力訊號之間的一組電晶體；且其中所述第二級包括：第一組電晶體，串聯耦合並耦合於所述第三電力訊號與所述第一級之間。
  11. 如請求項10所述的設備，其中所述第一組電晶體被配置成當所述第三電力訊號處於預定義電壓時被斷電。
  12. 如請求項11所述的設備，其中所述預定義電壓等於所述第二電力訊號的電壓。
  13. 如請求項10所述的設備，其中所述第二級包括：第二組電晶體，串聯耦合並耦合於所述第一級與所述第一電力訊號或所述第二電力訊號之間；且其中所述第三電力訊號與所述第二組電晶體中的電晶體的閘極端子耦合。
  14. 如請求項10所述的設備，其中所述第三電力訊號與所述第一級的所述一組電晶體中的電晶體的閘極端子耦合。
  15. 如請求項9所述的設備，其中所述第一電力訊號具有高電壓；所述第二電力訊號具有低電壓；所述第三電力訊號被配置成在所述高電壓與所述低電壓之間切換。
  16. 如請求項9所述的設備，其中所述第一級包括第一電晶體，且所述第三電力訊號與所述第一電晶體的閘極端子耦合；其中所述第二級包括第二電晶體，且所述第三電力訊號與所述第二電晶體的閘極端子耦合；且其中所述第二級包括第三電晶體，且所述第三電力訊號與所述第三電晶體的汲極端子或源極端子耦合。
  17. 如請求項9所述的設備，其中所述設備的所述第一級及所述第二級均與作為高電壓軌的所述第一電力訊號耦合；所述第一級與作為接地軌的所述第二電力訊號耦合；且所述第二級與作為接地軌的所述第三電力訊號耦合。
  18. 一種掃描鏈正反器，包括：選擇電路，被配置成基於掃描賦能訊號在資料訊號與掃描輸入訊號之間進行選擇，並輸出所選資料訊號；以及正反器電路，被配置成鎖存所述所選資料訊號；且其中所述選擇電路被配置成至少特別與作為電力軌的所述掃描賦能訊號耦合。
  19. 如請求項18所述的掃描鏈正反器，其中所述正反器電路耦合至作為高電力軌的高電壓訊號及作為第一接地電力軌的低電壓訊號；且其中所述選擇電路：與作為所述高電力軌的所述高電壓訊號耦合， 所述選擇電路的第一級與作為所述第一接地電力軌的所述低電壓訊號耦合，且所述選擇電路的第二級與作為第二接地電力軌的所述掃描賦能訊號耦合。
  20. 如請求項18所述的掃描鏈正反器，其中所述選擇電路與作為電力軌及作為輸入資料訊號的所述掃描賦能訊號耦合。
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