TWI702485B - 電子裝置及其驅動方法 - Google Patents

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TWI702485B TW105128189A TW105128189A TWI702485B TW I702485 B TWI702485 B TW I702485B TW 105128189 A TW105128189 A TW 105128189A TW 105128189 A TW105128189 A TW 105128189A TW I702485 B TWI702485 B TW I702485B
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政賢 林
馬太 別爾津斯
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Abstract

根據一個一般態樣，一種電子裝置可包括鎖存器及控制電路。鎖存器可接收輸入賦能信號並產生經鎖存賦能信號。鎖存器亦可在鎖存器透通時將輸入賦能信號傳送至經鎖存賦能信號。控制電路可電性耦合至鎖存器。控制電路可接收未經閘控時鐘信號作為輸入，並產生經閘控時鐘信號及鎖存控制信號。鎖存控制信號可用以當未經閘控時鐘信號處於預定義狀態時且當輸入賦能信號及經鎖存賦能信號中的一者處於被賦能狀態時使鎖存器透通。控制電路可用以當經鎖存賦能信號處於被賦能狀態時將未經閘控時鐘信號傳送至經閘控時鐘信號。

Description

電子裝置及其驅動方法
本說明是有關於功率管理，且更具體而言，是有關於一種具有內部控制信號的低功率積體時鐘閘控單元。   [相關申請案的交叉參考] 本申請案主張於2016年1月08日提出申請、序列號為62/276,798且名稱為「具有內部控制信號的低功率積體時鐘閘控單元（A LOW POWER INTEGRATED CLOCK GATING CELL WITH INTERNAL CONTROL SIGNAL）」的臨時專利申請案的優先權。此早先提出的申請案的主題倂入本案供參考。
時鐘閘控是在諸多同步電路中為降低動態功率損耗而普遍使用的技術。時鐘閘控一般藉由對電路增加更多邏輯以動態地修剪時鐘樹（clock tree）來節約功率。動態地修剪時鐘樹常常涉及對電路系統（circuitry）的某些部分進行去能以使得執行單元（execution unit）中的正反器（flip-flop）或其他同步器件不需要對狀態進行開關。對狀態進行開關會消耗功率。當同步裝置被禁止進行開關或不進行開關時，開關功率消耗一般變為零，且僅引起洩露電流。
時鐘閘控通常藉由發送賦能信號至區域時鐘電路且使用所述賦能信號對時鐘進行閘控來工作。此可藉由例如對賦能信號的反相型式及全局時鐘信號進行及運算以產生區域時鐘信號來達成。若所述賦能信號指示時鐘應被去能，則及閘（AND gate）的輸出將為低，而無論時鐘的狀態如何。時鐘閘控邏輯一般以「積體時鐘閘控」（integrated clock gating，ICG）單元或電路的形式呈現。
傳統上，積體時鐘閘控利用鎖存器來保持賦能信號的值。傳統上，此鎖存器是由時鐘信號本身來控制。此一般會防止積體時鐘閘控在時鐘循環的中途對時鐘進行閘控而產生假信號（glitch）。然而，此亦意味著即使當區域時鐘被閘控時，積體時鐘閘控仍消耗開關功率，乃因全局時鐘或未經閘控的時鐘對積體時鐘閘控的鎖存器部進行開關。
根據一個一般態樣，一種電子裝置可包括鎖存器及控制電路。所述鎖存器可用以接收輸入賦能信號並產生經鎖存賦能信號。所述鎖存器亦可用以當所述鎖存器透通（transparent）時將所述輸入賦能信號傳送至所述經鎖存賦能信號。所述控制電路可電性耦合至所述鎖存器。所述控制電路可用以接收未經閘控時鐘信號作為輸入，並產生經閘控時鐘信號及鎖存控制信號。所述鎖存控制信號可用以當所述未經閘控時鐘信號處於預定義狀態時且當所述輸入賦能信號及所述經鎖存賦能信號中的一者處於被賦能狀態時使所述鎖存器透通。所述控制電路可用以當所述經鎖存賦能信號處於所述被賦能狀態時將所述未經閘控時鐘信號傳送至所述經閘控時鐘信號。
根據另一一般態樣，一種驅動電子裝置的方法可包括由積體時鐘閘控電路接收未經閘控時鐘信號及輸入賦能信號。所述方法亦可包括由所述積體時鐘閘控電路產生鎖存控制信號，所述鎖存控制信號用以僅當所述未經閘控時鐘信號處於預定義狀態且所述輸入賦能信號或經鎖存賦能信號中的任一者處於被賦能狀態時使所述鎖存器透通。所述方法可包括根據所述鎖存控制信號的指示來鎖存所述輸入賦能信號，以形成所述經鎖存賦能信號。所述方法可包括由所述積體時鐘閘控電路基於所述經鎖存賦能信號及所述未經閘控時鐘信號產生經閘控時鐘信號。
根據另一一般態樣，一種電子裝置可包括執行單元、時鐘電路、及積體時鐘閘控電路。所述執行單元可用以根據經閘控時鐘信號來實行邏輯功能。所述時鐘電路可用以產生未經閘控時鐘信號。所述積體時鐘閘控電路可用以自所述未經閘控時鐘信號及至少一個輸入賦能信號產生所述經閘控時鐘信號。所述積體時鐘閘控電路可包括鎖存器、及控制電路。所述鎖存器可用以接收輸入賦能信號並產生經鎖存賦能信號。所述鎖存器亦可用以僅當所述鎖存器透通時才將值自所述輸入賦能信號傳送至所述經鎖存賦能信號。所述控制電路可用以接收所述未經閘控時鐘信號作為輸入並產生所述經閘控時鐘信號及鎖存控制信號。所述鎖存控制信號可用以僅當所述未經閘控時鐘信號處於預定義狀態且所述輸入賦能信號或所述經鎖存賦能信號中的任一者處於被賦能狀態時才使所述鎖存器透通。所述控制電路可用以當所述經鎖存賦能信號處於被賦能狀態時將值自所述未經閘控時鐘信號傳送至所述經閘控時鐘信號。
以下在附圖及說明中陳述了一或多種實作方式的細節。在閱讀所述說明及圖式且閱讀申請專利範圍之後，其他特徵將顯而易見。
一種用於功率管理的系統及/或方法，且更具體而言是有關於一種具有內部控制信號的低功率積體時鐘閘控單元，實質上如結合圖中的至少一者所示出及/或所闡述，如在申請專利範圍中更完整地陳述。
以下，將參照其中示出某些示例性實施例的附圖更全面地闡述各種示例性實施例。然而，本發明所揭露的主題可實施為諸多不同形式且不應被視為僅限於本文所提出的實施例。確切而言，提供該些示例性實施例是為了使本發明將透徹及完整並向熟習此項技術者充分傳達本發明所揭露的主題的範圍。在圖式中，為清晰起見，可誇大各層及區域的大小及相對大小。
應理解，當稱一元件或層位於另一元件或層「上」、「連接至」或「耦合至」另一元件或層時，該元件或層可直接位於該另一元件或層上、直接連接至或耦合至該另一元件或層，抑或可存在中間元件或層。相反，當稱一元件「直接」位於另一元件或層「上」、「直接連接至」或「直接耦合至」另一元件或層時，則不存在中間元件或層。通篇中相同的編號指代相同的元件。本文中所用的用語「及/或」包括相關列出項其中的一或多個項的任意及所有組合。
應理解，儘管本文中可能使用用語「第一」、「第二」、「第三」等來闡述各種元件、組件、區、層及/或區段，然而該些元件、組件、區、層及/或區段不應受限於該些用語。該些用語僅用於區分各個元件、組件、區、層、或區段。因此，在不背離本發明所揭露的主題的教示內容的條件下，下文中所論述的第一元件、組件、區、層、或區段亦可被稱為第二元件、組件、區、層、或區段。
在本文中，為便於說明，可使用空間相對性用語，例如「在…之下（beneath）」、「在…下面（below）」、「下方的（lower）」、「在…之上（above）」、「上方的（upper）」等來闡述圖中所例示的一個元件或特徵與另一（其他）元件或特徵的關係。應理解，該些空間相對性用語旨在除圖中所示定向以外亦囊括器件在使用或操作中的不同定向。舉例而言，若圖中的所述器件被翻轉，則被闡述為在其他元件或特徵「下面」或「之下」的元件此時將被定向為在其他元件或特徵「之上」。因此，示例性用語「在…下面」可囊括上方及下方兩種定向。所述器件亦可具有其他定向（例如，旋轉90度或其他定向），且本文中所使用的空間相對性描述語將相應地進行解釋。
本文所使用的用語僅用於闡述特定示例性實施例，而並非旨在限制本發明所揭露的主題。除非上下文中清楚地另外指明，否則本文所用的單數形式「一（a、an）」及「所述（the）」旨在亦包括複數形式。更應理解，當在本說明書中使用用語「包含（comprises）」及/或「包含（comprising）」時，是用於指明所述特徵、整數、步驟、操作、元件、及/或組件的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。
本文中參照剖視圖闡述各示例性實施例，該些剖視圖是理想化示例性實施例（及中間結構）的示意圖。因此，可預期會因例如製造技術及/或容差而偏離圖示形狀。因此，示例性實施例不應被視為僅限於本文所例示的各區的特定形狀，而是包括由例如製造而引起的形狀偏差。舉例而言，被例示為矩形的被植入區（implanted region）通常具有圓的或彎曲的特徵及/或在其邊緣具有植入濃度梯度，而非自被植入區至未被植入區為二元變化。同樣地，由植入而形成的隱埋區（buried region）可於所述隱埋區與進行植入時所經由的表面之間的區中形成一定程度的植入。因此，在圖中所例示的區是示意性的，且其形狀並非旨在例示器件的區的實際形狀，且並非旨在限制本發明所揭露主題的範圍。
除非另外定義，否則本文所用的全部用語（包括技術及科學用語）的意義皆與本發明所揭露主題所屬的技術領域中具有通常知識者所通常理解的意義相同。更應理解，用語（例如在常用辭典中所定義的用語）應被解釋為具有與其在相關技術背景中的意義一致的意義，且除非本文中進行明確定義，否則不應將其解釋為具有理想化或過於正式的意義。
以下，將參照附圖詳細解釋示例性實施例。
圖1是根據所揭露主題的系統100的示例性實施例的方塊圖。在各種實施例中，儘管系統100可被包括為積體電路（例如微處理器、記憶體晶片、或系統晶片（system-on-a-chip））的一部分，然而應理解，以上僅為少數例示性實例，所揭露主題並非僅限於此。
在各種實施例中，系統100可包括一或多個執行單元104，執行單元104用以執行一或多個指令。執行單元104的實例可包括但不限於指令提取單元（instruction fetch unit）、指令解碼單元、算術邏輯單元（arithmetic logic unit）、浮點單元（floating point unit）、加載/儲存單元，但預期亦存在執行單元的其他形式。執行單元104可包括依賴時鐘信號（例如，經閘控時鐘信號126）來運作的同步電路或邏輯功能。如以上所闡述，有時候此時鐘信號可關閉或被閘控。
在所示實施例中，系統100包括時鐘電路102。此時鐘電路102可用以產生時鐘信號，或更具體而言產生全局或未經閘控時鐘信號122。在各種實施例中，時鐘電路102可包括鎖相回路（phase lock loop，PLL）或其他振盪器電路，然而應理解，以上僅為少數例示性實例，所揭露主題並非僅限於此。
在所示實施例中，系統100亦包括積體時鐘閘控（ICG）單元或電路106。在某些實施例中，積體時鐘閘控可被稱為積體時鐘閘控器（integrated clock gater）。所述積體時鐘閘控可用以在賦能信號124指示下對經閘控時鐘信號126進行閘控或去能。在此類實施例中，此可有效地全部或部分地關閉執行單元104並節約由執行單元104消耗的功率。舉例而言，若執行單元104為浮點單元且未在執行浮點指令，則積體時鐘閘控106可對時鐘信號126進行閘控或去能以關閉執行單元104。當遇到浮點指令時，積體時鐘閘控106可對時鐘信號126進行賦能並重新接通浮點單元（以處理所述浮點指令）。應理解，以上僅為例示性實例，所揭露主題並非僅限於此。
在所示實施例中，積體時鐘閘控106可接收全局或未經閘控時鐘信號122及至少一個賦能信號124。積體時鐘閘控106產生經閘控時鐘信號126。應理解，經閘控時鐘信號126之所以如此命名，是由於所述時鐘信號潛在地被閘控或被去能，且並非表示所述時鐘信號目前已被閘控或被去能。此種閘控或去能可相依於賦能信號124的值。
在所示實施例中，積體時鐘閘控106包括賦能組合器電路112。賦能組合器電路112可用以將多個賦能信號124組合成單個賦能信號即反相賦能信號132。圖4中示出了賦能組合器電路112的詳細示例性實施例。舉例而言，賦能信號124可包括但不限於執行單元104特定賦能信號、除錯或掃描鏈賦能信號、晶片範圍賦能信號（chip-wide enable signal）；應理解，以上僅為少數例示性實例，所揭露主題並非僅限於此。在各種實施例中，賦能信號124的組合過程可對所述信號的電壓值進行反相，以使賦能信號124的高賦能值可等效於經組合及反相賦能信號132的低賦能值。應理解，以上僅為一個例示性實例，所揭露主題並非僅限於此。
在所示實施例中，積體時鐘閘控106包括鎖存電路114，鎖存電路114用以至少暫時地儲存反相賦能信號132。在所示實施例中，鎖存電路114可至少部分地由內部控制信號136而不由未經閘控時鐘信號122控制。鎖存電路114可接收反相賦能信號132作為輸入並產生或輸出經鎖存賦能信號134。鎖存電路114的示例性實施例示出於圖2中且在以下予以闡述。
在所示實施例中，積體時鐘閘控106包括統一控制電路116。統一控制電路116可為統一的或積體的，乃因其不僅產生內部控制信號136、且亦產生經閘控時鐘信號126。當由經鎖存賦能信號134指示對經閘控時鐘信號126進行閘控或去能時（例如，當經鎖存賦能信號134處於賦能狀態或值時），統一控制電路116可對經閘控時鐘信號126進行閘控或去能。進一步，統一控制電路116可用以設定控制信號136的值，以僅當未經閘控時鐘信號122處於預定狀態（例如，電壓低）且反相輸入賦能信號132或經鎖存賦能信號134中的任一者處於被賦能狀態（例如，電壓低或高）時才使所述鎖存電路透通。統一控制電路116的示例性實施例示出於圖3中且在以下予以闡述。
進一步，在各種實施例中，積體時鐘閘控106可包括一或多個反相器118或其他邏輯電路。該些反相器的某些實例例示於圖4中且在以下予以論述。舉例而言，由於互補金屬氧化物半導體（complementary metal-oxide semiconductor，CMOS）邏輯的性質，統一控制電路116可產生經閘控時鐘信號126的反相型式及控制信號136的反相型式，且反相器118可簡單地將所述電壓值反相成更期望的形式。應理解，以上僅為少數例示性實例，所揭露主題並非僅限於此。
在所示實施例中，積體時鐘閘控106使用內部控制信號136而非使用傳統未經閘控時鐘信號122來控制反相賦能信號132的鎖存可降低開關功率消耗(相較於傳統積體時鐘閘控而言)。當經閘控時鐘信號126被去能時，內部控制信號136可保持為恆定狀態(直至被賦能信號124改變)。此使鎖存電路114不消耗開關功率，乃因鎖存電路114的電晶體可不改變狀態。
進一步，如在圖2及圖3中所見，接收未經閘控時鐘信號122的電晶體的數目可相對於傳統積體時鐘閘控實作方式減少。此可降低引腳電容(相較於傳統設計)，而降低引腳電容轉而可提供功率節約而無論未經閘控時鐘信號122是被賦能還是被去能。
在各種實施例中，當未經閘控時鐘信號122被去能時，積體時鐘閘控106可消耗由傳統積體時鐘閘控消耗的功率的小於50%。相較於其他積體時鐘閘控，所示的積體時鐘閘控可存在其他優點。應理解，以上僅為少數例示性實例，所揭露主題並非僅限於此。
圖2是根據所揭露主題的電子裝置200的示例性實施例的方塊圖。在各種實施例中，裝置200可包括如在圖1中所示的鎖存電路。應理解，以下僅為一個例示性實例，所揭露主題並非僅限於此。
在所示實施例中，電子裝置200包括鎖存器部204。鎖存器部204可用以接收反相輸入賦能信號132並產生經鎖存賦能信號134。鎖存器部204亦可用以僅當鎖存器透通時，將值自反相輸入賦能信號132傳送至經鎖存賦能信號134。
在所示實施例中，鎖存器部204包括串聯連接於電壓源201與電壓槽（voltage sink）202（例如，地）之間的第一鎖存電晶體至第四鎖存電晶體211、212、213及214。第一鎖存電晶體211及第二鎖存電晶體212可包括p通道金屬氧化物半導體場效應（PMOS）電晶體，而第三鎖存電晶體213及第四鎖存電晶體214可包括n通道金屬氧化物半導體場效應（NMOS）電晶體。經鎖存賦能信號134可在被例示為第二鎖存電晶體212與第三鎖存電晶體213的PMOS電晶體與NMOS電晶體的接合點處被輸出。
在所示實施例中，反相輸入賦能信號132藉由被輸入至第一鎖存電晶體211及第四鎖存電晶體214中的每一閘極端子來控制第一鎖存電晶體211及第四鎖存電晶體214，以每次僅使第一鎖存電晶體211及第四鎖存電晶體214中的一者開啟或現用（active）且將所述輸出（經鎖存賦能信號134）拉至電壓源201或拉至電壓槽202中的任一者。在所示實施例中，此使鎖存器部204將反相輸入賦能信號132的值傳送至經鎖存賦能信號134。
鎖存器部204可由控制信號136及反相控制信號136’來控制。在所示實施例中，反相控制信號136’藉由被輸入至PMOS電晶體212的閘極端子來控制PMOS電晶體212。相反，控制信號136藉由被輸入至NMOS電晶體213的閘極端子來控制NMOS電晶體213。在此種實施例中，當控制信號136為高的、被賦能的、或現用的時，第二鎖存電晶體212及第三鎖存電晶體213可接通或開啟。此轉而可使鎖存器部204透通且使第一鎖存電晶體211及第四鎖存電晶體214能夠將反相輸入賦能信號132的值傳送至經鎖存賦能信號134。相反，若控制信號136為低的、被去能的、或未現用的，則第二鎖存電晶體212及第三鎖存電晶體213可關閉或斷開。此轉而可防止鎖存器部204變成透通並防止第一鎖存電晶體211及第四鎖存電晶體214將反相輸入賦能信號132的值傳送至經鎖存賦能信號134。
在所示實施例中，電子裝置200包括回饋部208及反相器206。在各種實施例中，反相器206可被視為回饋部208的一部分。反相器206可用以將經鎖存賦能信號134轉換為反相經鎖存賦能信號134’。
回饋部208可用以當鎖存器部204不透通時，對反相經鎖存賦能信號134’進行反相及回饋以產生或維持經鎖存賦能信號134。在所示實施例中，回饋部208包括串聯地排列於電壓源201與控制信號136之間的第一回饋電晶體221、第二回饋電晶體222及第三回饋電晶體223以充當電壓槽。第一回饋電晶體221及第二回饋電晶體222可包括PMOS電晶體，且第三回饋電晶體223可包括NMOS電晶體。第二回饋電晶體222與第三回饋電晶體223之間的接合點可為所回饋的經鎖存賦能信號134的輸出。
在所示實施例中，反相經鎖存賦能信號134’藉由被輸入至第一回饋電晶體221及第三回饋電晶體223的每一閘極端子來控制第一回饋電晶體221及第三回饋電晶體223。因此，反相經鎖存賦能信號134’的值可接通或關閉第一回饋電晶體221及第三回饋電晶體223並將輸出電壓上拉至電壓源201或上拉至控制信號136的值。同樣，控制信號136可控制第二回饋電晶體222或被輸入至第二回饋電晶體222的閘極端子。在此種實施例中，控制信號136可將回饋部208去能且使鎖存器部204能夠設定經鎖存賦能信號134的值。
如以上所闡述，電子裝置200可由控制信號136而非時鐘信號來控制。在各種實施例中，此可防止當積體時鐘閘控主動地對時鐘進行閘控時電子裝置200消耗開關功率且因此裝置200被去能。
圖3是根據所揭露主題的電子裝置300的示例性實施例的方塊圖。在各種實施例中，裝置300可包括如圖1中所示的統一控制電路。應理解，以下僅為一個例示性實例，所揭露主題並非僅限於此。
在所示實施例中，電子裝置300包括時鐘閘控部302及鎖存控制部304。時鐘閘控部302可用以產生經閘控時鐘信號126，或如圖所示的反相經閘控時鐘信號126’。在各種實施例中，反相器（圖4中所示）可將反相經閘控時鐘信號126’在反相經閘控時鐘信號126’被輸入至執行單元之前轉換為經閘控時鐘信號126。鎖存控制部304可用以產生鎖存控制信號136。
在所示實施例中，時鐘閘控部302包括並聯地排列於電壓源201與鎖存控制部304的傳輸閘（transmission gate）360之間的第一時鐘閘控電晶體371及第二時鐘閘控電晶體372。反相經閘控時鐘信號126’可自PMOS電晶體371的及PMOS電晶體372的汲極端子輸出。
在所示實施例中，未經閘控時鐘信號122可控制第二時鐘閘控電晶體372或被輸入至第二時鐘閘控電晶體372的閘極端子。且，經鎖存賦能信號134可控制第一時鐘閘控電晶體371或被輸入至第一時鐘閘控電晶體371的閘極端子。在此種實施例中，當經鎖存賦能信號134處於被去能狀態或為低時，反相經閘控時鐘信號126’的值可被拉至電壓源201。相反，當經鎖存賦能信號134處於被賦能狀態或為高時，第一時鐘閘控電晶體371可關閉或不導通。同樣，當未經閘控時鐘信號122為低時，反相經閘控時鐘信號126’被拉高而無論經鎖存賦能信號134的賦能狀態如何。當時鐘信號122變高時，經鎖存賦能信號134的賦能狀態會控制反相經閘控時鐘信號126’。
在所示實施例中，鎖存控制部304包括時控部306及賦能部308。該些部306及308可基於與各種電晶體的閘極端子相關聯的信號的主要類型而被如此命名。以下闡述了鎖存控制部304的部306及部308的結構。此外，以下闡述了鎖存控制部304的工作的兩個例示性實例。
在所示實施例中，時控部306包括串聯地排列於電壓源201與電壓槽202之間的第一時鐘電晶體351、第二時鐘電晶體352及第三時鐘電晶體353。反相賦能信號132可控制PMOS電晶體351或被輸入至PMOS電晶體351的閘極端子。未經閘控時鐘信號122可控制第二時鐘電晶體352及第三時鐘電晶體353或被輸入至PMOS電晶體352的及NMOS電晶體353的閘極端子。第二時鐘電晶體352與第三時鐘電晶體353的接合點可輸出控制信號136。
在所示實施例中，賦能部308可被至少部分地與時控部306並聯地排列。賦能部308可包括串聯地排列於時鐘閘控部302與電壓槽202之間的傳輸閘360與第一賦能電晶體361及第二賦能電晶體362。傳輸閘360可由經鎖存賦能信號134（及反相經鎖存賦能信號134’）來控制。反相經鎖存賦能信號134’可控制NMOS電晶體361或被輸入至NMOS電晶體361的閘極端子。反相賦能信號132可控制第二賦能電晶體362或被輸入至NMOS電晶體362的閘極端子。傳輸閘360與第一賦能電晶體361之間的接合點可輸出控制信號136。
在裝置300的工作的第一例示性實例中，經鎖存賦能信號134及反相賦能信號132二者可均處於被去能狀態（例如，分別為低及高）。在此種實施例中，第一時鐘閘控電晶體371可開啟以將反相經閘控時鐘信號126’上拉至電壓源201或拉高。
傳輸閘360可斷開，且反相經閘控時鐘信號126’的值不被傳送至控制信號136或可與控制信號136隔離開。同樣，第一時鐘電晶體351可斷開以防止時控部306將控制信號136上拉至電壓源201。
相反，第一賦能電晶體361及第二賦能電晶體362可開啟且將控制信號136下拉至電壓槽202。重新參照圖2，控制信號136的低型式或被去能型式可防止鎖存器部204將反相賦能信號132傳送至經鎖存賦能信號134。被去能控制信號136可防止裝置200由於電晶體開關狀態而消耗任何功率。
在另一實施例中，經鎖存賦能信號134及反相賦能信號132二者可均處於被賦能狀態（例如，分別為高及低）。在此種實施例中，第一時鐘閘控電晶體371斷開，且反相經閘控時鐘信號126’（以反相形式）跟隨未經閘控時鐘信號122。
傳輸閘360可開啟或可為透通的，且反相經閘控時鐘信號126’的值可被傳送至控制信號136。相反，第一賦能電晶體361及第二賦能電晶體362可斷開，以防止控制信號136被拉至電壓槽202。
關於時控部306，第一時鐘電晶體351可開啟。此使得未經閘控時鐘信號122能夠開啟及斷開第二時鐘電晶體352及第三時鐘電晶體353，以交替地將控制信號136上拉至電壓源201或下拉至電壓槽202。應注意，控制信號136的值將為未經閘控時鐘信號122的反相形式。
在此種實施例中，若經鎖存賦能信號134或反相賦能信號132中的任一者處於被賦能狀態，則通往電壓源201的路徑是可用的。若反相賦能信號132為低，則第一時鐘電晶體351將開啟以提供經由時控部306的路徑。相反，若經鎖存賦能信號134為高，則傳輸閘360將開啟或為透通的，以提供經由時鐘閘控部302的路徑。
重新參照圖2，控制信號136的高型式或被賦能型式可使得鎖存器部204透通或將反相賦能信號132的被賦能狀態傳送至經鎖存賦能信號134。在此種實施例中，鎖存器可僅當未經閘控時鐘信號122為低或處於預定義狀態且反相輸入賦能信號132或經鎖存賦能信號134中的任一者處於被賦能或高狀態時，鎖存器才可為透通的。應理解，以上僅為少數例示性實例，所揭露主題並非僅限於此。
圖4是根據所揭露主題的一系列電路的示例性實施例的方塊圖。在各種實施例中，可採用輔助電路（ancillary circuit）或邏輯閘來將各種信號調節至更期望的格式。應理解，所例示的電路僅為少數例示性實例，所揭露主題並非僅限於此。
舉例而言，可採用反相器402將反相經閘控時鐘信號126’轉換成經閘控時鐘信號126。此可為所期望的，乃因CMOS邏輯的性質可使得統一控制電路生成反相經閘控時鐘信號126’。在某些實施例中，反相器402可被包括於統一控制電路中。
同樣，可採用反相器404將控制信號136轉換成反相控制信號136’。此可為所期望的，以使控制信號136控制任意PMOS電晶體，例如在鎖存電路中的各種實施例中的PMOS電晶體。在某些實施例中，反相器404可被包括於鎖存電路中。
在所示實施例中，反或閘（NOR gate）406可被包括於賦能組合器電路中。在此種實施例中，反或閘406可接收例如賦能信號124及除錯或掃描賦能信號424等多個賦能信號，且可將所述多個賦能信號組合成反相輸入賦能信號132。在一個實例中，賦能信號124可用以使區域時鐘信號（例如，通往特定執行單元的區域時鐘信號）在正常器件運作期間被閘控。在另一實例中，掃描賦能信號424可用以使區域時鐘信號在器件處於除錯模式時（例如，當使用掃描鏈時）被閘控。應理解，以上僅為少數例示性實例，所揭露主題並非僅限於此。
圖5是可包括根據所揭露主題的原理所形成的半導體器件的資訊處理系統500的示意性方塊圖。具體而言，在各種實施例中，根據所揭露主題的原理形成的半導體器件可被包括於系統500的組件中的任一者（例如，處理器510、揮發性記憶體520、非揮發性記憶體530、網路介面540、及/或一或多個其他器件或硬體組件560等的任意組合，但不僅限於此）中。應理解，以上僅為少數例示性實例，所揭露主題並非僅限於此。參照圖5，資訊處理系統500可包括根據所揭露主題的原理構造而成的器件中的一或多者。在另一實施例中，資訊處理系統500可採用或執行根據所揭露主題的原理的一或多種技術。
在各種實施例中，資訊處理系統500可包括計算器件，例如（舉例而言）膝上型電腦、桌上型電腦、工作台、伺服器、刀鋒型伺服器（blade server）、個人數位助理、智慧型電話、平板電腦、及其他適宜的電腦等、或其虛擬機器或虛擬計算器件。在各種實施例中，可由使用者（未示出）使用資訊處理系統500。
根據所揭露主題的資訊處理系統500可更包括中央處理單元（central processing unit，CPU）、邏輯、或處理器510。在某些實施例中，處理器510可包括一或多個功能單元區塊（functional unit block，FUB）或組合邏輯區塊（combinational logic block，CLB）515。在此種實施例中，組合邏輯區塊可包括各種布林邏輯運算（Boolean logic operation）（例如，反及、反或、反、互斥或等）、穩定化邏輯器件（例如，正反器、鎖存器等）、其他邏輯器件、或其組合。該些組合邏輯運算可被配置成簡單形式或複雜形式來處理輸入信號以達成所期望的結果。應理解，儘管闡述了同步組合邏輯運算的少數例示性實例，然而，所揭露的主題並非僅限於此且可包括異步運算或同步組合邏輯運算與異步運算的組合。在一個實施例中，組合邏輯運算可包括多個互補金屬氧化物半導體（CMOS）電晶體。在各種實施例中，該些CMOS電晶體可被排列成執行邏輯運算的閘；然而應理解，可使用其他技術且所述其他技術處於所揭露主題的範圍內。
根據所揭露主題的資訊處理系統500可更包括揮發性記憶體520（例如，隨機存取記憶體（Random Access Memory，RAM）等）。根據所揭露主題的資訊處理系統500可更包括非揮發性記憶體530（例如，硬驅動機、光學記憶體、反及記憶體或快閃記憶體等）。在某些實施例中，揮發性記憶體520、非揮發性記憶體530或揮發性記憶體520與非揮發性記憶體530的組合或部分中的任一者可被稱為「儲存媒體」。在各種實施例中，揮發性記憶體520及/或非揮發性記憶體530可用以以半永久或實質上永久的形式儲存資料。
在各種實施例中，資訊處理系統500可包括一或多個網路介面540，所述一或多個網路介面540用以使資訊處理系統500成為通訊網路的一部分且經由通訊網路通訊。Wi-Fi協定的實例可包括但不限於電機電子工程師學會（Institute of Electrical and Electronics Engineer，IEEE）802.11g、電機電子工程師學會802.11n等。蜂巢式協定的實例可包括但不限於：電機電子工程師學會802.16m（又稱為進階無線都會區域網路（Metropolitan Area Network，MAN））、進階長期演進（Long Term Evolution，LTE）、增強型資料速率全球行動通訊系統（Global System for Mobile Communication，GSM）演進技術（Enhanced Data rates for GSM Evolution，EDGE）、演進高速分組接入技術（Evolved High-Speed Packet Access，HSPA+）等。有線協定的實例可包括但不限於電機電子工程師學會802.3（又稱為乙太網路）、光纖波道、電力線通信（Power Line communication）（例如，HomePlug、電機電子工程師學會1901）等。應理解，以上僅為少數例示性實例，所揭露主題並非僅限於此。
根據所揭露主題的資訊處理系統500可更包括使用者介面單元550（例如，顯示配接器（display adapter）、觸覺式介面（haptic interface）、人機介面器件等）。在各種實施例中，此使用者介面單元550可用以自使用者接收輸入及/或向使用者提供輸出。其他類型的器件亦可用於提供與使用者的交互；舉例而言，提供至使用者的回饋可為任意形式的感覺回饋，例如，視覺回饋、聽覺回饋、或觸覺回饋；且可以包括聲音、語音、或觸覺輸入在內的任意形式接收來自使用者的輸入。
在各種實施例中，資訊處理系統500可包括一或多個其他器件或硬體組件560（例如，顯示器或監視器、鍵盤、滑鼠、相機、指紋讀取機（fingerprint reader）、視訊處理器等）。應理解，以上僅為少數例示性實例，所揭露主題並非僅限於此。
根據所揭露主題的資訊處理系統500可更包括一或多種系統匯流排505。在此種實施例中，系統匯流排可用以以通訊方式耦合處理器510、揮發性記憶體520、非揮發性記憶體530、網路介面540、使用者介面單元550、及一或多個硬體組件560。經處理器510處理的資料或自非揮發性記憶體530的外部輸入的資料可被儲存於非揮發性記憶體530或揮發性記憶體520中的任一者中。
在各種實施例中，資訊處理系統500可包括或執行一或多個軟體組件570。在某些實施例中，軟體組件570可包括作業系統（operating system，OS）及/或應用。在某些實施例中，所述作業系統可用以為應用提供一或多種服務並管理或充當所述應用與資訊處理系統500的所述各種硬體組件（例如，處理器510、網路介面540等）之間的中間媒介。在此種實施例中，資訊處理系統500可包括一或多種本機應用（native application），所述一或多種本機應用可被安裝在本地（例如，非揮發性記憶體530內等等）且用以由處理器510直接執行且與作業系統直接交互作用。在此種實施例中，所述本機應用可包括預編譯機器可執行碼（pre-compiled machine executable code）。在某些實施例中，所述本機應用可包括腳本解譯器（例如，C shell（csh）、AppleScript、AutoHotkey等等）或虛擬執行機器（virtual execution machine，VM）（例如，Java虛擬機器、微軟共用語言執行環境（Common Language Runtime）等），以用以將源碼或目標碼轉譯成可執行碼，所述可執行碼接著由處理器510執行。
上述半導體器件可使用各種封裝技術進行囊封。舉例而言，根據所揭露主題的原理構造而成的半導體器件可使用以下中的任意一者進行囊封：堆疊式封裝（package on package，POP）技術、球柵陣列（ball grid array，BGA）技術、晶片規模封裝（chip scale package，CSP）技術、塑膠帶引線晶片載體（plastic leaded chip carrier，PLCC）技術、塑膠雙直插封裝（plastic dual in-line package，PDIP）技術、疊片內晶粒包裝（die in waffle pack）技術、晶圓內晶粒形式（die in wafer form）技術、板載晶片（chip on board，COB）技術、陶瓷雙直插封裝（ceramic dual in-line package，CERDIP）技術、塑膠公制方形扁平封裝（plastic metric quad flat package，PMQFP）技術、塑膠方形扁平封裝（plastic quad flat package，PQFP）技術、小外廓封裝（small outline package，SOP）技術、縮型小外廓封裝（shrink small outline package，SSOP）技術、薄型小外廓封裝（thin small outline package，TSOP）技術、薄型方形扁平封裝（thin quad flat package，TQFP）技術、系統級封裝（system in package，SIP）技術、多晶片封裝（multi-chip package，MCP）技術、晶圓級製造封裝（wafer-level fabricated package，WFP）技術、晶圓級加工堆疊封裝（wafer-level processed stack package，WSP）技術或熟習此項技術者將習知的其他技術。
方法步驟可由一或多個可程式化處理器執行電腦程式來實行，以藉由對輸入資料進行運算並產生輸出來實行各種功能。方法步驟亦可由專用邏輯電路系統（例如，現場可程式化閘陣列（field programmable gate array，FPGA）或應用專用積體電路（application-specific integrated circuit，ASIC））來實行，且裝置可被實作為所述專用邏輯電路系統。
在各種實施例中，電腦可讀取媒體可包括當被執行時使器件實行所述方法步驟的至少一部分的指令。在某些實施例中，所述電腦可讀取媒體可被包括於磁性媒體、光學媒體、其他媒體或其組合（例如，CD-ROM、硬驅動機、唯讀記憶體、快閃驅動機等）中。在此種實施例中，電腦可讀取媒體可為以有形的、非暫時性形式實施的製品。
儘管已參照示例性實施例闡述了所揭露主題的原理，然而對於熟習此項技術者而言將顯而易見的是，可對其作出各種改變及潤飾，此並不背離所揭露概念的精神及範圍。因此，應理解，上述實施例並非限制性的而僅為說明性的。因此，所揭露概念的範圍將由對以下申請專利範圍及其等效形式的最廣泛的可容許解釋來確定，而不應受上述說明約束或限制。因此應理解，隨附申請專利範圍旨在涵蓋所有此類潤飾及改變，只要其落於實施例的範圍內即可。
100‧‧‧系統 102‧‧‧時鐘電路 104‧‧‧執行單元 106‧‧‧積體時鐘閘控單元或電路/積體時鐘閘控 112‧‧‧賦能組合器電路 114‧‧‧鎖存電路 116‧‧‧統一控制電路 118、206、402、404‧‧‧反相器 122‧‧‧未經閘控時鐘信號/時鐘信號 124‧‧‧賦能信號 126‧‧‧經閘控時鐘信號/時鐘信號 126'‧‧‧反相經閘控時鐘信號 132‧‧‧反相賦能信號/反相輸入賦能信號 134‧‧‧經鎖存賦能信號 134'‧‧‧反相經鎖存賦能信號 136‧‧‧控制信號/內部控制信號/鎖存控制信號 136'‧‧‧反相控制信號 200、300‧‧‧電子裝置/裝置 201‧‧‧電壓源 202‧‧‧電壓槽 204‧‧‧鎖存器部 208‧‧‧回饋部 211‧‧‧第一鎖存電晶體 212‧‧‧第二鎖存電晶體/PMOS電晶體 213‧‧‧第三鎖存電晶體/NMOS電晶體 214‧‧‧第四鎖存電晶體 221‧‧‧第一回饋電晶體 222‧‧‧第二回饋電晶體 223‧‧‧第三回饋電晶體 302‧‧‧時鐘閘控部 304‧‧‧鎖存控制部 306‧‧‧時控部/部 308‧‧‧賦能部/部 351‧‧‧第一時鐘電晶體/PMOS電晶體 352‧‧‧第二時鐘電晶體/PMOS電晶體 353‧‧‧第三時鐘電晶體/NMOS電晶體 360‧‧‧傳輸閘 361‧‧‧第一賦能電晶體/NMOS電晶體 362‧‧‧第二賦能電晶體/NMOS電晶體 371‧‧‧第一時鐘電晶體/PMOS電晶體 372‧‧‧第二時鐘電晶體/PMOS電晶體 406‧‧‧反或閘 424‧‧‧掃描賦能信號/除錯或掃描賦能信號 500‧‧‧系統/資訊處理系統 505‧‧‧系統匯流排 510‧‧‧處理器 515‧‧‧組合邏輯區塊 520‧‧‧揮發性記憶體 530‧‧‧非揮發性記憶體 540‧‧‧網路介面 550‧‧‧使用者介面單元 560‧‧‧硬體組件 570‧‧‧軟體組件
圖1是根據所揭露主題的系統的示例性實施例的方塊圖。 圖2是根據所揭露主題的裝置的示例性實施例的方塊圖。 圖3是根據所揭露主題的裝置的示例性實施例的方塊圖。 圖4是根據所揭露主題的一系列電路的示例性實施例的方塊圖。 圖5是可包括根據所揭露主題的原理而形成的器件的資訊處理系統的示意性方塊圖。 在各圖中相同的參考符號表示相同的元件。
100‧‧‧系統
102‧‧‧時鐘電路
104‧‧‧執行單元
106‧‧‧積體時鐘閘控(ICG)單元或電路/積體時鐘閘控
112‧‧‧賦能組合器電路
114‧‧‧鎖存電路
116‧‧‧統一控制電路
118‧‧‧反相器
122‧‧‧未經閘控時鐘信號/時鐘信號
124‧‧‧賦能信號
126‧‧‧經閘控時鐘信號/時鐘信號
132‧‧‧反相賦能信號/反相輸入賦能信號
134‧‧‧經鎖存賦能信號
136‧‧‧控制信號/內部控制信號/鎖存控制信號

Claims (17)

  1. 一種電子裝置，包括：鎖存器，用以接收輸入賦能信號並產生經鎖存賦能信號，其中所述鎖存器亦用以當所述鎖存器透通時將所述輸入賦能信號傳送至所述經鎖存賦能信號；以及控制電路，電性耦合至所述鎖存器，其中所述控制電路用以接收未經閘控時鐘信號作為輸入，並產生經閘控時鐘信號及鎖存控制信號，其中所述鎖存控制信號用以當所述未經閘控時鐘信號處於預定義狀態時且當所述輸入賦能信號及所述經鎖存賦能信號中的一者處於被賦能狀態時使所述鎖存器透通，且其中所述控制電路用以當所述經鎖存賦能信號處於所述被賦能狀態時將所述未經閘控時鐘信號傳送至所述經閘控時鐘信號其中所述控制電路包括：時鐘閘控部，用以產生所述經閘控時鐘信號；以及鎖存控制部，用以產生所述鎖存控制信號，其中當所述經鎖存賦能信號處於所述被賦能狀態時，所述經閘控時鐘信號是所述鎖存控制部的輸入。
  2. 如申請專利範圍第1項所述的電子裝置，其中所述鎖存器包括：第一鎖存電晶體，耦合至電壓源並受所述輸入賦能信號控制；第二鎖存電晶體，耦合至所述第一鎖存電晶體並受反相鎖存 控制信號控制；第三鎖存電晶體，耦合至所述第二鎖存電晶體並受所述鎖存控制信號控制；第四鎖存電晶體，耦合於所述第三鎖存電晶體與電壓槽之間並受所述輸入賦能信號控制；以及其中所述經鎖存賦能信號是由所述第二鎖存電晶體與所述第三鎖存電晶體的接合點處的電壓產生。
  3. 如申請專利範圍第2項所述的電子裝置，其中所述鎖存器更包括：反相器，用以將所述經鎖存賦能信號反相成反相經鎖存賦能信號；以及回饋電路，包括：第一回饋電晶體，耦合至所述電壓源並受所述反相經鎖存賦能信號控制，第二回饋電晶體，耦合至所述第一回饋電晶體並受所述鎖存控制信號控制，第三回饋電晶體，耦合至所述第二回饋電晶體並受所述反相經鎖存賦能信號控制，且其中所述經鎖存賦能信號是由所述第二回饋電晶體與所述第三回饋電晶體的接合點處的電壓產生。
  4. 如申請專利範圍第1項所述的電子裝置，其中所述鎖存控制部包括： 時控部，包括：第一時控電晶體，耦合至電壓源並受所述輸入賦能信號控制，第二時控電晶體，耦合至所述第一時控電晶體並受所述未經閘控時鐘信號控制，以及第三時控電晶體，耦合於所述第二時控電晶體與電壓槽之間並受所述未經閘控時鐘信號控制，其中所述鎖存控制信號是由所述第二時控電晶體與所述第三時控電晶體的接合點處的電壓產生；以及賦能部，包括：傳輸閘，耦合至所述時鐘閘控部並受所述經鎖存賦能信號控制，第一賦能電晶體，耦合至所述傳輸閘並受反相經鎖存賦能信號控制，以及第二賦能電晶體，耦合於所述第一賦能電晶體與所述電壓槽之間並受所述輸入賦能信號控制，其中所述鎖存控制信號是由所述傳輸閘與所述第一賦能電晶體的接合點處的電壓產生。
  5. 如申請專利範圍第1項所述的電子裝置，其中當所述鎖存控制信號處於被去能狀態時，所述鎖存器不消耗開關功率。
  6. 如申請專利範圍第1項所述的電子裝置，其中所述經閘控時鐘信號藉由開關元件而與所述鎖存控制信號隔開。
  7. 如申請專利範圍第1項所述的電子裝置，其中所述未經閘控時鐘信號被輸入至所述控制電路而非所述鎖存器，且其中部分地藉由將與所述未經閘控時鐘信號相關聯的引腳電容限制至所述控制電路及反相器來控制動態功率消耗。
  8. 一種驅動電子裝置的方法，包括：由積體時鐘閘控電路接收未經閘控時鐘信號及輸入賦能信號；由所述積體時鐘閘控電路產生鎖存控制信號，所述鎖存控制信號用以僅當所述未經閘控時鐘信號處於預定義狀態且所述輸入賦能信號或經鎖存賦能信號中的任一者處於被賦能狀態時使鎖存器透通；根據所述鎖存控制信號的指示來鎖存所述輸入賦能信號，以形成所述經鎖存賦能信號；以及由所述積體時鐘閘控電路基於所述經鎖存賦能信號及所述未經閘控時鐘信號產生經閘控時鐘信號，其中產生所述鎖存控制信號並產生所述經閘控時鐘信號二者均包括採用統一控制電路；且其中所述統一控制電路包括：時鐘閘控部，用以產生所述經閘控時鐘信號，以及鎖存控制部，用以產生所述鎖存控制信號，其中當所述經鎖存賦能信號處於所述被賦能狀態時，所述經閘控時鐘信號是所述鎖存控制部的輸入。
  9. 如申請專利範圍第8項所述的驅動電子裝置的方法，其中鎖存包括：當所述鎖存控制信號處於被賦能狀態時，將值自所述輸入賦能信號傳送至所述經鎖存賦能信號；以及經由兩個反相器饋送所述鎖存控制信號，以維持所述鎖存控制信號的值，其中所述兩個反相器中的一者包括：第一回饋電晶體，耦合至電壓源並受反相經鎖存賦能信號控制，第二回饋電晶體，耦合至所述第一回饋電晶體並受所述鎖存控制信號控制，第三回饋電晶體，耦合至所述第二回饋電晶體並受所述反相經鎖存賦能信號控制，且其中所述經鎖存賦能信號是由所述第二回饋電晶體與所述第三回饋電晶體的接合點處的電壓產生。
  10. 如申請專利範圍第8項所述的驅動電子裝置的方法，其中所述鎖存控制部包括：時控部，包括：第一時控電晶體，耦合至電壓源並受所述輸入賦能信號控制，第二時控電晶體，耦合至所述第一時控電晶體並受所述未經閘控時鐘信號控制，以及 第三時控電晶體，耦合於所述第二時控電晶體與電壓槽之間並受所述未經閘控時鐘信號控制，其中所述鎖存控制信號是由所述第二時控電晶體與所述第三時控電晶體的接合點處的電壓產生，以及賦能部，包括：傳輸閘，耦合至所述時鐘閘控部並受所述經鎖存賦能信號控制，第一賦能電晶體，耦合至所述傳輸閘並受反相經鎖存賦能信號控制，以及第二賦能電晶體，耦合於所述第一賦能電晶體與所述電壓槽之間並受所述輸入賦能信號控制，其中所述鎖存控制信號是由所述傳輸閘與所述第一賦能電晶體的接合點處的電壓產生。
  11. 如申請專利範圍第10項所述的驅動電子裝置的方法，其中採用所述統一控制電路包括：若所述經鎖存賦能信號與所述輸入賦能信號二者均處於被去能狀態，則關閉所述傳輸閘及所述第一時控電晶體；接通所述第一賦能電晶體及所述第二賦能電晶體；以及將所述鎖存控制信號沈降至所述電壓槽的所述電壓。
  12. 如申請專利範圍第10項所述的驅動電子裝置的方法，其中採用所述統一控制電路包括：若所述經鎖存賦能信號與所述輸入賦能信號中的任一者處於所述被賦能狀態，則 接通所述傳輸閘及所述第一時控電晶體；關閉所述第一賦能電晶體及所述第二賦能電晶體；以及將所述鎖存控制信號耦合至所述經閘控時鐘信號，以使得所述鎖存控制信號跟隨所述未經閘控時鐘信號。
  13. 如申請專利範圍第8項所述的驅動電子裝置的方法，其中鎖存包括當所述鎖存控制信號處於被去能狀態時，不消耗開關功率。
  14. 如申請專利範圍第8項所述的驅動電子裝置的方法，更包括：藉由將與所述未經閘控時鐘信號相關聯的引腳電容限制至所述控制電路及反相器來限制動態功率消耗。
  15. 一種電子裝置，包括：執行單元，用以根據經閘控時鐘信號來實行邏輯功能；時鐘電路，用以產生未經閘控時鐘信號；以及積體時鐘閘控電路，用以自所述未經閘控時鐘信號及至少一個輸入賦能信號產生所述經閘控時鐘信號，其中所述積體時鐘閘控電路包括：鎖存器，用以接收輸入賦能信號並產生經鎖存賦能信號，其中所述鎖存器亦用以僅當所述鎖存器透通時才將值自所述輸入賦能信號傳送至所述經鎖存賦能信號，以及控制電路，用以接收所述未經閘控時鐘信號作為輸入，並產生所述經閘控時鐘信號及鎖存控制信號，其中所述鎖存控制信號用以僅當所述未經閘控時鐘信號 處於預定義狀態且所述輸入賦能信號或所述經鎖存賦能信號中的任一者處於被賦能狀態時才使所述鎖存器透通，且其中所述控制電路用以當所述經鎖存賦能信號處於被賦能狀態時將值自所述未經閘控時鐘信號傳送至所述經閘控時鐘信號，其中所述控制電路包括：時鐘閘控部，用以產生所述經閘控時鐘信號；以及鎖存控制部，用以產生所述鎖存控制信號，其中當所述經鎖存賦能信號處於所述被賦能狀態時，所述經閘控時鐘信號為所述鎖存控制部的輸入。
  16. 如申請專利範圍第15項所述的電子裝置，其中所述鎖存器包括：鎖存部，包括：第一鎖存電晶體，耦合至電壓源並受所述輸入賦能信號控制，第二鎖存電晶體，耦合至所述第一鎖存電晶體並受反相鎖存控制信號控制，第三鎖存電晶體，耦合至所述第二鎖存電晶體並受所述鎖存控制信號控制，第四鎖存電晶體，耦合於所述第三鎖存電晶體與電壓槽之間且受所述輸入賦能信號控制，以及其中所述經鎖存賦能信號是由所述第二鎖存電晶體與所 述第三鎖存電晶體的接合點處的電壓產生；以及回饋部，包括：反相器，用以將所述經鎖存賦能信號反相成反相經鎖存賦能信號，第一回饋電晶體，耦合至所述電壓源並受所述反相經鎖存賦能信號控制，第二回饋電晶體，耦合至所述第一回饋電晶體並受所述鎖存控制信號控制，第三回饋電晶體，耦合至所述第二回饋電晶體並受所述反相經鎖存賦能信號控制，且其中所述經鎖存賦能信號是由所述第二回饋電晶體與所述第三回饋電晶體的接合點處的電壓產生。
  17. 如申請專利範圍第15項所述的電子裝置，其中所述鎖存控制部包括：時控部，包括：第一時控電晶體，耦合至電壓源並受所述輸入賦能信號控制，第二時控電晶體，耦合至所述第一時控電晶體並受所述未經閘控時鐘信號控制，以及第三時控電晶體，耦合於所述第二時控電晶體與電壓槽之間並受所述未經閘控時鐘信號控制，其中所述鎖存控制信號是由所述第二時控電晶體與所述 第三時控電晶體的接合點處的電壓產生，以及賦能部，包括：傳輸閘，耦合至所述時鐘閘控部並受所述經鎖存賦能信號控制，第一賦能電晶體，耦合至所述傳輸閘並受反相經鎖存賦能信號控制，以及第二賦能電晶體，耦合於所述第一賦能電晶體與所述電壓槽之間並受所述輸入賦能信號控制，其中所述鎖存控制信號是由所述傳輸閘與所述第一賦能電晶體的接合點處的電壓產生。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI789290B (zh) * 2022-04-21 2023-01-01 新唐科技股份有限公司 偵測匯流排干擾信號的控制電路及其方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102530347B1 (ko) * 2018-01-08 2023-05-08 삼성전자주식회사 반도체 장치 및 반도체 시스템
KR102640502B1 (ko) * 2018-12-13 2024-02-26 삼성전자주식회사 반도체 회로 및 반도체 회로의 레이아웃 시스템
US10819342B2 (en) * 2018-12-20 2020-10-27 Samsung Electronics Co., Ltd. Low-power low-setup integrated clock gating cell with complex enable selection
US11543849B2 (en) * 2019-04-22 2023-01-03 Samsung Electronics Co., Ltd. Integrated clock gater latch structures with adjustable output reset

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200541214A (en) * 2004-06-15 2005-12-16 Via Telecom Co Ltd Method and/or apparatus for generating a write gated clock signal
TW201129893A (en) * 2009-03-12 2011-09-01 Qualcomm Inc System and method of clock tree synthesis
US20120139590A1 (en) * 2010-12-01 2012-06-07 James Edward Myers Integrated circuit, clock gating circuit, and method
US20150200669A1 (en) * 2012-09-19 2015-07-16 Qualcomm Incorporated Clock gating circuit for reducing dynamic power

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5892729A (en) 1997-07-25 1999-04-06 Lucent Technologies Inc. Power savings for memory arrays
US6204695B1 (en) * 1999-06-18 2001-03-20 Xilinx, Inc. Clock-gating circuit for reducing power consumption
US7849428B2 (en) 2007-04-23 2010-12-07 International Business Machines Corporation Formally deriving a minimal clock-gating scheme
US7844843B2 (en) * 2008-12-22 2010-11-30 International Business Machines Corporation Implementing power savings in HSS clock-gating circuit
US8461874B2 (en) 2011-07-20 2013-06-11 Advanced Micro Devices, Inc. Preventing A-B-A race in a latch-based device
US8643411B1 (en) 2012-10-31 2014-02-04 Freescale Semiconductor, Inc. System for generating gated clock signals
US9331680B2 (en) * 2013-09-10 2016-05-03 Texas Instruments Incorporated Low power clock gated flip-flops
CN104852712A (zh) * 2015-05-19 2015-08-19 中国电子科技集团公司第四十七研究所 一种基于数据变化的低功耗门控时钟电路结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200541214A (en) * 2004-06-15 2005-12-16 Via Telecom Co Ltd Method and/or apparatus for generating a write gated clock signal
TW201129893A (en) * 2009-03-12 2011-09-01 Qualcomm Inc System and method of clock tree synthesis
US20120139590A1 (en) * 2010-12-01 2012-06-07 James Edward Myers Integrated circuit, clock gating circuit, and method
US20150200669A1 (en) * 2012-09-19 2015-07-16 Qualcomm Incorporated Clock gating circuit for reducing dynamic power

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI789290B (zh) * 2022-04-21 2023-01-01 新唐科技股份有限公司 偵測匯流排干擾信號的控制電路及其方法

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Publication number Publication date
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CN106961264A (zh) 2017-07-18

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