TW202125973A - 具有經減少寄生電容之低功率正反器 - Google Patents

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阿密特 亞嘉渥
西蒙 雷亞洛夫
倫恩 克里許納木錫
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Abstract

一種寄生感知之單邊緣觸發之正反器經由佈局最佳化而減少時鐘功率，該佈局最佳化係經由程序電路共同最佳化而實現。靜態通過閘主控-受控正反器利用新穎的佈局最佳化，從而實現顯著功率減小。該佈局移除了擴散區域中之凹口上方的時鐘多晶。多晶線實施時鐘節點。該等多晶線在n型作用區與p型作用區之間對準。

Description

具有經減少寄生電容之低功率正反器
本發明係有關於具有經減少寄生電容之低功率正反器。
發明背景
計時為用於功率受約束之伺服器及/或行動微處理器及系統單晶片(system-on-chip，SOC)、離散及/或整合式圖形、人工智慧(artificial intelligence，AI)及/或專用加速器之最重要的功率貢獻因素及限制者中的一者。在預算緊張的系統中減小功率藉由允許整合更多的核心、記憶體或處理元件來改良效能，且改良行動及邊緣裝置之電池壽命。動態計時功率為最大的貢獻因素且消耗高達例如總體晶片功率耗散的60%，其中大部分負載係在最終正反器中。
正反器(FF)為所有數位同步系統中所使用之基本電路且必須具有極低功率，此係由於其對計時功率的貢獻最大。當今之FF已經利用最小大小之裝置，且無法被進一步精簡以減小功率。隨著程序技術按比例調整，電路受到多個變化限制，以啟用低電壓操作以達成高能效。此限制了最小可允許裝置大小，從而防止經由電晶體大小設定而進行任何進一步的動態功率節省。由於效能、功率及面積(PPA)效益隨著程序技術按比例調整(例如低於7 nm程序技術節點)而降低，因此需要新的電路創新以改良PPA，特別是減小計時功率。另外，隨著對較高頻率中央處理單元(central processing unit，CPU)、圖形及AI加速器之強烈需求，較深管線將加劇計時功率，從而進一步增大時鐘功率。
依據本發明之一實施例，係特地提出一種設備，其包含：一多工器，其可控制以選擇掃描資料或資料中之一者作為一輸出；一三態反相器，其耦接至該多工器之該輸出，其中該三態反相器可藉由一時鐘及該時鐘之一反向而控制，其中該時鐘及該時鐘之該反向被路由於在p型作用區與n型作用區之間對準的多晶線上；一第一記憶體，其耦接至該三態反相器之一輸出；一通過閘，其耦接至該第一記憶體，其中該通過閘可藉由該時鐘及該時鐘之該反向而控制；一第二記憶體，其耦接至該通過閘；以及一反相器，其耦接至該第二記憶體之一輸出。
較佳實施例之詳細說明
在FF內部，寄生電容變為功率耗散之很大部分。實驗資料展示時鐘功率在大致50%裝置與大致50%互連寄生電容之間均等地分割。因此，根據各種實施例，寄生電容佈局效應之謹慎的最佳化用以達成低時鐘功率。低於7 nm程序技術節點，按比例調整之finFET及環繞式閘極(Gate-all-around，GAA)裝置具有不斷增加的寄生電容，因此根據各種實施例，按比例調整之升壓器(比如過度接觸式主動閘極(COAG))可實現新的低功率佈局最佳化。
一些實施例描述一種寄生感知之單邊緣觸發之正反器，其經由佈局最佳化而減少時鐘功率，該佈局最佳化係經由程序電路共同最佳化而實現。一些實施例揭示一種靜態通過閘主控-受控正反器，其利用新穎的佈局最佳化，從而實現顯著功率減少。隨著技術按比例調整，增加最小裝置大小之利用率已增加了寄生電容對時鐘功率之貢獻，然而，藉由比如COAG之新的按比例調整升壓器，會使新佈局結構能夠最小化此等問題。
各種實施例之正反器為使用數位同步CPU、圖形處理器單元(graphics processor unit，GPU)及AI加速器的低功率FF。各種實施例之程序電路共同最佳化之正反器藉由消除金屬路線及擴散凹口而減少了寄生裝置及互連電容以減小功率。應注意，此寄生電容貢獻只會隨著技術按比例調整而惡化。
存在各種實施例之許多技術效應。舉例而言，各種實施例之電路展現了橫越中等高度庫及多位元FF組配具有15%至25%功率節省的ISO效能/ISO面積，此直接改良了晶片級功率。自各種圖及實施例中，其他技術效應將顯而易見。
在以下描述中，論述眾多細節以提供對本揭露內容之實施例之更透徹解釋。然而，對於熟習此項技術者將顯而易見，可在無此等特定細節之情況下實踐本揭露內容之實施例。在其他情況下，以方塊圖形式而非詳細展示熟知結構及裝置以便避免混淆本揭露內容之實施例。
應注意，在實施例之對應圖式中，藉由線來表示信號。一些線可能較粗，以指示更多組成信號路徑，及/或在一或多個末端處具有箭頭，以指示主要資訊流方向。此類指示並不意欲為限制性的。確切而言，結合一或多個例示性實施例使用該等線，以促進對電路或邏輯單元之更容易理解。如藉由設計需求或偏好指示之任何所表示信號實際上可包含可在任一方向上行進且可藉由任何合適類型之信號方案實施之一或多個信號。
貫穿本說明書及在申請專利範圍中，術語「已連接」意謂已連接之事物之間的直接連接，諸如電氣、機械或磁性連接，而無任何中間裝置。
此處，術語「類比信號」為任何連續信號，其中該信號之時變特徵(變數)為某一其他時變量之表示，亦即類似於另一時變信號。
此處，術語「數位信號」為實體信號，其離散值序列(經量化離散時間信號)，例如任意位元串流或經數位化(經取樣及類比/數位轉換)類比信號的表示。
術語「耦接」意謂已連接之事物之間的直接或間接連接，諸如直接電氣、機械或磁性連接，或經由一或多個被動或主動中間裝置之間接連接。
此處，術語「鄰近」通常係指一事物的位置相鄰(例如，緊鄰或接近，在其間具有一或多個事物)或鄰接另一事物(例如，毗鄰另一事物)。
術語「電路」或「模組」可指經配置以彼此合作以提供所要功能之一或多個被動及/或主動組件。
術語「信號」可指至少一種電流信號、電壓信號、磁信號或資料/時鐘信號。「一(a/an)」及「該」之含義包括多個參考物。「在……中」之含義包括「在……中」及「在……上」。
術語「按比例調整」通常係指將設計(示意圖及佈局)自一種程序技術轉換成另一程序技術且隨後減少佈局面積。術語「按比例調整」通常亦指在相同技術節點內精簡佈局及裝置。術語「按比例調整」亦可指相對於另一參數，例如電力供應位準，調整(例如，減速或加速，亦即，分別按比例縮小或按比例擴大)信號頻率。術語「實質上」、「接近」、「大致」、「幾乎」及「約」通常係指在目標值之+/-10%內。
除非另外指定，否則使用序數形容詞「第一」、「第二」及「第三」等描述共同物件僅指示正參考類似物件之不同例項，且並不意欲暗示如此描述之物件必須在給定序列中，無論在時間上、空間上、等級上抑或以任何其他方式。
出於本揭露內容之目的，片語「A及/或B」及「A或B」意謂(A)、(B)或(A及B)。出於本揭露內容之目的，片語「A、B及/或C」意謂(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B及C)。
在說明書中且在申請專利範圍中，術語「左側」、「右側」、「前面」、「背面」、「頂部」、「底部」、「在……上」、「在……下」及其類似者(若存在)用於描述性目的且未必用於描述永久性相對位置。
將指出，圖中具有與任何其他圖中之元件相同的參考數字(或名稱)的彼等元件可以類似於所描述之方式之任何方式操作或起作用，但不限於此類情形。
出於實施例之目的，此處所描述之各種電路及邏輯區塊中之電晶體為金屬氧化物半導體(MOS)電晶體或其衍生物，其中MOS電晶體包括汲極、源極、閘極及本體端子。電晶體及/或MOS電晶體衍生物亦包括三閘極及FinFET電晶體、環繞式閘極圓柱形電晶體、穿隧FET (TFET)、方線、矩形帶狀電晶體、鐵電FET (FeFET)，或如碳奈米管或自旋電子裝置的實施電晶體功能性之其他裝置。亦即，MOSFET對稱源極及汲極端子係相同端子且此處可互換地使用。另一方面，TFET裝置具有不對稱源極及汲極端子。熟習此項技術者將瞭解，可在不脫離本揭露內容之範疇的情況下使用其他電晶體，例如雙極接面電晶體(BJT PNP/NPN)、BiCMOS、CMOS等。
圖1 說明具有資料輸入多工器(Mux-D)之多位元傳輸閘正反器(FF) 100。多位元正反器已變成減小正反器計時功率之行業標準且已整合至許多合成及APR工具流中。多位元FF 100包含多個FF 1011-N ，其中「N」大於一。該多個中之各FF接收一掃描選擇信號ssb (及其反向ss)。反相器102產生掃描選擇條之反向ss。該多個FF中之各FF共用時鐘緩衝器或反相器103及104，該等時鐘緩衝器或反相器將時鐘提供至節點nc1及nc2。此處，節點名稱與信號名稱可互換地使用。舉例而言，取決於句子之上下文，clk可指節點clk或時鐘信號。各FF接收掃描輸入及資料輸入。對於數目為N個FF，存在數目為N個掃描輸入(例如sd[N-1:0])及數目為N個資料輸入(例如d[N-1:0])。各FF之輸出「o」可合併成N位元匯流排(例如o[N-1:0])。
圖1中展示一個此類FF (例如101N )。FF 101N 包括一掃描輸入多工器，該掃描輸入多工器用以根據掃描選擇信號ss及ssb選擇掃描輸入sd或資料輸入d中之一者。該多工器包含二個三態反相器121a及121b。反相器122自該二個三態反相器121a及121b中之一者接收輸出n12。主控鎖存器接收反相器122之輸出。主控鎖存器包含傳輸通過閘123及記憶體元件。記憶體元件包含交叉耦合之反相器-反相器124及三態反相器125。時鐘節點nc1及nc2控制傳輸閘123。節點nc1及nc2上之時鐘控制三態反相器125。此處，節點nk3及nk4係主控鎖存器之狀態節點。傳輸閘126耦接主控鎖存器及受控鎖存器。受控鎖存器之記憶體元件包含反相器127及三態反相器128。受控鎖存器之狀態節點為nk5及nk6。儲存於節點nk5上之狀態經由反相器129而輸出至輸出節點o。
多位元FF之概念涉及將正反器分組成實體地緊鄰且將其組合成具有共用及精簡之本地時鐘反相器的單個標準胞元。此減少了本地時鐘反相器功率貢獻及時鐘引腳電容，然而，每正反器之內部時鐘裝置保持為8且所有時鐘節點nc1及nc2必須與金屬連接在一起。此外，為了達成低電壓操作，必須增加主控前饋裝置124之大小(例如2x)以防止回寫故障。此大小設定之約束歸因於擴散凹口而增加了時鐘功率及/或可增加佈局面積。
圖1 之多位元正反器技術之一個缺點為：寄生電容為胞元功率之重要部分且歸因於共用本地時鐘反相器而僅導致較小功率。由於時鐘節點nc1及nc2必須與多位元結構中之其他正反器連接在一起，因此此增加了互連電容貢獻。在按比例調整之程序技術中，用以完成標準胞元之局部互連電容正增加。
圖2A 至圖2B 分別說明圖1之多位元傳輸閘FF之部分的佈局200及220。佈局200說明井或擴散部分201中之p型裝置及其下方之n型裝置。區202說明p型電晶體之源極/汲極區，而區203說明n型電晶體之源極/汲極區。擴散凹口寄生電容增加了時鐘nc1或nc2寄生電容。nc1及nc2多晶係斷開及未對齊的。為了以習知方式對準此等時鐘多晶，自金屬還原所節省之時鐘功率因增加之擴散凹口電容貢獻而偏移且係不可路由的，從而導致極少的功率節省。豎直線為多晶線204。佈局200屬於裝置區130，該裝置區包括反相器122、通過閘123及三態反相器125。圖2A至圖2B展示節點nk3、nk5、n12、nc1及nc2。此處，用於時鐘節點nc1及nc2之多晶線斷開(例如接著在多晶層處並不彼此連接)且在較高金屬層(例如金屬層0 (M0)及金屬層1 (M1))處與金屬線連接在一起。
佈局220說明裝置124及126以及其關聯節點nc1、nk4、nk5、功率(vcc)及接地(vss)。如本文中所論述，為了達成低電壓操作，增加主控前饋裝置124之大小(例如2x)以防止回寫故障。此大小設定之約束歸因於擴散凹口(例如222)而增加了時鐘功率及/或可增加佈局面積。各別擴散部分222及223上方的時鐘多晶線nc1及nc2導致比一個最小大小之閘極電容大的電容。此額外電容導致較高功率消耗。造成凹口之一個原因在於針對2x裝置124之設計規則約束。
圖3 說明根據一些實施例的具有三態主控器之寄生感知多位元FF 300。各種實施例降低了正反器作為正反器功率之最主導部分的時鐘功率，此係由於資料活動具有低得多的雙態觸發速率。
多位元FF 300包含程序電路共同最佳化之FF 3011 至301N ，其中「N」為大於1之數目。說明了一個此類FF 301N 。FF 301N 包括一掃描輸入多工器，該掃描輸入多工器用以根據掃描選擇信號ss及ssb選擇掃描輸入sd或資料輸入d中之一者。該多工器包含二個三態反相器121a及121b。三態反相器330直接自一個三態反相器121a/121b接收輸出n12。三態反相器330替換FF 101之反相器122及通過閘123。三態反相器330為主控鎖存器之部分，該主控鎖存器亦包括耦接至三態反相器330之輸出之記憶體元件。在記憶體元件中接收反相器330之輸出nk3。記憶體元件包含交叉耦合之反相器-反相器324及三態反相器125。時鐘nc1及nc2控制三態反相器330及三態反相器125。此處，節點nk3及nk4係主控鎖存器之狀態節點。傳輸閘126耦接主控鎖存器及受控鎖存器。受控鎖存器之記憶體元件包含反相器127及三態反相器128。受控鎖存器之狀態節點為nk5及nk6。儲存於節點nk5上之狀態經由反相器129而輸出至輸出節點o。
圖4 說明根據一些實施例的寄生感知多位元FF 301之佈局400。佈局400移除了當2x主控反相器124與1x通過閘123界接時發現的擴散凹口。移除通過閘123且用三態反相器330替換其會導致時鐘功率減小，尤其是在對準時鐘多晶nc1及nc2之後。對準時鐘多晶nc1及nc2會導致消除用以完成胞元之許多胞元間佈線，從而減小時鐘功率。由於佈局400在胞元佈局內使用更多的水平資源(例如金屬層0 (M0))，因此在一些實施例中，對FF 100進行電路修改。舉例而言，在一些實施例中，三態反相器330替換圖 1 之主控反相器-通過閘(裝置122及123)。三態反相器330減少了使用金屬以路由連接之需要。此對電路之修改允許對準時鐘多晶nc1及nc2。具有對準時鐘多晶的新寄生感知多位元四邊形正反器301之佈局400未展示擴散凹口。2x反相器124被分支(現在為裝置324)並與其他裝置交錯。
在一些實施例中，多位元FF (或向量FF)包含一對反相器(103及104)以將時鐘(nc2)及時鐘之反向(nc1)提供至多個正反器(3011-N )。該對反相器(103及104)耦接至各FF (例如301N )。舉例而言，該對反相器(103及104)由正反器共用。FF係電路及程序共同最佳化的，且包含可由時鐘(nc2)及時鐘之反向(nc1)控制的三態反相器330。在各種實施例中，在FF之佈局內，時鐘及時鐘之反向被路由於多晶線上，該多晶線在p型作用區與n型作用區之間對準，如圖4中所展示。舉例而言，用於nc1及nc2之多晶路線不具有微動且自區202延伸至203，從而連接n型及p型電晶體之閘極，而並不使用較高金屬層(諸如金屬0 (M0)、金屬1 (M1)及/或其關聯通孔)。因而，時鐘節點nc1及nc2上之電容減少，此直接減少了FF之功率消耗。
FF進一步包含耦接至三態反相器330之輸出nk3之第一記憶體(例如反相器324及三態反相器125)。此第一記憶體係主控鎖存器之部分。藉由用一個三態反相器330替換反相器122及通過閘124，進一步簡化了FF之佈局。在各種實施例中，反相器324之佈局使用分支裝置。根據各種實施例，分支裝置具有最小裝置大小。舉例而言，反相器324分支成至少二個裝置使得各分支為最小裝置大小之分支。因為所有其他裝置具有最小裝置大小，所以圖2B之擴散區中之凹口亦得以減輕。反相器324之佈局之分支與擴散區之間的時鐘節點nc1及nc2之多晶線對準。如參看圖 2B 所論述，擴散凹口增加了時鐘節點nc1及nc2上之時鐘功率，且進一步需要較高金屬層來連接nc1及nc2之多晶線。佈局400消除了擴散凹口之缺點。
在各種實施例中，FF包含受控鎖存器，該受控鎖存器包括耦接至第一記憶體之通過閘126。通過閘126藉由時鐘及時鐘之反向而控制。因為時鐘節點nc1及nc2在p擴散區與n擴散區之間對準，所以減少了時鐘切換電容。受控鎖存器進一步包含耦接至通過閘126之第二記憶體(例如反相器127及三態反相器128)。輸出反相器129 (FF之部分)驅動受控鎖存器之儲存節點(例如nk5)上之狀態至輸出o。
表1展示使用7 nm中等高度標準胞元庫進行之效能、功率及面積(PPA)模擬比較。表 1
  多位元 FF 組配 標準胞元高度 延遲 ( 最差狀況 Tsetup + TClk2Q ) 功率 ( 活動因數 10 %) 面積
圖 1 至圖 2 FF 四位元 中等 1.0 1.0 1.0
圖 3 至圖 4 FF 四位元 中等 1.07 0.85 1.0
           
圖 1 至圖 2 FF 八位元 中等 1.0 1.0 1.0
圖 3 至圖 4 FF 八位元 中等 1.0 0.81 1.0
FF電路301展現了在典型的0.65V、100℃下具有15%至19%功率節省的ISO效能/ISO面積。對於具有許多正反器之高頻晶片，總的晶片級功率可例如高達60%，其中30%係歸因於正反器。基於此等估計，FF 300及其佈局400可節省大致1至3%總晶片位準功率，此取決於正反器使用率。
雖然圖 3 及圖 4 之實施例係運用掃描可控制多工器來說明，但可在無掃描可控制多工器的情況下來實施FF。在一個此類實施例(圖中未示)中，三態反相器330之輸入端直接接收資料輸入「d」。主控鎖存器及受控鎖存器之其他裝置保持相同，具有相同的電氣連接及大小。在此實施例中，多位元FF相似於且小於圖 3 之多位元FF。舉例而言，用於sd[N-1:0]、ssb及反相器102之信號路由被移除。在一些實施例中，任一個或多個反相器(例如102、103、104、324、127、129)可用「反及(NAND)」閘或「反或(NOR)」閘替換以提供額外旋鈕從而閘控信號。舉例而言，至「反及」或「反或」閘之控制信號可使「反及」或「反或」閘表現為反相器或回應於控制信號之邏輯位準而輸出固定及確定性值。
圖5 說明根據本揭露內容之一些實施例的具有寄生感知多位元FF之智慧裝置或電腦系統或系統單晶片(System-on-Chip，SoC)。在一些實施例中，裝置2500表示適當計算裝置，諸如計算平板電腦、行動電話或智慧型電話、膝上型電腦、桌上型電腦、物聯網(IOT)裝置、伺服器、可佩戴裝置、機上盒、具無線功能之電子閱讀器或其類似者。應理解，通常展示某些組件，而並非將此裝置之所有組件被展示於裝置2500中。此處之任何組件皆可具有寄生感知多位元FF。舉例而言，任何臨界時序路徑皆可使用高效能低功率寄生感知多位元FF。
在一實例中，裝置2500包含系統單晶片(System-on-Chip，SoC) 2501。圖 5 中使用點線說明SOC 2501之實例邊界，其中一些實例組件被說明為包括於SOC 2501內，然而，SOC 2501可包括裝置2500之任何適當組件。
在一些實施例中，裝置2500包括處理器2504。處理器2504可包括一或多個實體裝置，諸如微處理器、應用程式處理器、微控制器、可規劃邏輯裝置、處理核心或其他處理構件。由處理器2504執行之處理操作包括執行操作平台或作業系統，在該操作平台或作業系統上執行應用程式及/或裝置功能。處理操作包括相關於與人類使用者或與其他裝置之輸入/輸出(I/O)的操作、相關於功率管理之操作、相關於將計算裝置2500連接至另一裝置之操作及/或其類似者。處理操作亦可包括與音訊I/O及/或顯示I/O相關之操作。
在一些實施例中，處理器2504包括多個處理核心(亦被稱作核心) 2508a、2508b、2508c。儘管僅說明三個核心2508a、2508b、2508c，但處理器2504可包括任何其他適當數目個處理核心，例如，數十或甚至數百個處理核心。處理器核心2508a、2508b、2508c可實施在單個積體電路(IC)晶片上。此外，晶片可包括一或多個共用及/或私用快取記憶體、匯流排或互連件、圖形及/或記憶體控制器或其他組件。
在一些實施例中，處理器2504包括快取記憶體2506。在一實例中，快取記憶體2506之區段可專用於個別核心2508 (例如，快取記憶體2506之第一區段專用於核心2508a，快取記憶體2506之第二區段專用於核心2508b等等)。在一實例中，在核心2508中之二者或多於二者之間共用快取記憶體2506之一或多個區段。可將快取記憶體2506分裂成不同的層級，例如1級(L1)快取記憶體、2級(L2)快取記憶體、3級(L3)快取記憶體等。
在一些實施例中，處理器核心2504可包括用以提取指令(包括具有條件性分支之指令)以供核心2504執行之提取單元。自諸如記憶體2530之任何儲存裝置提取該等指令。處理器核心2504亦可包括用以解碼經提取指令之解碼單元。舉例而言，解碼單元可將經提取指令解碼成多個微運算。處理器核心2504可包括用以執行與儲存經解碼指令相關聯之各種操作的排程單元。例如，排程單元可保存來自解碼單元之資料，直至準備好分派指令為止，例如，直至經解碼指令之所有源值變得可用為止。在一項實施例中，排程單元可排程及/或發出(或分派)經解碼指令至執行單元以供執行。
執行單元可在所分派指令經解碼(例如由解碼單元)且經分派(例如由排程單元)之後執行所分派指令。在一實施例中，執行單元可包括多於一個執行單元(諸如成像計算單元、圖形計算單元、通用計算單元等)。執行單元亦可執行諸如加法、減法、乘法及/或除法之各種算術運算，且可包括一或多個算術邏輯單元(ALU)。在一實施例中，共處理器(圖中未示)可結合執行單元執行各種算術運算。
另外，執行單元可無序地執行指令。因此，在一項實施例中，處理器核心2504可為無序處理器核心。處理器核心2504亦可包括引退單元。引退單元可在提交經執行指令之後引退該等經執行指令。在一實施例中，經執行指令之引退可導致根據該等指令之執行提交處理器狀態、由該等指令使用之實體暫存器被解除分配等。處理器核心2504亦可包括用以經由一或多個匯流排實現處理器核心2504之組件與其他組件之間的通訊之匯流排單元。處理器核心2504亦可包括用以儲存由核心2504之各種組件存取之資料(諸如與經指派應用程式優先級及/或子系統狀態(模式)關聯相關的值)的一或多個暫存器。
在一些實施例中，裝置2500包含連接性電路2531。舉例而言，連接性電路2531包括例如使得裝置2500能夠與外部裝置通訊之硬體裝置(例如，無線及/或有線連接器及通訊硬體)及/或軟體組件(例如，驅動程式、協定堆疊)。裝置2500可與諸如其他計算裝置、無線存取點或基地台等之外部裝置分離。
在一實例中，連接性電路2531可包括多種不同類型之連接性。一般而言，連接性電路2531可包括蜂巢式連接性電路、無線連接性電路等。連接性電路2531之蜂巢式連接性電路通常係指由無線載波提供之蜂巢式網路連接性，諸如經由以下各者提供：全球行動通訊系統(global system for mobile communication，GSM)或變化或衍生物、分碼多重存取(code division multiple access，CDMA)或變化或衍生物、分時多工(time division multiplexing，TDM)或變化或衍生物，第3代合作夥伴計劃(3GPP)通用行動電信系統(UMTS)系統或變化或衍生物、3GPP長期演進(LTE)系統或變化或衍生物、3GPP LTE-進階(LTE-A)系統或變化或衍生物、第五代(5G)無線系統或變化或衍生物、5G行動網路系統或變化或衍生物、5G新無線電(NR)系統或變化或衍生物，或其他蜂巢式服務標準。連接性電路2531之無線連接性電路(或無線介面)係指並非蜂巢式之無線連接性，且可包括個人區域網路(諸如藍芽、近場等)、區域網路(諸如Wi-Fi)及/或廣域網路(諸如WiMax)，及/或其他無線通訊。在一實例中，連接性電路2531可包括諸如有線或無線介面之網路介面，例如使得系統實施例可併入至例如行動電話或個人數位助理之無線裝置中。
在一些實施例中，裝置2500包含控制集線器2532，該控制集線器表示相關於與一或多個I/O裝置之互動的硬體裝置及/或軟體組件。舉例而言，處理器2504可經由控制集線器2532與顯示器2522、一或多個周邊裝置2524、儲存裝置2528、一或多個其他外部裝置2529等中之一或多者通訊。控制集線器2532可為晶片組、平台控制集線器(PCH)及/或其類似者。
舉例而言，控制集線器2532說明用於連接至裝置2500之額外裝置的一或多個連接點，例如使用者可經由該一或多個連接點與系統互動。舉例而言，可附接至裝置2500之裝置(例如，裝置2529)包括麥克風裝置、揚聲器或立體聲系統、音訊裝置、視訊系統或其他顯示裝置、鍵盤或小鍵盤裝置，或用於與諸如讀卡器或其他裝置之特定應用一起使用的其他I/O裝置。
如上文所提及，控制集線器2532可與音訊裝置、顯示器2522等互動。舉例而言，經由麥克風或其他音訊裝置之輸入可提供用於裝置2500之一或多個應用程式或功能的輸入或命令。另外，代替顯示輸出或除了顯示輸出以外，亦可提供音訊輸出。在另一實例中，若顯示器2522包括觸控螢幕，則顯示器2522亦充當可至少部分地由控制集線器2532管理之輸入裝置。計算裝置2500上亦可存在額外按鈕或開關以提供由控制集線器2532管理之I/O功能。在一項實施例中，控制集線器2532管理諸如加速計、攝影機、光感測器或其他環境感測器，或可包括於裝置2500中之其他硬體的裝置。輸入可為直接使用者互動之部分，以及將環境輸入提供至系統以影響系統之操作(諸如，對雜訊濾波、調整顯示器以進行亮度偵測、將閃光燈應用於攝影機，或其他特徵)。
在一些實施例中，控制集線器2532可使用任何適當通訊協定耦合至各種裝置，該等協定例如周邊組件高速互連(Peripheral Component Interconnect Express，PCIe)、通用串列匯流排(Universal Serial Bus，USB)、Thunderbolt、高清晰度多媒體介面(HDMI)、Firewire等。
在一些實施例中，顯示器2522表示為使用者提供視覺及/或觸覺顯示以與裝置2500互動之硬體(例如，顯示裝置)及軟體(例如，驅動程式)組件。顯示器2522可包括顯示介面、顯示螢幕及/或用以向使用者提供顯示之硬體裝置。在一些實施例中，顯示器2522包括向使用者提供輸出及輸入二者之觸控螢幕(或觸控板)裝置。在一實例中，顯示器2522可直接與處理器2504通訊。顯示器2522可為如在行動電子裝置或膝上型電腦裝置中之內部顯示裝置或經由顯示介面(例如顯示埠等)附接之或外部顯示裝置中的一或多者。在一項實施例中，顯示器2522可為頭戴式顯示器(HMD)，諸如與虛擬實境(VR)應用或擴增實境(AR)應用一起使用的戴眼鏡式立體顯示裝置。
在一些實施例中且儘管在圖中未說明，除了處理器2504之外(或代替處理器2504)，裝置2500亦可包括包含一或多個圖形處理核心之圖形處理單元(GPU)，其可控制在顯示器2522上顯示內容的一或多個態樣。
控制集線器2532 (或平台控制器集線器)可包括用以進行例如至周邊裝置2524之周邊連接的硬體介面及連接器，以及軟體組件(例如，驅動程式、協定堆疊)。
應理解，裝置2500既可為至其他計算裝置之周邊裝置，又可具有連接至其之周邊裝置。裝置2500可具有「對接」連接器以連接至其他計算裝置，以達成諸如管理(例如，下載及/或上傳、改變、同步)裝置2500上之內容的目的。另外，對接連接器可允許裝置2500連接至某些周邊裝置，該等周邊裝置允許計算裝置2500控制例如至視聽或其他系統之內容輸出。
除了專屬對接連接器或其他專屬連接硬體之外，裝置2500亦可經由共同或基於標準之連接器進行周邊連接。常用類型可包括通用串列匯流排(USB)連接器(其可包括多個不同硬體介面中之任一者)、包括微型顯示埠(MDP)之顯示埠、高清晰度多媒體介面(HDMI)、Firewire或其他類型。
在一些實施例中，例如除了直接耦接至處理器2504之外或代替直接耦接至處理器2504，連接性電路2531亦可耦接至控制集線器2532。在一些實施例中，例如除了直接耦接至處理器2504之外或代替直接耦接至處理器2504，顯示器2522亦可耦接至控制集線器2532。
在一些實施例中，裝置2500包含經由記憶體介面2534耦接至處理器2504之記憶體2530。記憶體2530包括用於在裝置2500中儲存資訊之記憶體裝置。記憶體可包括非依電性(若至記憶體裝置之電力中斷，則狀態不改變)及/或依電性(若至記憶體裝置之電力中斷，則狀態不確定)記憶體裝置。記憶體裝置2530可為動態隨機存取記憶體(DRAM)裝置、靜態隨機存取記憶體(SRAM)裝置、快閃記憶體裝置、相變記憶體裝置或具有合適效能以充當程序記憶體的某其他記憶體裝置。在一項實施例中，記憶體2530可操作為用於裝置2500之系統記憶體，以在一或多個處理器2504執行應用程式或程序時儲存資料及指令以供使用。記憶體2530可儲存應用程式資料、使用者資料、音樂、相片、文件或其他資料，以及與裝置2500之應用程式及功能之執行相關的系統資料(不論長期的抑或暫時的)。
各種實施例及實例之元件亦被提供為用於儲存電腦可執行指令(例如，用以實施本文中所論述之任何其他程序之指令)的機器可讀媒體(例如，記憶體2530)。機器可讀媒體(例如，記憶體2530)可包括但不限於快閃記憶體、光碟、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁性或光學卡、相變記憶體(PCM)，或適於儲存電子或電腦可執行指令之其他類型之機器可讀媒體。舉例而言，本揭露內容之實施例可作為電腦程式(例如，BIOS)下載，該電腦程式可經由通訊鏈路(例如，數據機或網路連接)借助於資料信號而自遠端電腦(例如，伺服器)傳送至請求電腦(例如，用戶端)。
在一些實施例中，裝置2500包含溫度量測電路2540，例如以用於量測裝置2500之各種組件之溫度。在一實例中，溫度量測電路2540可嵌入或耦接或附接至待量測及監測其溫度之各種組件。例如，溫度量測電路2540可量測核心2508a、2508b、2508c、電壓調節器2514、記憶體2530、SOC 2501之母板及/或裝置2500之任何適當組件中之一或多者的(或內的)溫度。
在一些實施例中，裝置2500包含功率量測電路2542，例如以用於量測由裝置2500之一或多個組件消耗的功率。在一實例中，除了量測功率以外或代替量測功率，功率量測電路2542亦可量測電壓及/或電流。在一實例中，功率量測電路2542可嵌入或耦接或附接至待量測及監測其功率、電壓及/或電流消耗之各種組件。例如，功率量測電路2542可量測由一或多個電壓調節器2514供應之功率、電流及/或電壓、供應至SOC 2501之功率、供應至裝置2500之功率、由裝置2500之處理器2504 (或任何其他組件)消耗之功率等。
在一些實施例中，裝置2500包含一或多個電壓調節器電路，其通常被稱作電壓調節器(VR) 2514，VR具有高頻寬及低功率差分至單端III型補償器。VR 2514在適當電壓位準下產生信號，該等信號可經供應以操作裝置2500之任何適當組件。僅作為實例，VR 2514被說明為將信號供應至裝置2500之處理器2504。在一些實施例中，VR 2514接收一或多個電壓識別(VID)信號，並基於VID信號產生適當位準下之電壓信號。各種類型之VR可用於VR 2514。舉例而言，VR 2514可包括「降壓式」VR、「升壓式」VR、降壓與升壓式VR之組合、低壓差(LDO)調節器、切換式DC-DC調節器等。降壓式VR通常用於電力輸送應用中，其中需要將輸入電壓以小於一之比率轉變成輸出電壓。升壓式VR通常用於電力輸送應用中，其中需要將輸入電壓以大於一之比率轉變成輸出電壓。在一些實施例中，各處理器核心具有由PCU 2510a/2510b及/或PMIC 2512控制的其自身之VR。在一些實施例中，各核心具有分佈式LDO之網路以提供高效的功率管理控制。LDO可為數位、類比或數位或類比LDO之組合。VR為可提供自適應電壓輸出之自適應VR，如參考各種實施例所論述。
在一些實施例中，裝置2500包含通常被稱作時鐘產生器2516之一或多個時鐘產生器電路。時鐘產生器2516產生適當頻率位準下之時鐘信號，該等信號可被供應至裝置2500之任何適當組件。僅作為實例，時鐘產生器2516被說明為將時鐘信號供應至裝置2500之處理器2504。在一些實施例中，時鐘產生器2516接收一或多個頻率識別(FID)信號，並基於FID信號產生適當頻率下之時鐘信號。時鐘產生器2516為可提供自適應頻率輸出之自適應時鐘源，如參考各種實施例所論述。
在一些實施例中，裝置2500包含將電力供應至裝置2500之各種組件的電池2518。僅作為實例，電池2518被說明為將電力供應至處理器2504。儘管圖中未說明，但裝置2500可包含充電電路，例如用以基於自AC配接器接收到的交流電(AC)電力供應對電池進行再充電。
在一些實施例中，裝置2500包含功率控制單元(PCU) 2510 (亦被稱作功率管理單元(PMU)、功率控制器等)。在一實例中，PCU 2510之一些區段可由一或多個處理核心2508實施，且PCU 2510之此等區段係使用點線框且標註為PCU 2510a來象徵性地說明。在一實例中，PCU 2510之一些其他區段可在處理核心2508外部實施，且PCU 2510之此等區段係使用點線框且標註為PCU 2510b來象徵性地說明。PCU 2510可實施用於裝置2500之各種功率管理操作。PCU 2510可包括用以實施用於裝置2500之各種功率管理操作的硬體介面、硬體電路、連接器、暫存器等，以及軟體組件(例如，驅動程式、協定堆疊)。
在一些實施例中，裝置2500包含功率管理積體電路(PMIC) 2512，例如以實施用於裝置2500之各種功率管理操作。在一些實施例中，PMIC 2512為可重組配功率管理IC (RPMIC)及/或Intel®行動電壓定位(Intel®Mobile Voltage Positioning，IMVP)。在一實例中，PMIC在與處理器2504分離之IC晶片內。可實施用於裝置2500之各種功率管理操作。PMIC 2512可包括用以實施用於裝置2500之各種功率管理操作的硬體介面、硬體電路、連接器、暫存器等，以及軟體組件(例如，驅動程式、協定堆疊)。
在一實例中，裝置2500包含一個或二個PCU 2510或PMIC 2512。在一實例中，PCU 2510或PMIC 2512中之任一者可不存在於裝置2500中，且因此，使用點線說明此等組件。
裝置2500之各種功率管理操作可由PCU 2510、由PMIC 2512或由PCU 2510與PMIC 2512之組合執行。舉例而言，PCU 2510及/或PMIC 2512可選擇用於裝置2500之各種組件的功率狀態(例如，P狀態)。例如，PCU 2510及/或PMIC 2512可選擇用於裝置2500之各種組件的功率狀態(例如，根據進階組配及功率介面(Advanced Configuration and Power Interface，ACPI)規格)。僅作為實例，PCU 2510及/或PMIC 2512可使裝置2500之各種組件轉變至睡眠狀態、作用中狀態、適當C狀態(例如根據ACPI規格，轉變至C0狀態，或另一適當C狀態)等。在一實例中，PCU 2510及/或PMIC 2512可控制由VR 2514 (例如，SCVR)輸出之電壓及/或由時鐘產生器輸出之時鐘信號之頻率，例如藉由分別輸出VID信號及/或FID信號來控制。在一實例中，PCU 2510及/或PMIC 2512可控制電池電力使用、電池2518之充電，及與功率節省操作相關之特徵。
時鐘產生器2516可包含鎖相迴路(PLL)、鎖頻迴路(FLL)或任何合適時鐘源。在一些實施例中，處理器2504之各核心具有其自身之時鐘源。因而，各核心可在獨立於其他核心之操作頻率之頻率下操作。在一些實施例中，PCU 2510及/或PMIC 2512執行自適應或動態頻率按比例調整或調整。例如，若核心並不以其最大功率消耗臨限值或限度操作，則可增大處理器核心之時鐘頻率。在一些實施例中，PCU 2510及/或PMIC 2512判定處理器之各核心之操作條件，且在PCU 2510及/或PMIC 2512判定核心以低於目標效能位準操作時，機會性地調整彼核心之頻率及/或供電電壓，而不會使核心計時源(例如，彼核心之PLL)失去鎖定。舉例而言，若核心正自供電軌汲取的電流少於向彼核心或處理器2504分配之總電流，則PCU 2510及/或PMIC 2512可暫時增大彼核心或處理器2504之功率汲取(例如，藉由增大時鐘頻率及/或供電電壓位準)，使得核心或處理器2504可以較高效能位準執行。因而，可在不損害產品可靠性的情況下針對處理器2504暫時增大電壓及/或頻率。
在一實例中，PCU 2510及/或PMIC 2512可例如至少部分地基於自功率量測電路2542、溫度量測電路2540接收量測、電池2518之充電位準，及/或可用於功率管理之任何其他適當資訊來執行功率管理操作。為此，PMIC 2512通訊地耦合至一或多個感測器，以感測/偵測對系統/平台之功率/熱行為有影響的一或多個因素之各種值/變化。一或多個因素之實例包括電流、電壓降、溫度、操作頻率、操作電壓、功率消耗、核心間通訊活動等。此等感測器中之一或多者可提供成與計算系統之一或多個組件或邏輯/IP區塊實體地接近(及/或熱接觸/耦接)。另外，在至少一項實施例中，感測器可直接耦接至PCU 2510及/或PMIC 2512，以允許PCU 2510及/或PMIC 2512至少部分地基於由該等感測器中之一或多者偵測到之值來管理處理器核心能量。
亦說明了裝置2500之實例軟體堆疊(但並未說明軟體堆疊之全部元件)。僅作為實例，處理器2504可執行應用程式2550、作業系統2552、一或多個功率管理(PM)特定應用程式(例如，一般被稱作PM應用程式2558)及/或其類似者。PM應用程式2558亦可由PCU 2510及/或PMIC 2512執行。OS 2552亦可包括一或多個PM應用程式2556a、2556b、2556c。OS 2552亦可包括各種驅動程式2554a、2554b、2554c等，該等驅動程式中的一些可特定用於功率管理目的。在一些實施例中，裝置2500可進一步包含基本輸入/輸出系統(BIOS) 2520。BIOS 2520可與OS 2552 (例如，經由一或多個驅動程式2554)通訊、與處理器2504通訊等。
舉例而言，PM應用程式2558、2556、驅動程式2554、BIOS 2520等中之一或多者可用以實施功率管理特定任務，例如以控制裝置2500之各種組件的電壓及/或頻率，以控制裝置2500之各種組件的喚醒狀態、睡眠狀態及/或任何其他適當功率狀態，控制電池電力使用、電池2518之充電、與功率節省操作相關之特徵等。
本說明書中對「一實施例」、「一項實施例」、「一些實施例」或「其他實施例」之參考意謂結合該等實施例所描述之特定特徵、結構或特性包括於至少一些實施例中，但未必包括於所有實施例中。「一實施例」、「一項實施例」或「一些實施例」之各種出現未必皆指代相同實施例。若說明書陳述「可(may、might或could)」包括組件、特徵、結構或特性，則並非必須包括彼特定組件、特徵、結構或特性。在本說明書或申請專利範圍提及「一(a/an)」元件之情況下，並不意謂存在該等元件中之僅一者。在本說明書或申請專利範圍提及「一額外」元件之情況下，並不排除存在多於一個額外元件。
另外，在一或多個實施例中可以任何合適方式組合特定特徵、結構、功能或特性。舉例而言，可在任何處組合第一實施例與第二實施例，與該二個實施例相關聯之特定特徵、結構、功能或特性並不彼此排他。
雖然已結合本揭露內容之特定實施例描述本揭露內容，但鑒於前述描述，此類實施例之許多替代例、修改及變化對於一般熟習此項技術者而言將顯而易見。本揭露內容之實施例意欲涵蓋屬於所附申請專利範圍之廣泛範疇內之所有此類替代例、修改及變化。
另外，為簡單說明及論述起見，且為了不混淆本揭露內容，在所呈現之圖內可展示或可不展示至積體電路(IC)晶片及其他組件之熟知電力/接地連接。另外，可以方塊圖形式展示配置，此係為了避免混淆本揭露內容，且亦係鑒於關於此類方塊圖配置之實施方案之細節高度地取決於本揭露內容將被實施之平台(亦即，此類細節應良好地在熟習此項技術者之見識內)的事實。在闡述特定細節(例如，電路)以便描述本揭露內容之實例實施例的情況下，對於熟習此項技術者而言應顯而易見，可在無此等特定細節的情況下或在對此等特定細節進行變化的情況下實踐本揭露內容。因此，描述應被視為例示性的而非限制性的。
提供以下實例以說明各種實施例。此等實例可以任何合適方式彼此依賴。
實例1：一種設備，其包含：一多工器，其可控制以選擇掃描資料或資料中之一者作為一輸出；一三態反相器，其耦接至該多工器之該輸出，其中該三態反相器可藉由一時鐘及該時鐘之一反向而控制，其中該時鐘及該時鐘之該反向被路由於在p型作用區與n型作用區之間對準的多晶線上；一第一記憶體，其耦接至該三態反相器之一輸出；一通過閘，其耦接至該第一記憶體，其中該通過閘可藉由該時鐘及該時鐘之該反向而控制；一第二記憶體，其耦接至該通過閘；以及一反相器，其耦接至該第二記憶體之一輸出。
實例2：如實例1之設備，其中該反相器係一第一反相器，其中該第一記憶體包含一第二反相器，該第二反相器分支成至少二個裝置使得各分支係一最小裝置大小的分支。
實例3：如實例2之設備，其中該三態反相器係一第一三態反相器，其中該第一記憶體包含耦接至該第二反相器及該第一三態反相器之一第二三態反相器，其中該第二三態反相器可藉由該時鐘及該時鐘之該反向而控制。
實例4：如實例1之設備，其中該三態反相器直接耦接至該多工器之該輸出。
實例5：如實例1之設備，其中該多工器可藉由一掃描選擇控制。
實例6：如實例1之設備，其中該第二記憶體包含耦接至一第三反相器之一第三三態反相器。
實例7：一種設備，其包含：一對反相器，其用以提供一時鐘及一時鐘之一反向；及多個正反器，其各自耦接至該對反相器，其中該多個正反器中之各者包括：一三態反相器，其可藉由該時鐘及該時鐘之該反向而控制，其中該時鐘及該時鐘之該反向被路由於在p型作用區與n型作用區之間對準的多晶線上；一第一記憶體，其耦接至該三態反相器之一輸出；一通過閘，其耦接至該第一記憶體，其中該通過閘可藉由該時鐘及該時鐘之該反向而控制；一第二記憶體，其耦接至該通過閘；以及一反相器，其耦接至該第二記憶體之一輸出。
實例8：如實例7之設備，其中該反相器係一第一反相器，其中該第一記憶體包含一第二反相器，該第二反相器分支成至少二個裝置使得各分支係一最小裝置大小的分支。
實例9：如實例8之設備，其中該三態反相器係一第一三態反相器，其中該第一記憶體包含耦接至該第二反相器及該第一三態反相器之一第二三態反相器，其中該第二三態反相器可藉由該時鐘及該時鐘之該反向而控制。
實例10：如實例7之設備，其中該三態反相器直接耦接至該多工器之該輸出。
實例11：如實例7之設備，其中該第二記憶體包含耦接至一第三反相器之一第三三態反相器。
實例12：一種設備，其包含：一三態反相器，其可藉由一時鐘及該時鐘之一反向而控制；一第一記憶體，其耦接至該三態反相器之一輸出，其中該第一記憶體之一佈局係均勻的且在與該第一記憶體相關聯之一擴散區中無一凹口；一通過閘，其耦接至該第一記憶體，其中該通過閘可藉由該時鐘及該時鐘之該反向而控制；一第二記憶體，其耦接至該通過閘；以及一反相器，其耦接至該第二記憶體之一輸出。
實例13：如實例12之設備，其中該時鐘及該時鐘之該反向被路由於在p型作用區與n型作用區之間對準的多晶線上。
實例14：如實例12之設備，其中該反相器係一第一反相器，其中該第一記憶體包含一第二反相器，該第二反相器分支成至少二個裝置使得各分支係一最小裝置大小的分支。
實例15：如實例12之設備，其中該三態反相器係一第一三態反相器，其中該第一記憶體包含耦接至該第二反相器及該第一三態反相器之一第二三態反相器，其中該第二三態反相器可藉由該時鐘及該時鐘之該反向而控制。
實例16：一種系統，其包含：一記憶體；耦接至該記憶體之一處理器，其中該處理器包括一正反器，該正反器包含：一三態反相器，其耦接至多工器之輸出，其中該三態反相器可藉由一時鐘及該時鐘之一反向而控制；一第一記憶體，其與該三態反相器之一輸出耦接，其中該第一記憶體之一佈局係均勻的且在與該第一記憶體相關聯之一擴散區中無一凹口；一通過閘，其耦接至該第一記憶體，其中該通過閘可藉由該時鐘及該時鐘之該反向而控制；一第二記憶體，其耦接至該通過閘；及一反相器，其耦接至該第二記憶體之一輸出；以及一無線介面，其用以允許該處理器與另一裝置通訊。
實例17：如實例16之系統，其中該時鐘及該時鐘之該反向被路由於在p型作用區與n型作用區之間對準的多晶線上。
實例18：如實例16之系統，其中該反相器係一第一反相器，其中該第一記憶體包含一第二反相器，該第二反相器分支成至少二個裝置使得各分支係一最小裝置大小的分支。
實例19：如實例16之系統，其中該三態反相器係一第一三態反相器，其中該第一記憶體包含耦接至該第二反相器及該第一三態反相器之一第二三態反相器，其中該第二三態反相器可藉由該時鐘及該時鐘之該反向而控制。
實例20：如實例16之系統，其中該FF包含一多工器，該多工器可控制以選擇掃描資料或資料中之一者作為一輸出。
提供發明摘要，其將允許讀者確定技術揭露內容之性質及要旨。發明摘要遵從以下理解：其將不用以限制申請專利範圍之範疇或涵義。以下申請專利範圍特此併入實施方式中，其中各請求項就其自身而言作為一單獨實施例。
100:多位元傳輸閘正反器(FF) 1011 ,101N :正反器(FF) 102,103,104,122,127,129,324:反相器 121a,121b,125,128,330:三態反相器 123,126:傳輸閘/通過閘 124:反相器/主控前饋裝置/2x裝置/2x主控反相器 130:裝置區 200,220,400:佈局 201,222,223:擴散部分 202,203:區 204:多晶線 300:寄生感知多位元正反器(FF) 3011 ,3012 ,3013 ,3014 ,301N :程序電路共同最佳化之正反器(FF) 2500:計算裝置 2501:系統單晶片(SoC) 2504:處理器 2506:快取記憶體 2508a,2508b,2508c:處理核心/處理器核心 2510a,2510b:功率控制單元(PCU) 2512:功率管理積體電路(PMIC) 2514:電壓調節器(VR) 2516:時鐘產生器 2518:電池 2520:基本輸入/輸出系統(BIOS) 2522:顯示器 2524:周邊裝置 2528:儲存裝置 2529:外部裝置 2530:記憶體 2531:連接性電路 2532:控制集線器 2534:記憶體介面 2540:溫度量測電路 2542:功率量測電路 2550:應用程式 2552:作業系統 2554a,2554b,2554c:驅動程式 2556a,2556b,2556c,2558:功率管理(PM)應用程式 clk,nk3,nk4,nk5,nk6:節點 d, d[N-1:0]:資料輸入 FID:頻率識別 n12,o:輸出/節點 nc1:時鐘節點/時鐘多晶線/對準時鐘多晶/時鐘之反向 nc2:時鐘節點/時鐘多晶線/對準時鐘多晶/時鐘 o[N-1:0]:N位元匯流排 sd,sd[N-1:0]:掃描輸入 ss:掃描選擇條之反向/掃描選擇信號 ssb:掃描選擇信號 vcc:功率 VID:電壓識別 vss:接地
將自下文給出之詳細描述及自揭露內容之各種實施例的隨附圖式更充分地理解本揭露內容之實施例，然而，該等實施例不應被視為將本揭露內容限於特定實施例，而僅用於解釋及理解之目的。
圖1 說明具有資料輸入多工器(Mux-D)之多位元傳輸閘正反器(FF)。
圖2A 至圖2B 分別說明圖1之多位元傳輸閘FF之部分的佈局。
圖 3 說明根據一些實施例的具有三態主控器之寄生感知多位元FF。
圖 4 說明根據一些實施例的寄生感知多位元FF之佈局。
圖5 說明根據本揭露內容之一些實施例的具有寄生感知多位元FF之智慧裝置或電腦系統或系統單晶片(System-on-Chip，SoC)。
201:擴散部分
202,203:區
3011 ,3012 ,3013 ,3014 :程序電路共同最佳化之正反器(FF)
400:佈局
nk3,nk4,nk5,nk6:節點
d:資料輸入
n12,o:輸出/節點
nc1:時鐘節點/時鐘多晶線/對準時鐘多晶/時鐘之反向
nc2:時鐘節點/時鐘多晶線/對準時鐘多晶/時鐘
sd:掃描輸入
ss:掃描選擇條之反向/掃描選擇信號
ssb:掃描選擇信號
vcc:功率
vss:接地

Claims (20)

  1. 一種設備，其包含： 一多工器，其可控制以選擇掃描資料或資料中之一者作為一輸出； 一三態反相器，其耦接至該多工器之該輸出，其中該三態反相器可藉由一時鐘及該時鐘之一反向而控制，其中該時鐘及該時鐘之該反向被路由於在p型作用區與n型作用區之間對準的多晶線上； 一第一記憶體，其耦接至該三態反相器之一輸出； 一通過閘，其耦接至該第一記憶體，其中該通過閘可藉由該時鐘及該時鐘之該反向而控制； 一第二記憶體，其耦接至該通過閘；以及 一反相器，其耦接至該第二記憶體之一輸出。
  2. 如請求項1之設備，其中該反相器係一第一反相器，其中該第一記憶體包含一第二反相器，該第二反相器分支成至少二個裝置使得各分支係一最小裝置大小的分支。
  3. 如請求項2之設備，其中該三態反相器係一第一三態反相器，其中該第一記憶體包含耦接至該第二反相器及該第一三態反相器之一第二三態反相器，其中該第二三態反相器可藉由該時鐘及該時鐘之該反向而控制。
  4. 如請求項1之設備，其中該三態反相器直接耦接至該多工器之該輸出。
  5. 如請求項1之設備，其中該多工器可藉由一掃描選擇而控制。
  6. 如請求項1之設備，其中該第二記憶體包含耦接至一第三反相器之一第三三態反相器。
  7. 一種設備，其包含： 一對反相器，其用以提供一時鐘及一時鐘之一反向；及 多個正反器，其各自耦接至該對反相器，其中該等多個正反器中之各者包括： 一三態反相器，其可藉由該時鐘及該時鐘之該反向而控制，其中該時鐘及該時鐘之該反向被路由於在p型作用區與n型作用區之間對準的多晶線上； 一第一記憶體，其耦接至該三態反相器之一輸出； 一通過閘，其耦接至該第一記憶體，其中該通過閘可藉由該時鐘及該時鐘之該反向而控制； 一第二記憶體，其耦接至該通過閘；以及 一反相器，其耦接至該第二記憶體之一輸出。
  8. 如請求項7之設備，其中該反相器係一第一反相器，其中該第一記憶體包含一第二反相器，該第二反相器分支成至少二個裝置使得各分支係一最小裝置大小的分支。
  9. 如請求項8之設備，其中該三態反相器係一第一三態反相器，其中該第一記憶體包含耦接至該第二反相器及該第一三態反相器之一第二三態反相器，其中該第二三態反相器可藉由該時鐘及該時鐘之該反向而控制。
  10. 如請求項7之設備，其中該三態反相器直接耦接至該多工器之該輸出。
  11. 如請求項7之設備，其中該第二記憶體包含耦接至一第三反相器之一第三三態反相器。
  12. 一種設備，其包含： 一三態反相器，其可藉由一時鐘及該時鐘之一反向而控制； 一第一記憶體，其耦接至該三態反相器之一輸出，其中該第一記憶體之一佈局係均勻的且在與該第一記憶體相關聯之一擴散區中無一凹口； 一通過閘，其耦接至該第一記憶體，其中該通過閘可藉由該時鐘及該時鐘之該反向而控制； 一第二記憶體，其耦接至該通過閘；以及 一反相器，其耦接至該第二記憶體之一輸出。
  13. 如請求項12之設備，其中該時鐘及該時鐘之該反向被路由於在p型作用區與n型作用區之間對準的多晶線上。
  14. 如請求項12之設備，其中該反相器係一第一反相器，其中該第一記憶體包含一第二反相器，該第二反相器分支成至少二個裝置使得各分支係一最小裝置大小的分支。
  15. 如請求項12之設備，其中該三態反相器係一第一三態反相器，其中該第一記憶體包含耦接至該第二反相器及該第一三態反相器之一第二三態反相器，其中該第二三態反相器可藉由該時鐘及該時鐘之該反向而控制。
  16. 一種系統，其包含： 一記憶體； 耦接至該記憶體之一處理器，其中該處理器包括一正反器，該正反器包含： 一三態反相器，其耦接至多工器之輸出，其中該三態反相器可藉由一時鐘及該時鐘之一反向而控制； 一第一記憶體，其與該三態反相器之一輸出耦接，其中該第一記憶體之一佈局係均勻的且在與該第一記憶體相關聯之一擴散區中無一凹口； 一通過閘，其耦接至該第一記憶體，其中該通過閘可藉由該時鐘及該時鐘之該反向而控制； 一第二記憶體，其耦接至該通過閘；及 一反相器，其耦接至該第二記憶體之一輸出；以及 一無線介面，其用以允許該處理器與另一裝置通訊。
  17. 如請求項16之系統，其中該時鐘及該時鐘之該反向被路由於在p型作用區與n型作用區之間對準的多晶線上。
  18. 如請求項16之系統，其中該反相器係一第一反相器，其中該第一記憶體包含一第二反相器，該第二反相器分支成至少二個裝置使得各分支係一最小裝置大小的分支。
  19. 如請求項16之系統，其中該三態反相器係一第一三態反相器，其中該第一記憶體包含耦接至該第二反相器及該第一三態反相器之一第二三態反相器，其中該第二三態反相器可藉由該時鐘及該時鐘之該反向而控制。
  20. 如請求項16之系統，其中該FF包含一多工器，該多工器可控制以選擇掃描資料或資料中之一者作為一輸出。
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