JP2023508841A - 寄生容量が低減された低電力フリップフロップ - Google Patents

Abstract

パラジティックアウェアのシングルエッジトリガ式フリップフロップは、プロセス－回路共同最適化を通して可能にされるレイアウト最適化を通じて、クロック電力を低減させる。静的パスゲートマスター－スレーブ式フリップフロップは、顕著な電力低減を可能にする新しいレイアウト最適化を利用する。当該レイアウトは、拡散領域のノッチの上のクロックポリを除去する。ポリラインがクロックノードを実装する。当該ポリラインは、ｎ型活性領域とｐ型活性領域との間でアライメントされる。

Description

この出願は、“LOW POWER FLIP-FLOP WITH REDUCED PARASITIC CAPACITANCE”と題されて２０１９年１２月２６日に出願された米国特許出願第１６／７２７，７４２号の継続出願であって、それに対する優先権の利益を主張するものであり、それを全体にて援用する。

クロックは、電力制約のあるサーバ及び／又はモバイルマイクロプロセッサ及びＳｏＣ（システム・オン・チップ）、ディスクリート及び／又は集積統合グラフィックス、ＡＩ（人工知能）及び／又は特殊目的アクセラレータに対する、最も重大な電力寄与及び制限のうちの１つである。予算が厳しいシステムで電力を削減することは、より多くのコア、メモリ、又は処理要素を集積することを可能にすることによって性能を改善し、モバイル装置及びエッジ装置のバッテリー寿命を改善する。動的なクロック電力は、最も大きく寄与するものであり、例えば、負荷の大部分が最終フリップフロップにある場合、チップ全体の電力消費の６０％までをも消費する。

フリップフロップ（ＦＦ）は、全てのデジタル同期システムで使用される基本回路であり、クロック電力に最も寄与するので、非常に低電力でなければならない。今日のＦＦは既に最小サイズにされたデバイスを使用しており、電力を削減するために更に小型化することはできない。プロセス技術のスケーリングにより、回路は、高いエネルギー効率のための低電圧動作を可能にするためのバリエーションによって制限される。これは、可能な最小デバイスサイズを制限し、トランジスタのサイジングを通じた更なる動的電力節減を妨げる。プロセス技術がスケーリングするにつれて（例えば、７ｎｍ未満のプロセステクノロジーノード）、性能、電力、及び面積（performance, power, and area；ＰＰＡ）の利益の速度が落ちているので、ＰＰＡを改善するためには、特にクロック電力を低減させるためには、新たな回路イノベーションが必要である。また、より高い周波数のＣＰＵ（中央処理ユニット）、グラフィックス、及びＡＩアクセラレータに対する強い要求により、より深いパイプラインがクロック電力を深刻にし、クロック電力を更に増大させることになる。

開示の実施形態は、以下に与えられる詳細な説明から、及び開示の様々な実施形態の添付図面から、より十分に理解されることになるが、それらは、開示を特定の実施形態に限定するように解釈されるべきではなく、単に説明及び理解のためのものである。
データ入力マルチプレクサ（Ｍｕｘ－Ｄ）を有するマルチビット伝送ゲートフリップフロップ（ＦＦ）を示している。 図２Ａ－図２Ｂはそれぞれ図１のマルチビット伝送ゲートＦＦの一部のレイアウトを示している。 図２Ａ－図２Ｂはそれぞれ図１のマルチビット伝送ゲートＦＦの一部のレイアウトを示している。 一部の実施形態に従った、トライステートマスターを有するパラジティックアウェアマルチビットＦＦを示している。 一部の実施形態に従った、パラジティックアウェアマルチビットＦＦのレイアウトを示している。 開示の一部の実施形態に従った、パラジティックアウェアマルチビットＦＦを有するスマート機器又はコンピュータシステム又はＳｏＣ（システム・オン・チップ）を示している。

ＦＦの内部で、寄生容量（パラジティックキャパシタンス）が電力消費のうちの大きな部分になっている。実験データが示すことには、クロック電力がデバイスとインターコネクト寄生容量との間で約５０％ずつ等分されている。従って、様々な実施形態によれば、低いクロック電力を達成するために、寄生容量レイアウト効果の注意深い最適化を用いる。７ｎｍ未満のプロセステクノロジーノードの、スケーリングされたＦｉｎＦＥＴ及びゲートオールアラウンド（Gate-all-around；ＧＡＡ）デバイスは、増大した寄生容量を持ち、従って、様々な実施形態によれば、コンタクト・オーバー・アクティブゲート（contact-over-active gate；ＣＯＡＧ）のようなスケーリングブースタが、新たな低電力レイアウト最適化を可能にし得る。

一部の実施形態は、プロセス－回路共同最適化を通して可能にされるレイアウト最適化を通じてクロック電力を低減させるパラジティックアウェア（parasitic-aware，寄生成分を意識した）シングルエッジトリガ式フリップフロップを記述する。一部の実施形態は、顕著な電力低減を可能にする新しいレイアウト最適化を利用する静的パスゲートマスター－スレーブ式フリップフロップを開示する。テクノロジースケーリングによる最小デバイスサイズの利用増加が、増えた寄生容量がクロック電力に寄与する部分を増加させてきたが、ＣＯＡＧのような新しいスケーリングブースタが、新レイアウト構造がこれらの問題を最小化することを可能にする。

様々な実施形態のフリップフロップは、デジタル同期ＣＰＵ、ＧＰＵ（グラフィックスプロセッサユニット）、及びＡＩアクセラレータを使用する低電力ＦＦである。様々な実施形態のプロセス－回路共同最適化によるフリップフロップは、金属ルート及び拡散ノッチを排除することによって、デバイス及びインターコネクトの寄生容量を低減させて電力を削減する。なお、この寄生容量寄与は、技術がスケーリングするにつれて悪化する一方である。

様々な実施形態の数多くの技術的効果がある。例えば、様々な実施形態の回路は、中間高さのライブラリ及びマルチビットＦＦ構成にわたって１５％から２５％の電力節減を伴うＩＳＯ性能／ＩＳＯ面積エリアを実証しており、これはチップレベルの電力を直接改善する。他の技術的効果が、様々な図及び実施形態から明らかになるであろう。

以下の説明では、本開示の実施形態のより完全なる説明を提供するために、多数の詳細事項を説明する。しかしながら、当業者に明らかになることには、本開示の実施形態は、これらの特定の詳細事項なしで実施されることができる。また、本開示の実施形態を不明瞭にしてしまうことを回避するために、周知の構造及びデバイスは、詳細にではなくブロック図の形態で示す。

なお、実施形態の対応する図面では、信号が線で表されている。一部の線は、より構成要素である信号経路を指し示すために太めにされることがあり、且つ／或いは情報の主な流れ方向を指し示すために一端又は両端に矢印を有することがある。このようなインジケーションは、限定することを意図したものではない。むしろ、それらの線は、１つ以上の例示的な実施形態に関連して、回路又は論理ユニットの容易な理解を支援するために使用される。表される信号は、設計のニーズ又は嗜好によって決められ、実際には、何れかの方向に進行し得る１つ以上の信号を有し得るとともに、任意の好適タイプの信号スキームで実装され得る。

明細書全体を通して、及び特許請求の範囲において、用語“接続され”は、中間デバイスなしでの、接続された物の間の例えば電気的、機械的又は磁気的な接続などの直接的な接続を意味する。

用語“アナログ信号”は、ここでは概して、信号の時間変化する特徴（変数）が、何らかの他の時間変化する量を表すものである、すなわち、別の時変信号と類似である連続的な信号を指す。

用語“デジタル信号”は、例えば、任意のビットストリーム、又はデジタル化された（サンプリングされてアナログ－デジタル変換された）アナログ信号といった、一連の離散値（数量化された離散時間信号）、を表すものである物理信号である。

用語“結合され”は、例えば、接続された物の間の例えば直接的な電気的、機械的、若しくは磁気的な接続、又は１つ以上の受動的若しくは能動的な中間デバイスを介した間接的な接続などの、直接的又は間接的な接続を意味する。

用語“隣接した”は、ここでは概して、ある物が他の物に隣にある（例えば、すぐ隣、又はそれらの間に１つ以上の物を置いて近接）又は境を接している（例えば、くっついている）位置を指す。

用語“回路”又は“モジュール”は、所望の機能を提供するよう互いに協働するように構成された１つ以上の受動及び／又は能動コンポーネントを指し得る。

用語“信号”は、少なくとも１つの電流信号、電圧信号、磁気信号、又はデータ／クロック信号を指し得る。“ａ”、“ａｎ”、“ｔｈｅ”の意味は複数参照を含む。“ｉｎ”の意味は“ｉｎ”及び“ｏｎ”を含む。

用語“スケーリング”は概して、設計（回路図及びレイアウト）をあるプロセス技術から別のプロセス技術へと変換することを指し、後にレイアウト面積において縮小され得る。用語“スケーリング”は概して、同じテクノロジーノードの中でレイアウト及びデバイスを小型化することも指す。用語“スケーリング”はまた、例えば電源レベルといった別のパラメータに対して相対的に信号周波数の調整（例えば、低速化又は高速化、すなわち、それぞれ、スケールダウン又はスケールアップ）することを指し得る。用語“実質的に”、“近い”、“近似的に”、“ほぼ”、及び“約”は概して、目標値の±１０％以内であることを指す。

別段の断りがない限り、共通のオブジェクトを記述するための序数形容詞“第１の”、“第２の”、“第３の”などの使用は、単に、同様のオブジェクトの異なるインスタンスが参照されていることを示すものであり、そのように記述されるオブジェクトが、時間的に、空間的に、ランク付けにおいて、又は何らかの他のやり方で、所与のシーケンスになければならないことを意味する意図はない。

本開示の目的で、“Ａ及び／又はＢ”及び“Ａ又はＢ”という言い回しは、（Ａ）、（Ｂ）、又は（Ａ及びＢ）を意味する。本開示の目的で、“Ａ、Ｂ、及び／又はＣ”という言い回しは、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ及びＣ）を意味する。

明細書及び特許請求の範囲において、存在する場合に、用語“左”、“右”、“前”、“後”、“頂部”、“底部”、“上”、“下”、及びこれらに類するものは、説明の目的で使用されており、必ずしも恒久的な相対位置を記載するために使用されているわけではない。

指摘しておくことには、他の図の要素と同じ参照符号（又は名称）を持つ図の要素は、記載されたものと同様にして動作又は機能することができるが、そのように限定されるものではない。

実施形態の目的で、ここに記載される様々な回路及び論理ブロック内のトランジスタは、金属酸化膜半導体（ＭＯＳ）トランジスタ又はそれらの派生物であり、ＭＯＳトランジスタは、ドレイン、ソース、ゲート、及びバルク端子を含む。トランジスタ及び／又はＭＯＳトランジスタ派生物はまた、トライゲート及びＦｉｎＦＥＴトランジスタ、ゲートオールアラウンド円筒型トランジスタ、トンネリングＦＥＴ（ＴＦＥＴ）、スクエアワイヤ、矩形リボン型トランジスタ、強誘電体ＦＥＴ（ＦｅＦＥＴ）、又はカーボンナノチューブ若しくはスピントロニックデバイスのようなトランジスタ機能を実現する他のデバイスを含む。ＭＯＳＦＥＴの対称的なソース及びドレイン端子は、言い換えれば、相等しい端子であり、ここでは交換可能に使用される。一方、ＴＦＥＴデバイスは、非対称のソース及びドレイン端子を有する。当業者が理解することには、開示の範囲から逸脱することなく、例えばバイポーラ接合トランジスタ（ＢＪＴ ＰＮＰ／ＮＰＮ）、ＢｉＣＭＯＳ、ＣＭＯＳなどといった他のトランジスタも使用され得る。

図１は、データ入力マルチプレクサ（Ｍｕｘ－Ｄ）を有するマルチビット伝送ゲートフリップフロップ（ＦＦ）１００を示している。マルチビットフリップフロップは、フリップフロップのクロック電力を減らすための業界標準となっており、数多くの合成及びＡＰＲツールフローに統合されている。‘Ｎ’は１より大きいとして、マルチビットＦＦ１００は複数のＦＦ１０１_１－１０１_Ｎを含む。これら複数のＦＦの各々は、スキャン選択信号ｓｓｂ（及びその反転ｓｓ）を受信する。インバータ１０２が、スキャン選択バーの反転ｓｓを生成する。複数のＦＦの各々は、ノードｎｃ１及びｎｃ２にクロックを提供するクロックバッファ又はインバータ１０３及び１０４を共有する。ここでは、ノード名は信号名と相互に入れ換え可能に使用される。例えば、ｃｌｋは、文脈に応じてノードｃｌｋ又はクロック信号を指し得る。各ＦＦがスキャン入力とデータ入力を受信する。Ｎ個のＦＦの場合、Ｎ個のスキャン入力（例えば、ｓｄ［Ｎ－１：０］）とＮ個のデータ入力（例えば、ｄ［Ｎ－１：０］）が存在する。各ＦＦの出力‘ｏ’を、Ｎビットバス（例えば、ｏ［Ｎ－１：０］）にマージすることができる。

１つのそのようなＦＦ（例えば、１０１_Ｎ）が図１に示されている。ＦＦ１０１_Ｎは、スキャン選択信号ｓｓ及びｓｓｂに従って、スキャン入力ｓｄ又はデータ入力ｄのうちの一方を選択するスキャン入力マルチプレクサを含む。該マルチプレクサは、２つのトライステートインバータ１２１ａ及び１２１ｂを有する。２つのトライステートインバータ１２１ａ及び１２１ｂのうちの一方からの出力ｎ１２を、インバータ１２２が受け取る。インバータ１２２の出力をマスターラッチが受け取る。マスターラッチは、伝送パスゲート１２３及びメモリ素子を有する。該メモリ素子は、インバータ１２４とトライステートインバータ１２５との交差結合インバータを有する。クロックノードｎｃ１及びｎｃ２が伝送ゲート１２３を制御する。ノードｎｃ１及びｎｃ２上のクロックがトライステートインバータ１２５を制御する。ここで、ノードｎｋ３及びｎｋ４は、マスターラッチの状態ノードである。伝送ゲート１２６が、マスターラッチとスレーブラッチとを結合する。スレーブラッチのメモリ素子は、インバータ１２７とトライステートインバータ１２８とを有する。スレーブラッチの状態ノードはｎｋ５とｎｋ６である。ノードｎｋ５に格納された状態が、インバータ１２９を介して出力ノードｏに出力される。

マルチビットＦＦの概念は、物理的に近接し合うフリップフロップをグループ化し、それらを、共有の小型化されたローカルクロックインバータを有する単一の標準セルへと結合することを含む。これは、ローカルクロックインバータの電力寄与及びクロックピン容量を減少させるが、フリップフロップあたりの内部クロックデバイスは８のままであり、全てのクロックノードｎｃ１及びｎｃ２が共にメタルで接続されなければならない。また、低電圧動作を達成するには、マスターフィードフォワードデバイス１２４を大型化（例えば、２ｘ）してライトバック（write-back）障害を防止しなければならない。このサイズ制約は、拡散ノッチに起因してクロック電力を増加させ、且つ／或いはレイアウト面積を増加させ得る。

図１のマルチビットフリップフロップ技術の１つの欠点は、ローカルクロックインバータの共有に起因して、寄生容量がセル電力のうちのかなりの部分となり、より小さい電力しかもたらさないことである。クロックノードｎｃ１及びｎｃ２をマルチビット構造内の他のフリップフロップと共に接続しなければならないので、これは、インターコネクトの容量寄与を増加させる。スケーリングされたプロセステクノロジーでは、標準セルを仕上げるためのローカルインターコネクトの容量が増加している。

図２Ａ－図２Ｂは、それぞれ、図１のマルチビット伝送ゲートＦＦの一部のレイアウト２００及び２２０を示している。レイアウト２００は、ウェル又はディフュージョン（拡散）２０１内のｐ型デバイスと、それらの下のｎ型デバイスとを示している。領域２０２は、ｐ型トランジスタのソース／ドレイン領域を示し、領域２０３は、ｎ型トランジスタのソース／ドレイン領域を示す。拡散ノッチ寄生容量が、クロックｎｃ１又はｎｃ２寄生容量を増加させる。ｎｃ１ポリ及びｎｃ２ポリが分断され、整列されていない。これらのクロックポリを従来のやり方で整列させるには、メタル削減から節減されるクロック電力が、増大した拡散ノッチ容量寄与によって相殺されるとともに、ルーティング可能でなく、結果として非常に少ない電力節減となる。縦方向のラインはポリライン２０４である。レイアウト２００は、インバータ１２２、パスゲート１２３、及びトライステートインバータ１２５を含むデバイス領域１３０のものである。図２Ａ－図２Ｂは、ノードｎｋ３、ｎｋ５、ｎ１２、ｎｃ１、及びｎｃ２を示している。ここでは、クロックノードｎｃ１及びｎｃ２用のポリラインが分断されており（例えば、ポリ層で互いに接続していない）、より高いメタル層（例えば、メタル層０（Ｍ０）及びメタル層１（Ｍ１））における金属配線で共に接続される。

レイアウト２２０は、デバイス１２４及び１２６と、それらの関連するノードｎｃ１、ｎｋ４、ｎｋ５、電源（ｖｃｃ）、及びグランド（ｖｓｓ）を示している。ここで説明するように、低電圧動作を達成するには、マスターフィードフォワードデバイス１２４を大型化（例えば、２ｘ）してライトバック障害を防止しなければならない。このサイズ制約は、拡散ノッチ（例えば、２２２）に起因してクロック電力を増加させ、且つ／或いはレイアウト面積を増加させ得る。それぞれのディフュージョン２２２及び２２３の上のクロックポリラインｎｃ１及びｎｃ２は、１つの最小サイズのゲートキャパシタンスよりも大きいキャパシタンスをもたらす。この余分なキャパシタンスは、より高い電力消費をもたらす。ノッチの１つの理由は、２ｘのデバイス１２４に対する設計ルール制約である。

図３は、一部の実施形態に従った、トライステートマスターを有するパラジティックアウェアマルチビットＦＦ３００を示している。様々な実施形態は、フリップフロップのクロック電力を低下させる。該クロック電力は、データ活動は遥かに低いトグルレートを有するので、フリップフロップ電力の最も支配的な部分である。

マルチビットＦＦ３００は、‘Ｎ’は１より大きい数であるとして、プロセス－回路共同最適化されたＦＦ３０１_１－３０１_Ｎを有する。１つのそのようなＦＦ３０１_Ｎ）が図示されている。ＦＦ３０１_Ｎは、スキャン選択信号ｓｓ及びｓｓｂに従って、スキャン入力ｓｄ又はデータ入力ｄのうちの一方を選択するスキャン入力マルチプレクサを含む。該マルチプレクサは、２つのトライステートインバータ１２１ａ及び１２１ｂを有する。一方のトライステートインバータ１２１ａ／ｂからの出力ｎ１２を直接、トライステートインバータ３３０が受け取る。トライステートインバータ３３０は、ＦＦ１０１のインバータ１２２及びパスゲート１２３を置き換えている。トライステートインバータ３３０は、マスターラッチの一部であり、このマスターラッチはまた、トライステートインバータ３３０の出力に結合されるメモリ素子を含んでいる。インバータ３３０の出力ｎｋ３はメモリ素子で受け取られる。該メモリ素子は、インバータ３２４とトライステートインバータ１２５との交差結合インバータを有する。クロックｎｃ１及びｎｃ２がトライステートインバータ３３０及びトライステートインバータ１２５を制御する。ここで、ノードｎｋ３及びｎｋ４は、マスターラッチの状態ノードである。伝送ゲート１２６が、マスターラッチとスレーブラッチとを結合する。スレーブラッチのメモリ素子は、インバータ１２７とトライステートインバータ１２８とを有する。スレーブラッチの状態ノードはｎｋ５とｎｋ６である。ノードｎｋ５に格納された状態が、インバータ１２９を介して出力ノードｏに出力される。

図４は、一部の実施形態に従った、パラジティックアウェアマルチビットＦＦ３０１のレイアウト４００を示している。レイアウト４００は、１ｘのパスゲート１２３とインタフェースされるものである２ｘのマスターインバータ１２４の場合に見られる拡散ノッチを除去する。パスゲート１２３を除去し、それをトライステートインバータ３３０で置き換えることは、特にクロックポリｎｃ１及びｎｃ２を整列させた後に、低減されたクロック電力をもたらす。クロックポリｎｃ１及びｎｃ２を整列させることは、セルを仕上げるための多数のセル間ルーティングの排除をもたらして、クロック電力を低減させる。レイアウト４００は、セルレイアウト内でいっそう多くの水平リソース（例えば、メタル層０（Ｍ０））を使用するので、一部の実施形態において、ＦＦ１００に対する回路変更が行われる。例えば、一部の実施形態において、トライステートインバータ３３０は、図１のマスターインバータ－パスゲート（デバイス１２２及び１２３）を置き換える。トライステートインバータ３３０は、接続をルーティングするためにメタルを使用する必要を減らす。回路へのこの変更は、整列されたクロックポリｎｃ１及びｎｃ２を可能にする。整列したクロックポリを有する当該新たなパラジティックアウェアマルチビットクワッドフリップフロップ３０１のレイアウト４００は、拡散ノッチを示さない。２ｘインバータ１２４（もはやデバイス３２４）はレグにされて他のデバイスとインターリーブされる。

一部の実施形態において、マルチビットＦＦ（又はベクトル化ＦＦ）は、クロック（ｎｃ２）及びクロックの反転（ｎｃ１）を複数のフリップフロップ（３０１_１－Ｎ）に提供するための一対のインバータ（１０３及び１０４）を含む。該一対のインバータ（１０３及び１０４）は、各ＦＦ（例えば、３０１_Ｎ）に結合する。例えば、該一対のインバータ（１０３及び１０４）は、上記複数のフリップフロップによって共有される。ＦＦは、回路・プロセス共同最適化されていて、クロック（ｎｃ２）及びクロックの反転（ｎｃ１）によって制御可能なトライステートインバータ３３０を有する。様々な実施形態において、ＦＦのレイアウト内で、クロック及びクロックの反転は、図４に示されるように、ｐ型活性領域とｎ型活性領域との間で整列されたポリライン上でルーティングされる。例えば、ｎｃ１及びｎｃ２用のポリルートは、でこぼこを持たずに領域２０２から領域２０３に延びて、より高いメタル層（例えばメタル０（Ｍ０）、メタル１（Ｍ１）、及び／又はそれらに付随するビアなど）を用いることなくｎ型トランジスタのゲートとｐ型トランジスタのゲートとを接続する。従って、クロックノードｎｃ１及びｎｃ２上のキャパシタンスが減少し、それが直接、ＦＦの電力消費を低減させる。

ＦＦは更に、トライステートインバータ３３０の出力ｎｋ３に結合された第１のメモリ（例えば、インバータ３２４及びトライステートインバータ１２５）を含む。この第１のメモリはマスターラッチの一部である。インバータ１２２及びパスゲート１２３を１つのトライステートインバータ３３０で置き換えることにより、ＦＦのレイアウトが更に単純になる。様々な実施形態において、インバータ３２４のレイアウトは、レグ付きデバイスを使用する。当該レグ付きデバイスは、様々な実施形態によれば、最小デバイスサイズにされる。例えば、インバータ３２４は、各レグが最小デバイスサイズのレグであるように、少なくとも２つのデバイスに脚を踏み入れる。他の全てのデバイスが最小デバイスサイズであるので、図２Ｂの拡散領域のノッチも軽減される。インバータ３２４のレイアウトのレグ付けは、拡散領域の間でクロックノードｎｃ１及びｎｃ２のポリラインを整列させる。図２Ｂを参照して説明したように、拡散ノッチは、クロックノードｎｃ１及びｎｃ２上のクロック電力を増加させるとともに、ｎｃ１及びｎｃ２のポリラインを接続するために、より高いメタル層を更に必要とする。レイアウト４００は、拡散ノッチの欠点を取り除く。

様々な実施形態において、ＦＦは、第１のメモリに結合されるパスゲート１２６を含むスレーブラッチを有する。パスゲート１２６は、クロック及び該クロックの反転によって制御可能である。クロックノードｎｃ１及びｎｃ２がｐ拡散領域とｎ拡散領域の間で整列されるので、クロックスイッチングキャパシタンスが減少する。スレーブラッチは更に、パスゲート１２６に結合される第２のメモリ（例えば、インバータ１２７及びトライステートインバータ１２８）を有する。出力インバータ１２９（ＦＦの一部）が、スレーブラッチのストレージノード（例えば、ｎｋ５）上の状態を出力ｏに駆動する。

表１は、７ｎｍの中間（mid）高さの標準セルライブラリを用いた、性能、電力、及び面積（ＰＰＡ）シミュレーション比較を示している。

ＦＦ回路３０１は、典型値０．６５Ｖ、１００℃で、１５％－１９％の電力節減を有するＩＳＯ性能／ＩＳＯエリアを例証している。多数のフリップフロップを有する高周波チップでは、チップレベルの総電力が例えば６０％に至るものとなることがあり、３０％がフリップフロップによるものである。これらの推定に基づくと、ＦＦ３００及びそのレイアウト４００は、フリップフロップの使用量に応じて、総チップレベル電力を約１－３％節減することができる。

図３及び図４の実施形態は、スキャン制御可能なマルチプレクサを有して示されているが、ＦＦは、スキャン制御可能なマルチプレクサを用いずに実装されることができる。そのような一実施形態（図示せず）では、トライステートインバータ３３０の入力が直接、データ入力‘ｄ’を受け取る。マスターラッチ及びスレーブラッチの他のデバイスは、同じ電気接続及びサイズで同じままである。この実施形態において、マルチビットＦＦは、図３のマルチビットＦＦと同様であり、それよりも小さい。例えば、ｓｄ［Ｎ－１：０］、ｓｓｂ、及びインバータ１０２のための信号ルーティングが除去される。一部の実施形態において、インバータ（例えば、１０２、１０３、１０４、３２４、１２７、１２９）のうちのいずれかをＮＡＮＤ又はＮＯＲゲートで置き換えて、信号をゲーティングするための追加のノブを提供することができる。例えば、ＮＡＮＤ又はＮＯＲゲートへの制御信号が、ＮＡＮＤ又はＮＯＲゲートがインバータとして振る舞うこと又は当該制御信号の論理レベルに応答して固定の決まった値を出力することを可能にし得る。

図５は、開示の一部の実施形態に従った、パラジティックアウェアマルチビットＦＦを有するスマート機器又はコンピュータシステム又はＳｏＣ（システム・オン・チップ）を示している。一部の実施形態において、装置２５００は、例えばコンピューティングタブレット、携帯電話若しくはスマートフォン、ラップトップ、デスクトップ、モノのインターネット（ＩＯＴ）装置、サーバ、ウェアラブル装置、セットトップボックス、ワイヤレス対応電子書籍リーダ、又はこれらに類するものなどの、適切なコンピューティング装置を表す。理解されることには、特定の構成要素が概略的に示されており、そのような装置の全てのコンポーネントが装置２５００に示されているわけではない。ここでのいずれかのコンポーネントが、パラジティックアウェアマルチビットＦＦを有することができる。例えば、任意のクリティカルタイミングパスが、高性能で低電力なパラジティックアウェアマルチビットＦＦを使用することができる。

一例において、装置２５００は、ＳｏＣ（システム・オン・チップ）２５０１を有する。ＳｏＣ２５０１の境界の一例が図５に点線を用いて示され、一部のコンポーネントの例がＳｏＣ２５０１の中に含められるように示されているが、ＳｏＣ２５０１は、装置２５００の任意の適切なコンポーネントを含み得る。

一部の実施形態において、装置２５００はプロセッサ２５０４を含む。プロセッサ２５０４は、例えばマイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジックデバイス、プロセッシングコア、又は、他のプロセッシング手段などの、１つ以上の物理デバイスを含むことができる。プロセッサ２５０４によって実行される処理動作は、その上でアプリケーション及び／又は装置機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行を含む。それら処理動作は、人間ユーザ若しくは他の装置とのＩ／Ｏ（入力／出力）に関係する動作、電力管理に関係する動作、コンピューティング装置２５００を他の装置に接続することに関係する動作、及び／又はこれらに類するものを含む。それら処理動作はまた、オーディオＩ／Ｏ及び／又はディスプレイＩ／Ｏに関係する動作を含み得る。

一部の実施形態において、プロセッサ２５０４は、複数のプロセッシングコア（コアとしても参照される）２５０８ａ、２５０８ｂ、２５０８ｃを含む。単に３つのコア２５０８ａ、２５０８ｂ、２５０８ｃが示されるが、プロセッサ２５０４は、例えば何十個の又は何百個ものプロセッシングコアといった、任意の他の好適数のプロセッシングコアを含み得る。プロセッサコア２５０８ａ、２５０８ｂ、２５０８ｃは、単一の集積回路（ＩＣ）チップ上に実装され得る。さらに、そのチップは、１つ以上の共有キャッシュ及び／又はプライベートキャッシュ、バス又は相互接続、グラフィックスコントローラ及び／又はメモリコントローラ、又は他のコンポーネントを含んでもよい。

一部の実施形態において、プロセッサ２５０４はキャッシュ２５０６を含む。一例において、キャッシュ２５０６のセクションは、個々のコア２５０８に専用とされ得る（例えば、キャッシュ２５０６の第１のセクションがコア２５０８ａに専用であり、キャッシュ２５０６の第２のセクションがコア２５０８ｂに専用であり、等々）。一例において、キャッシュ２５０６の１つ以上のセクションが、コア２５０８のうちの２つ以上の間で共有されてもよい。キャッシュ２５０６は、例えばレベル１（Ｌ１）キャッシュ、レベル２（Ｌ２）キャッシュ、レベル３（Ｌ３）キャッシュなどといった異なる階層に分割されてもよい。

一部の実施形態において、プロセッサコア２５０４は、コア２５０４による実行のために命令（条件付き分岐を有する命令を含む）をフェッチするフェッチユニットを含み得る。命令は、例えばメモリ２５３０などの任意の記憶装置からフェッチされる。プロセッサコア２５０４はまた、フェッチした命令を復号するデコードユニットを含み得る。例えば、デコードユニットは、フェッチされた命令を複数のマイクロオペレーションへと復号し得る。プロセッサコア２５０４は、デコードした命令を格納することに伴う様々な動作を実行するスケジュールユニットを含み得る。例えば、スケジュールユニットは、命令がディスパッチの準備が整うまで（例えば、復号された命令の全てのソース値が利用可能になるまで）、デコードユニットからのデータを保持し得る。一実施形態において、スケジュールユニットは、復号された命令を、実行のために、スケジュールし及び／又は実行ユニットに発行（又はディスパッチ）し得る。

実行ユニットは、（例えばデコードユニットによって）復号され且つ（例えばスケジュールユニットによって）ディスパッチされた後のディスパッチされた命令を実行し得る。一実施形態において、実行ユニットは、２つ以上の実行ユニット（例えば、撮像計算ユニット、グラフィックス計算ユニット、汎用計算ユニットなど）を含み得る。実行ユニットはまた、例えば加算、減算、乗算、及び／又は除算などの種々の算術演算を実行し得るとともに、１つ以上の算術論理ユニット（ＡＬＵ）を含み得る。一実施形態において、実行ユニットと共にコプロセッサ（図示せず）が種々の算術演算を実行してもよい。

また、実行ユニットは、命令を順不同に命令してもよい。従って、プロセッサコア２５０４は、一実施形態において、アウトオブオーダープロセッサコアであってもよい。プロセッサコア２５０４はまた、回収（リタイアメント）ユニットを含み得る。回収ユニットは、実行された命令を、それらがコミットされた後に回収し得る。一実施形態において、実行された命令の回収は、プロセッサ状態が命令の実行からコミットされることや、命令によって使用された物理レジスタが割り当て解除されることなどをもたらし得る。プロセッサコア２５０４はまた、プロセッサコア２５０４のコンポーネントと他のコンポーネントとの間での１つ以上のバスを介した通信を可能にするバスユニットを含み得る。プロセッサコア２５０４はまた、コア２５０４の様々なコンポーネントによってアクセスされるデータ（例えば、割り当てられたアプリケーションプライオリティ及び／又はサブシステム状態（モード）アソシエーションに関係する値など）を格納する１つ以上のレジスタを含み得る。

一部の実施形態において、装置２５００は接続回路２５３１を含む。例えば、接続回路２５３１は、ハードウェアデバイス（例えば、無線及び／又は有線コネクタと通信ハードウェア）及び／又はソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含み、例えば、装置２５００が外部デバイスと通信することを可能にする。装置２５００は、例えば他のコンピューティング装置、無線アクセスポイント又は基地局などの外部装置から隔てられ得る。

一例において、接続回路２５３１は、複数の異なるタイプの接続を含み得る。一般化するに、接続回路２５３１は、セルラー接続回路、無線接続回路などを含んでもよい。接続回路２５３１のセルラー接続回路は、一般に、例えばＧＳＭ（global system for mobile communications）又はそのバリエーション若しくは派生物、ＣＤＭＡ（符号分割多重アクセス）又はそのバリエーション若しくは派生物、ＴＤＭ（時分割多重化）又はそのバリエーション若しくは派生物、第３世代パートナーシッププロジェクト（３ＧＰＰ）ＵＭＴＳ（Universal Mobile Telecommunications Systems）システム又はそのバリエーション若しくは派生物、３ＧＰＰロングタームエボリューション（ＬＴＥ）システム又はそのバリエーション若しくは派生物、３ＧＰＰ ＬＴＥアドバンスト（ＬＴＥ－Ａ）システム又はそのバリエーション若しくは派生物、第５世代（５Ｇ）無線システム又はそのバリエーション若しくは派生物、５Ｇモバイルネットワークシステム又はそのバリエーション若しくは派生物、５Ｇ新無線（ＮＲ）システム又はそのバリエーション若しくは派生物、又は他のセルラーサービス標準を介して提供されるものなど、無線通信事業者によって提供されるセルラーネットワーク接続を指す。接続回路２５３１の無線接続回路（又は無線インタフェース）は、セルラーではない無線接続を指し、パーソナルエリアネットワーク（例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ニアフィールドなど）、ローカルエリアネットワーク（例えば、Ｗｉ－Ｆｉなど）、及び／又はワイドエリアネットワーク（例えば、ＷｉＭａｘなど）、及び／又は他の無線通信を含むことができる。一例において、接続回路２５３１は、例えば、システム実施形態が例えば携帯電話又は携帯情報端末といったワイヤレス装置に組み込まれ得るように、例えば有線又は無線インタフェースなどのネットワークインタフェースを含み得る。

一部の実施形態において、装置２５００は、１つ以上のＩ／Ｏ装置とのインタラクションに関係するハードウェアデバイス及び／又はソフトウェアコンポーネントを表すものであるコントロールハブ２５３２を含む。例えば、プロセッサ２５０４は、コントロールハブ２５３２を介して、ディスプレイ２５２２、１つ以上の周辺装置２５２４、ストレージ装置２５２８、１つ以上の他の外部装置２５２９などのうちの１つ以上と通信し得る。コントロールハブ２５３２は、チップセット、プラットフォームコントロールハブ（ＰＣＨ）、及び／又はこれらに類するものとし得る。

例えば、コントロールハブ２５３２は、装置２５００に接続する追加の装置のための１つ以上の接続ポイントを例示するものであり、例えば、それを通じて、ユーザがシステムとインタラクトし得る。例えば、装置２５００に取り付けられることができる装置（例えば、装置２５２９）は、マイクロホン装置、スピーカ若しくはステレオシステム、オーディオ装置、ビデオシステム若しくは他の表示装置、キーボード若しくはキーパッド装置、又は例えばカードリーダ若しくは他の装置などの特定のアプリケーションで使用される他のＩ／Ｏ装置を含む。

上述のように、コントロールハブ２５３２は、オーディオ装置やディスプレイ２５２２などとインタラクトすることができる。例えば、マイクロホン又は他のオーディオ装置を介しての入力が、装置２５００の１つ以上のアプリケーション又は機能のための入力又はコマンドを提供することができる。さらに、ディスプレイ出力に代えて、又は加えて、オーディオ出力を提供することができる。他の一例において、ディスプレイ２５２２がタッチスクリーンを含む場合、ディスプレイ２５２２は、少なくとも部分的にコントロールハブ２５３２によって管理され得るものである入力装置としても機能する。コンピューティング装置２５００上にはまた、コントロールハブ２５３２によって管理されるＩ／Ｏ機能を提供するために更なるボタン又はスイッチも存在することができる。一実施形態において、コントロールハブ２５３２は、例えば加速度計、カメラ、光センサ若しくは他の環境センサなどのデバイス、又は装置２５００に含められ得る他のハードウェアを管理する。入力は、直接的なユーザインタラクションの一部とすることができるとともに、システムに環境入力を提供して、その動作（例えば、ノイズのフィルタリング、輝度検出のためのディスプレイの調整、カメラのためのフラッシュの適用、又は他の機構）に影響を及ぼすことができる。

一部の実施形態において、コントロールハブ２５３２は、例えば、ＰＣＩｅ（ペリフェラルコンポーネントインターコネクトエクスプレス）、ＵＳＢ（ユニバーサルシリアルバス）、サンダーボルト、高精細マルチメディアインタフェース（ＨＤＭＩ（登録商標））、ファイヤワイヤなどといった、任意の適切な通信プロトコルを使用して様々なデバイスに結合し得る。

一部の実施形態において、ディスプレイ２５２２は、ユーザが装置２５００とインタラクトするための視覚ディスプレイ及び／又は触覚ディスプレイを提供するハードウェア（例えば、ディスプレイ装置）及びソフトウェア（例えば、ドライバ）コンポーネントを表す。ディスプレイ２５２２は、ディスプレイインタフェース、ディスプレイスクリーン、及び／又はユーザに表示を提供するために使用されるハードウェア装置を含み得る。一部の実施形態において、ディスプレイ２５２２は、出力及び入力の両方をユーザに提供するタッチスクリーン（又はタッチパッド）装置を含む。一例において、ディスプレイ２５２２は、プロセッサ２５０４と直接的に通信し得る。ディスプレイ２５２２は、モバイルエレクトロニクス装置若しくはラップトップ装置においてのような内部ディスプレイ、又はディスプレイインタフェース（例えば、ＤｉｓｐｌａｙＰｏｒｔなど）を介して取り付けられる外付けディスプレイ装置のうちの一方以上とし得る。一実施形態において、ディスプレイ２５２２は、例えば仮想現実（ＶＲ）アプリケーション又は拡張現実（ＡＲ）アプリケーションで使用される立体表示装置などのヘッドマウントディスプレイ（ＨＭＤ）であってもよい。

一部の実施形態において、図には示していないが、プロセッサ２５０４に加えて（又は代えて）、装置２５００は、ディスプレイ２５２２上にコンテンツを表示することの１つ以上の態様を制御し得るものである１つ以上のグラフィックス処理コアを含むグラフィックス処理ユニット（ＧＰＵ）を含んでいてもよい。

コントロールハブ２５３２（又はプラットフォームコントローラハブ）は、ハードウェアインタフェース及びコネクタと、例えば周辺装置２５２４への周辺接続を行うためのソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）とを含んでいてもよい。

理解されることには、装置２５００は、他のコンピューティング装置に対する周辺装置であってもよく、また、それに接続された周辺装置を有してもよい。装置２５００は、例えば装置２５００上のコンテンツを管理する（例えば、ダウンロード及び／又はアップロードする、変更する、同期させる）などの目的のために、他のコンピューティング装置に接続するための“ドッキング”コネクタを有し得る。加えて、ドッキングコネクタは、例えばオーディオビジュアルシステム又は他のシステムへのコンテンツ出力をコンピューティング装置２５００が制御することを可能にする特定の周辺機器に装置２５００が接続することを可能にし得る。

専用ドッキングコネクタ又は他の専用接続ハードウェアに加えて、装置２５００は、共通又は標準ベースのコネクタを介して周辺接続を行うことができる。共通のタイプは、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（これは、多数の異なるハードウェアインタフェースのうちのいずれかを含み得る）、ミニディスプレイポート（ＭＤＰ）、高精細マルチメディアインタフェース（ＨＤＭＩ（登録商標））、ファイヤワイヤ、又は他のタイプを含み得る。

一部の実施形態において、接続回路２５３１は、例えば、プロセッサ２５０４に直接的に結合されることに加えて、又は代えて、コントロールハブ２５３２に結合されてもよい。一部の実施形態において、ディスプレイ２５２２は、例えば、プロセッサ２５０４に直接的に結合されることに加えて、又は代えて、コントロールハブ２５３２に結合されてもよい。

一部の実施形態において、装置２５００は、メモリインタフェース２５３４を介してプロセッサ２５０４に結合されたメモリ２５３０を含む。メモリ２５３０は、装置２５００内の情報を格納するためのメモリデバイスを含む。メモリは、不揮発性（メモリデバイスへの電力が中断された場合に状態が変化しない）及び／又は揮発性（メモリデバイスへの電力が中断された場合に状態が不確定となる）メモリデバイスを含むことができる。メモリデバイス２５３０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス、フラッシュメモリデバイス、相変化メモリデバイス、又はプロセスメモリとして機能するのに適した性能を持つ何らかの他のメモリデバイスとし得る。一実施形態において、メモリ２５３０は、１つ以上のプロセッサ２５０４がアプリケーション又はプロセスを実行するときに使用されるデータ及び命令を格納するための、装置２５００のシステムメモリとして動作することができる。メモリ２５３０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書、又は他のデータ、並びに、装置２５００のアプリケーション及び機能の実行に関係するシステムデータ（長期であるか一時的であるかにかかわらず）を格納することができる。

様々な実施形態及び例の要素はまた、コンピュータ実行可能命令（例えば、ここで説明されるいずれか他のプロセスを実行するための命令）を格納する機械読み取り可能媒体（例えば、メモリ２５３０）として提供される。機械読み取り可能媒体（例えば、メモリ２５３０）は、以下に限られないが、フラッシュメモリ、光ディスク、ＣＤ－ＲＯＭ、ＤＶＤ ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気カード若しくは光カード、相変化メモリ（ＰＣＭ）、又は電子命令若しくはコンピュータ実行可能命令を格納するのに適した他のタイプの機械読み取り可能媒体を含み得る。例えば、開示の実施形態は、通信リンク（例えば、モデム又はネットワーク接続）を介してデータ信号によってリモートコンピュータ（例えば、サーバ）から要求元コンピュータ（例えば、クライアント）に転送され得るコンピュータプログラム（例えば、ＢＩＯＳ）としてダウンロードされ得る。

一部の実施形態において、装置２５００は、例えば装置２５００の種々のコンポーネントの温度を測定するための、温度測定回路２５４０を含む。一例において、温度測定回路２５４０は、その温度を測定及びモニタすべきである様々なコンポーネントに内蔵され、結合され、又は取り付けられ得る。例えば、温度測定回路２５４０は、コア２５０８ａ、２５０８ｂ、２５０８ｃ、電圧レギュレータ２５１４、メモリ２５３０、ＳｏＣ２５０１のマザーボード、及び／又は装置２５００の任意の適切なコンポーネント、のうちの１つ以上の温度（又はその中の温度）を測定し得る。

一部の実施形態において、装置２５００は、例えば装置２５００の１つ以上のコンポーネントによって消費される電力を測定するための、電力測定回路２５４２を含む。一例において、電力を測定することに加えて、又は代えて、電力測定回路２５４２は、電圧及び／又は電流を測定してもよい。一例において、電力測定回路２５４２は、その電力、電圧、及び／又は電流を測定及びモニタすべきである様々なコンポーネントに内蔵され、結合され、又は取り付けられ得る。例えば、電力測定回路２５４２は、１つ以上の電圧レギュレータ２５１４によって供給される電力、電流及び／又は電圧、ＳｏＣ２５０１に供給される電力、装置２５００に供給される電力、装置２５００のプロセッサ２５０４（又は他のコンポーネント）によって消費される電力などを測定し得る。

一部の実施形態において、装置２５００は、高帯域幅及び低電力差動対シングルエンドのタイプＩＩＩ補償器を有した、概して電圧レギュレータ（ＶＲ）２５１４として参照する１つ以上の電圧レギュレータ回路を含む。ＶＲ２５１４は、装置２５００のいずれか適切なコンポーネントを動作させるために供給され得るものである適切な電圧レベルの信号を生成する。単なる一例として、ＶＲ２５１４は、装置２５００のプロセッサ２５０４に信号を供給しているように図示されている。一部の実施形態において、ＶＲ２５１４は、１つ以上の電圧識別（Voltage Identification；ＶＩＤ）信号を受信し、該ＶＩＤ信号に基づいて、適切なレベルにある電圧信号を生成する。ＶＲ２５１４には、種々のタイプのＶＲが利用され得る。例えば、ＶＲ２５１４は、“バック”ＶＲ、“ブースト”ＶＲ、バックＶＲとブーストＶＲとの組み合わせ、低ドロップアウト（ＬＤＯ）レギュレータ、スイッチングＤＣ－ＤＣレギュレータなどを含み得る。バックＶＲは、一般に、１より小さい比で入力電圧を出力電圧に変換する必要がある電力送達用途で使用される。ブーストＶＲは、一般に、１より大きい比で入力電圧を出力電圧に変換する必要がある電力送達用途で使用される。一部の実施形態において、各プロセッサコアがそれ自身のＶＲを持ち、それがＰＣＵ２５１０ａ／ｂ及び／又はＰＭＩＣ２５１２によって制御される。一部の実施形態において、電力管理のための効率的な制御を提供するために、各コアが、分散されたＬＤＯのネットワークを持つ。ＬＤＯは、デジタルＬＤＯ、アナログＬＤＯ、又はデジタル若しくはアナログのＬＤＯの組み合わせとし得る。ＶＲは、様々な実施形態を参照して説明したように適応電圧出力を提供することができる適応ＶＲである。

一部の実施形態において、装置２５００は、概してクロック発生器２５１６として参照する１つ以上のクロック発生器回路を含む。クロック発生器２５１６は、装置２５００の任意の適切なコンポーネントに供給され得るものである適切な周波数レベルのクロック信号を生成する。単なる一例として、クロック発生器２５１６は、装置２５００のプロセッサ２５０４にクロック信号を供給しているように図示されている。一部の実施形態において、クロック発生器２５１６は、１つ以上の周波数識別（Frequency Identification；ＦＩＤ）信号を受信し、該ＦＩＤ信号に基づいて、適切な周波数にあるクロック信号を生成する。クロック発生器２５１６は、様々な実施形態を参照して説明したように適応周波数出力を提供することができる適応クロック源である。

一部の実施形態において、装置２５００は、装置２５００の様々なコンポーネントに電力を供給するバッテリー２５１８を含む。単なる一例として、バッテリー２５１８は、プロセッサ２５０４に電力を供給しているように図示されている。図には示していないが、装置２５００は、ＡＣアダプタから受け取られる交流（ＡＣ）電源に基づいて例えばバッテリーを再充電するための充電回路を含み得る。

一部の実施形態において、装置２５００は、電力制御ユニット（ＰＣＵ）２５１０（電力管理ユニット（ＰＭＵ）、電力コントローラなどとしても参照する）を含む。一例において、ＰＣＵ２５１０の一部のセクションは、１つ以上のプロセッシングコア２５０８によって実装されてもよく、ＰＣＵ２５１０のこれらのセクションは、点線のボックスを用いてＰＣＵ２５１０ａというラベルを付して象徴的に図示されている。一例において、ＰＣＵ２５１０の他の一部のセクションは、プロセッシングコア２５０８の外部に実装されてもよく、ＰＣＵ２５１０のこれらのセクションは、点線のボックスを用いてＰＣＵ２５１０ｂというラベルを付して象徴的に図示されている。ＰＣＵ２５１０は、装置２５００に関する様々な電力管理動作を実装し得る。ＰＣＵ２５１０は、装置２５００に関する様々な電力管理動作を実装するために、ハードウェアインタフェース、ハードウェア回路、コネクタ、レジスタなどと、ソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）とを含み得る。

一部の実施形態において、装置２５００は、例えば、装置２５００に関する様々な電力管理動作を実装するために、電力管理集積回路（ＰＭＩＣ）２５１２を含む。一部の実施形態において、ＰＭＩＣ２５１２は、リコンフィギュラブル電力管理ＩＣ（ＲＰＭＩＣ）及び／又はＩＭＶＰ（Intel（登録商標） Mobile Voltage Positioning）である。一例において、ＰＭＩＣは、プロセッサ２５０４とは別個のＩＣチップ内にある。これは、装置２５００に関する様々な電力管理動作を実装し得る。ＰＭＩＣ２５１２は、装置２５００に関する様々な電力管理動作を実装するために、ハードウェアインタフェース、ハードウェア回路、コネクタ、レジスタなどと、ソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）とを含み得る。

一例において、装置２５００は、ＰＣＵ２５１０又はＰＭＩＣ２５１２の一方又は両方を含む。一例において、ＰＣＵ２５１０又はＰＭＩＣ２５１２のいずれか一方は、装置２５００内に存在しなくてもよく、それ故に、これらのコンポーネントは点線を用いて図示されている。

装置２５００の様々な電力管理動作は、ＰＣＵ２５１０によって、ＰＭＩＣ２５１２によって、又はＰＣＵ２５１０とＰＭＩＣ２５１２との組み合わせによって実行され得る。例えば、ＰＣＵ２５１０及び／又はＰＭＩＣ２５１２は、装置２５００の様々なコンポーネントに関する電力状態（例えば、Ｐ状態）を選択し得る。例えば、ＰＣＵ２５１０及び／又はＰＭＩＣ２５１２は、装置２５００の様々なコンポーネントに関する電力状態を（例えば、ＡＣＰＩ（Advanced Configuration and Power Interface）仕様に従って）選択し得る。単なる一例として、ＰＣＵ２５１０及び／又はＰＭＩＣ２５１２は、装置２５００の様々なコンポーネントに、スリープ状態、アクティブ状態、適切なＣ状態（例えば、ＡＣＰＩ仕様に従った、Ｃ０状態、又は他の適切なＣ状態）などに遷移させ得る。一例において、ＰＣＵ２５１０及び／又はＰＭＩＣ２５１２は、ＶＲ２５１４（例えば、ＳＣＶＲ）によって出力される電圧及び／又はクロック発生器によって出力されるクロック信号の周波数を、例えば、それぞれＶＩＤ信号及び／又はＦＩＤ信号を出力することによって制御し得る。一例において、ＰＣＵ２５１０及び／又はＰＭＩＣ２５１２は、バッテリー電力使用量、バッテリー２５１８の充電、及び電力節減動作に関係する機能を制御し得る。

クロック発生器２５１６は、位相ロックループ（ＰＬＬ）、周波数ロックループ（ＦＬＬ）、又は任意の好適なクロック源を有することができる。一部の実施形態において、プロセッサ２５０４の各コアが、それ自身のクロック源を持つ。斯くすると、各コアは、他のコアの動作周波数とは独立の周波数で動作することができる。一部の実施形態において、ＰＣＵ２５１０及び／又はＰＭＩＣ２５１２は、適応的又は動的な周波数スケーリング又は調整を実行する。例えば、あるプロセッサコアのクロック周波数が、そのコアがその最大電力消費閾値又は制限値で動作していない場合に上昇され得る。一部の実施形態において、ＰＣＵ２５１０及び／又はＰＭＩＣ２５１２は、プロセッサの各コアの動作条件を決定し、そして、コアが目標性能レベルよりも下で動作しているとＰＣＵ２５１０及び／又はＰＭＩＣ２５１２が判定したとき、そのコアのクロック源（例えば、そのコアのＰＬＬ）がロックを失うことなく、機に乗じてそのコアの周波数及び／又は電源電圧を調整する。例えば、コアが、そのコア又はプロセッサ２５０４に対して割り当てられた総電流よりも小さい電流を電力供給レールから引き出している場合に、ＰＣＵ２５１０及び／又はＰＭＩＣ２５１２は、そのコア又はプロセッサ２５０４がより高い性能レベルを発揮することができるように、（例えば、クロック周波数及び／又は電源電圧レベルを上昇させることによって）そのコア又はプロセッサ２５０４に対する電力引き出しを一時的に増加させることができる。斯くして、製品の信頼性を損なうことなく、プロセッサ２５０４に対して電圧及び／又は周波数を一時的に上昇させることができる。

一例において、ＰＣＵ２５１０及び／又はＰＭＩＣ２５１２は、例えば、電力測定回路２５４２、温度測定回路２５４０からの測定結果、バッテリー２５１８の充電レベル、及び／又は電力管理のために使用され得る他の適切な情報を受信することに少なくとも部分的に基づいて、電力管理動作を実行し得る。この目的のために、ＰＭＩＣ２５１２は、システム／プラットフォームの電力／熱挙動に対して影響を持つ１つ以上のファクタにおける様々な値／変動を検知／検出するために、１つ以上のセンサに通信可能に結合される。該１つ以上のファクタの例は、電流、電圧ドループ、温度、動作周波数、動作電圧、電力消費、コア間通信活動などを含む。これらのセンサのうちの１つ以上は、コンピューティングシステムの１つ以上のコンポーネント又は論理／ＩＰブロックと物理的に近接して（且つ／或いは熱的に接触／結合して）設けられ得る。さらに、少なくとも一実施形態において、ＰＣＵ２５１０及び／又はＰＭＩＣ２５１２に直接的に（１つ以上の）センサを結合することで、ＰＣＵ２５１０及び／又はＰＭＩＣ２５１２が、それらセンサのうちの１つ以上によって検出された（１つ以上の）値に少なくとも部分的に基づいてプロセッサコアエネルギーを管理することを可能にしてもよい。

装置２５００のソフトウェアスタックの一例も図示している（しかし、ソフトウェアスタックの全ての要素が図示されているわけではない）。単なる一例として、プロセッサ２５０４は、アプリケーションプログラム２５５０、オペレーティングシステム２５５２、１つ以上の電力管理（ＰＭ）向けアプリケーションプログラム（例えば、概してＰＭアプリケーション２５５８として参照する）、及び／又はこれらに類するものを実行し得る。ＰＭアプリケーション２５５８はまた、ＰＣＵ２５１０及び／又はＰＭＩＣ２５１２によって実行されてもよい。ＯＳ２５５２も、１つ以上のＰＭアプリケーション２５５６ａ、２５５６ｂ、２５５６ｃを含み得る。ＯＳ２５５２はまた、様々なドライバ２５５４ａ、２５５４ｂ、２５５４ｃなどを含むことができ、それらのうちの一部は電力管理目的に特有のものとし得る。一部の実施形態において、装置２５００は更に、基本入力／出力システム（ＢＩＯＳ）２５２０を含み得る。ＢＩＯＳ２５２０は、（例えば、１つ以上のドライバ２５５４を介して）ＯＳ２５５２と通信し、プロセッサ２５０４と通信し、等々とし得る。

例えば、ＰＭアプリケーション２５５８、２５５６、ドライバ２５５４、ＢＩＯＳ２５２０などのうちの１つ以上を使用して、例えば、装置２５００の様々なコンポーネントの電圧及び／又は周波数を制御するため、装置２５００の様々なコンポーネントのウェイクアップ状態、スリープ状態、及び／又は他の適切な電力状態を制御するため、バッテリー電力使用量、バッテリー２５１８の充電、電力節減動作に関係する機能を制御するため、などの電力管理向けタスクを実装し得る。

明細書における“ある実施形態”、“一実施形態”、“一部の実施形態”、又は“他の実施形態”への言及は、それらの実施形態に関連して記述される特定の機構、構造又は特徴が、必ずしも全ての実施形態においてなく、少なくとも一部の実施形態に含まれることを意味する。“ある実施形態”、“一実施形態”又は“一部の実施形態”が様々に現れることは、必ずしもすべてが同じ実施形態に言及しているわけではない。明細書が、コンポーネント、機構、構造、又は特徴が含まれ“てもよい”、“ることがある”又は“得る”と述べている場合、その特定のコンポーネント、機構、構造、又は特徴は含められる必要がない。明細書又は請求項が“ａ”又は“ａｎ”を付けて要素に言及する場合、それは、それらの要素が１つだけ存在することを意味するわけではない。明細書又は請求項が“ａｎ ａｄｄｉｔｉｏｎａｌ”を付けて要素に言及する場合、それは、その追加の要素が２つ以上あることを除外するものではない。

また、特定の機構、構造、機能、又は特徴が、１つ以上の実施形態において好適なように組み合わされ得る。例えば、第１の実施形態が、第２の実施形態と、これら２つの実施形態に関連する特定の機構、構造、機能、又は特徴が相互に排他的でない場合に組み合わされ得る。

開示をその特定の実施形態に関して説明してきたが、以上の説明を踏まえて、これらの実施形態の数多くの改変、変更、及び変形が当業者に明らかになる。開示の実施形態は、添付の請求項の広い範囲に入る全てのそのような改変、変更、及び変形を包含することを意図している。

加えて、図示及び説明を簡単にするため、また、開示を不明瞭にしないため、集積回路（ＩＣ）チップ及び他のコンポーネントへの周知の電力／グランド接続は、提示される図の中に示されたり示されなかったりすることがある。また、構成がブロック図の形態で示されることがあるが、これは、開示を不明瞭にすることを避けるためであり、また、そのようなブロック図の構成の実装に関する詳細事項が、その中で本開示が実装されることになるプラットフォームに大きく依存する（すなわち、そのような詳細事項は、十分に、当業者の関与の範囲内にあるはずである）という事実に鑑みてのことである。開示の実施形態例を記述するために特定の詳細事項（例えば、回路）が説明される場合に、開示したことがそれらの特定の詳細事項を用いずに又はそれらの変形を用いて実施されることは、当業者に明らかなはずである。この記述は、故に、限定するものでなく例示するものとして見なされることになる。

様々な実施形態を例示するために、以下の例が提供される。これらの例は、好適なように互いに従属することができる。

例１． スキャンデータ又はデータのうちの一方を出力として選択するように制御可能なマルチプレクサと、前記マルチプレクサの前記出力に結合されるトライステートインバータであり、当該トライステートインバータは、クロック及び該クロックの反転によって制御可能であり、該クロック及び該クロックの該反転は、ｐ型活性領域とｎ型活性領域との間で整列されたポリライン上でルーティングされる、トライステートインバータと、前記トライステートインバータの出力に結合される第１のメモリと、前記第１のメモリに結合されるパスゲートであり、前記クロック及び前記クロックの前記反転によって制御可能であるパスゲートと、前記パスゲートに結合される第２のメモリと、前記第２のメモリの出力に結合されるインバータと、を有する装置。

例２． 前記インバータは第１のインバータであり、前記第１のメモリは第２のインバータを含み、該第２のインバータは、各レグが最小デバイスサイズのレグであるように少なくとも２つのデバイスに脚を踏み入れている、例１の装置。

例３． 前記トライステートインバータは第１のトライステートインバータであり、前記第１のメモリは、前記第２のインバータと前記第１のトライステートインバータとに結合された第２のトライステートインバータを含み、該第２のトライステートインバータは、前記クロック及び前記クロックの前記反転によって制御可能である、例２の装置。

例４． 前記トライステートインバータは、前記マルチプレクサの前記出力に直接結合される、例１の装置。

例５． 前記マルチプレクサは、スキャンセレクトによって制御可能である、例１の装置。

例６． 前記第２のメモリは、第３のインバータに結合される第３のトライステートインバータを含む、例１の装置。

例７． クロックと、クロックの反転と、を提供する一対のインバータと、各々が前記一対のインバータに結合される複数のフリップフロップであり、当該複数のフリップフロップの各々が、前記クロック及び前記クロックの前記反転によって制御可能なトライステートインバータであり、前記クロック及び前記クロックの前記反転は、ｐ型活性領域とｎ型活性領域との間で整列されたポリライン上でルーティングされる、トライステートインバータと、前記トライステートインバータの出力に結合される第１のメモリと、前記第１のメモリに結合されるパスゲートであり、前記クロック及び前記クロックの前記反転によって制御可能であるパスゲートと、前記パスゲートに結合される第２のメモリと、前記第２のメモリの出力に結合されるインバータと、を含む、複数のフリップフロップと、を有する装置。

例８． 前記インバータは第１のインバータであり、前記第１のメモリは第２のインバータを含み、該第２のインバータは、各レグが最小デバイスサイズのレグであるように少なくとも２つのデバイスに脚を踏み入れている、例７の装置。

例９． 前記トライステートインバータは第１のトライステートインバータであり、前記第１のメモリは、前記第２のインバータと前記第１のトライステートインバータとに結合された第２のトライステートインバータを含み、該第２のトライステートインバータは、前記クロック及び前記クロックの前記反転によって制御可能である、例８の装置。

例１０． 前記トライステートインバータは、前記マルチプレクサの前記出力に直接結合される、例７の装置。

例１１． 前記第２のメモリは、第３のインバータに結合される第３のトライステートインバータを含む、例７の装置。

例１２． クロック及び該クロックの反転によって制御可能なトライステートインバータと、前記トライステートインバータの出力に結合される第１のメモリであり、当該第１のメモリのレイアウトは、均一であり、当該第１のメモリに関連する拡散領域におけるノッチがない、第１のメモリと、前記第１のメモリに結合されるパスゲートであり、前記クロック及び前記クロックの前記反転によって制御可能であるパスゲートと、前記パスゲートに結合される第２のメモリと、前記第２のメモリの出力に結合されるインバータと、を有する装置。

例１３． 前記クロック及び前記クロックの前記反転は、ｐ型活性領域とｎ型活性領域との間で整列されたポリライン上でルーティングされる、例１２の装置。

例１４． 前記インバータは第１のインバータであり、前記第１のメモリは第２のインバータを含み、該第２のインバータは、各レグが最小デバイスサイズのレグであるように少なくとも２つのデバイスに脚を踏み入れている、例１２の装置。

例１５． 前記トライステートインバータは第１のトライステートインバータであり、前記第１のメモリは、前記第２のインバータと前記第１のトライステートインバータとに結合された第２のトライステートインバータを含み、該第２のトライステートインバータは、前記クロック及び前記クロックの前記反転によって制御可能である、例１２乃至１４のいずれか一の装置。

例１６． メモリと、前記メモリに結合されるプロセッサであり、当該プロセッサは、マルチプレクサの出力に結合されるトライステートインバータであり、クロック及び該クロックの反転によって制御可能なトライステートインバータと、前記トライステートインバータの出力に結合される第１のメモリであり、当該第１のメモリのレイアウトは、均一であり、当該第１のメモリに関連する拡散領域におけるノッチがない、第１のメモリと、前記第１のメモリに結合されるパスゲートであり、前記クロック及び前記クロックの前記反転によって制御可能であるパスゲートと、前記パスゲートに結合される第２のメモリと、前記第２のメモリの出力に結合されるインバータと、を有するフリップフロップを含む、プロセッサと、前記プロセッサが別のデバイスと通信することを可能にする無線インタフェースと、を有するシステム。

例１７． 前記クロック及び前記クロックの前記反転は、ｐ型活性領域とｎ型活性領域との間で整列されたポリライン上でルーティングされる、例１６のシステム。

例１８． 前記インバータは第１のインバータであり、前記第１のメモリは第２のインバータを含み、該第２のインバータは、各レグが最小デバイスサイズのレグであるように少なくとも２つのデバイスに脚を踏み入れている、例１６のシステム。

例１９． 前記トライステートインバータは第１のトライステートインバータであり、前記第１のメモリは、前記第２のインバータと前記第１のトライステートインバータとに結合された第２のトライステートインバータを含み、該第２のトライステートインバータは、前記クロック及び前記クロックの前記反転によって制御可能である、例１６のシステム。

例２０． 前記ＦＦは、スキャンデータ又はデータのうちの一方を出力として選択するように制御可能なマルチプレクサを有する、例１６のシステム。

技術開示の性質及び骨子を読者が確認することを可能にする要約が提供される。要約は、請求項の範囲又は意味を限定するために使用されることにならないという理解の下で提出される。以下の特許請求の範囲は詳細な説明に組み込まれ、各請求項が別個の実施形態として自立したものとなる。

Claims (24)

1. スキャンデータ又はデータのうちの一方を出力として選択するように制御可能なマルチプレクサと、
   前記マルチプレクサの前記出力に結合されるトライステートインバータであり、当該トライステートインバータは、クロック及び該クロックの反転によって制御可能であり、該クロック及び該クロックの該反転は、ｐ型活性領域とｎ型活性領域との間で整列されたポリライン上でルーティングされる、トライステートインバータと、
   前記トライステートインバータの出力に結合される第１のメモリと、
   前記第１のメモリに結合されるパスゲートであり、前記クロック及び前記クロックの前記反転によって制御可能であるパスゲートと、
   前記パスゲートに結合される第２のメモリと、
   前記第２のメモリの出力に結合されるインバータと、
   を有する装置。
2. 前記インバータは第１のインバータであり、前記第１のメモリは第２のインバータを含み、該第２のインバータは、各レグが最小デバイスサイズのレグであるように少なくとも２つのデバイスに脚を踏み入れている、請求項１に記載の装置。
3. 前記トライステートインバータは第１のトライステートインバータであり、前記第１のメモリは、前記第２のインバータと前記第１のトライステートインバータとに結合された第２のトライステートインバータを含み、該第２のトライステートインバータは、前記クロック及び前記クロックの前記反転によって制御可能である、請求項２に記載の装置。
4. 前記トライステートインバータは、前記マルチプレクサの前記出力に直接結合される、請求項１乃至３のいずれか一項に記載の装置。
5. 前記マルチプレクサは、スキャンセレクトによって制御可能である、請求項１乃至４のいずれか一項に記載の装置。
6. 前記第２のメモリは、第３のインバータに結合される第３のトライステートインバータを含む、請求項１乃至５のいずれか一項に記載の装置。
7. クロックと、クロックの反転と、を提供する一対のインバータと、
   各々が前記一対のインバータに結合される複数のフリップフロップであり、当該複数のフリップフロップの各々が、
   前記クロック及び前記クロックの前記反転によって制御可能なトライステートインバータであり、前記クロック及び前記クロックの前記反転は、ｐ型活性領域とｎ型活性領域との間で整列されたポリライン上でルーティングされる、トライステートインバータと、
   前記トライステートインバータの出力に結合される第１のメモリと、
   前記第１のメモリに結合されるパスゲートであり、前記クロック及び前記クロックの前記反転によって制御可能であるパスゲートと、
   前記パスゲートに結合される第２のメモリと、
   前記第２のメモリの出力に結合されるインバータと、
   を含む、複数のフリップフロップと、
   を有する装置。
8. 前記インバータは第１のインバータであり、前記第１のメモリは第２のインバータを含み、該第２のインバータは、各レグが最小デバイスサイズのレグであるように少なくとも２つのデバイスに脚を踏み入れている、請求項７に記載の装置。
9. 前記トライステートインバータは第１のトライステートインバータであり、前記第１のメモリは、前記第２のインバータと前記第１のトライステートインバータとに結合された第２のトライステートインバータを含み、該第２のトライステートインバータは、前記クロック及び前記クロックの前記反転によって制御可能である、請求項８に記載の装置。
10. 前記トライステートインバータは、前記マルチプレクサの前記出力に直接結合される、請求項７乃至９のいずれか一項に記載の装置。
11. 前記第２のメモリは、第３のインバータに結合される第３のトライステートインバータを含む、請求項７乃至１０のいずれか一項に記載の装置。
12. クロック及び該クロックの反転によって制御可能なトライステートインバータと、
    前記トライステートインバータの出力に結合される第１のメモリであり、当該第１のメモリのレイアウトは、均一であり、当該第１のメモリに関連する拡散領域におけるノッチがない、第１のメモリと、
    前記第１のメモリに結合されるパスゲートであり、前記クロック及び前記クロックの前記反転によって制御可能であるパスゲートと、
    前記パスゲートに結合される第２のメモリと、
    前記第２のメモリの出力に結合されるインバータと、
    を有する装置。
13. 前記クロック及び前記クロックの前記反転は、ｐ型活性領域とｎ型活性領域との間で整列されたポリライン上でルーティングされる、請求項１２に記載の装置。
14. 前記インバータは第１のインバータであり、前記第１のメモリは第２のインバータを含み、該第２のインバータは、各レグが最小デバイスサイズのレグであるように少なくとも２つのデバイスに脚を踏み入れている、請求項１２又は１３に記載の装置。
15. 前記トライステートインバータは第１のトライステートインバータであり、前記第１のメモリは、前記第２のインバータと前記第１のトライステートインバータとに結合された第２のトライステートインバータを含み、該第２のトライステートインバータは、前記クロック及び前記クロックの前記反転によって制御可能である、請求項１２乃至１４のいずれか一項に記載の装置。
16. メモリと、
    前記メモリに結合されるプロセッサであり、請求項１乃至６のいずれか一項に記載の装置を有するフリップフロップを含むプロセッサと、
    前記プロセッサが別のデバイスと通信することを可能にする無線インタフェースと、
    を有するシステム。
17. メモリと、
    前記メモリに結合されるプロセッサであり、請求項７乃至１１のいずれか一項に記載の装置を有するフリップフロップを含むプロセッサと、
    前記プロセッサが別のデバイスと通信することを可能にする無線インタフェースと、
    を有するシステム。
18. メモリと、
    前記メモリに結合されるプロセッサであり、請求項１２乃至１５のいずれか一項に記載の装置を有するフリップフロップを含むプロセッサと、
    前記プロセッサが別のデバイスと通信することを可能にする無線インタフェースと、
    を有するシステム。
19. スキャンデータ又はデータのうちの一方を出力として選択するようにマルチプレクサを制御し、
    前記マルチプレクサの前記出力にトライステートインバータを結合し、
    クロック及び該クロックの反転によって前記トライステートインバータを制御し、該クロック及び該クロックの該反転は、ｐ型活性領域とｎ型活性領域との間で整列されたポリライン上でルーティングされ、
    前記トライステートインバータの出力に第１のメモリを結合し、
    前記第１のメモリにパスゲートを結合し、
    前記クロック及び前記クロックの前記反転によって前記パスゲートを制御し、
    前記パスゲートに第２のメモリを結合し、
    前記第２のメモリの出力にインバータを結合する、
    ことを有する方法。
20. 前記インバータは第１のインバータであり、前記第１のメモリは第２のインバータを含み、該第２のインバータは、各レグが最小デバイスサイズのレグであるように少なくとも２つのデバイスに脚を踏み入れている、請求項１９に記載の方法。
21. 前記トライステートインバータは第１のトライステートインバータであり、前記第１のメモリは、前記第２のインバータと前記第１のトライステートインバータとに結合された第２のトライステートインバータを含み、該第２のトライステートインバータは、前記クロック及び前記クロックの前記反転によって制御可能である、請求項２０に記載の方法。
22. 前記マルチプレクサの前記出力に前記トライステートインバータを結合することは、前記マルチプレクサの前記出力に直接、前記トライステートインバータを結合することを有する、請求項２１に記載の方法。
23. 前記マルチプレクサは、スキャンセレクトによって制御可能である、請求項１９乃至２２のいずれか一項に記載の方法。
24. 前記第２のメモリは、第３のインバータに結合される第３のトライステートインバータを含む、請求項１９乃至２３のいずれか一項に記載の方法。

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