CN113678376A - 具有完全扫描覆盖的基于三态和通过栅极的电路 - Google Patents

Abstract

描述了具有完全扫描覆盖能力的基于三态和通过栅极的复用器电路结构。所述电路在其输出端处提供确定性状态，从而避免硅的高阻抗(Z)逻辑状态。这是利用上拉晶体管、下拉晶体管或通过多级组合逻辑来实现的，该组合逻辑组合馈送至上拉或下拉晶体管的复用器选择信号/使能信号。

Description

具有完全扫描覆盖的基于三态和通过栅极的电路

优先权申明

本申请要求于2019年5月6日提交的题为“具有完全扫描覆盖的基于三态和通过栅极的电路(TRISTATE AND PASS-GATE BASED CIRCUIT WITH FULL SCAN COVERAGE)”的美国专利申请第16/404,616号的优先权，该专利申请出于所有目的全文以引用方式并入。

背景技术

通过栅极(pass-gate)复用器广泛用于高速处理器中。某些电路的引脚(或节点)上的未检测故障可引起计算错误。此类的电路的选择引脚(或节点)处的故障可引起高阻抗(Z)输出状态，这些高阻抗输出状态无法利用测试仪来检测。此类电路的引脚(或节点)上的未检测故障可阻止我们区分良好芯片与故障芯片。可期望的是检测电路中的所有故障以满足超低百万分之缺陷率(DPM)，例如对于汽车行业的电路通常小于50。由于通过栅极复用器在高速电路中的大规模使用，由这些未检测故障导致的覆盖损失较大，并且必须被解决以满足超低百万分之缺陷率(DPM)标准。

附图说明

本公开的实施例将根据下文所给出的具体实施方式和本公开各种实施例的附图来更全面地理解；然而，该具体实施方式和附图不应视为将本公开限制到具体实施例，而是仅用于解释和理解。

图1A至图1B示出了电路，这些电路示出了由固定于0或1的逻辑导致的高阻抗输出状态。

图2A至图2B分别示出了4:1复用器和相关联的时序图。

图3根据一些实施例示出了4:1复用器电路。

图4A至图4B根据一些实施例分别示出了显示为固定于0的覆盖和固定于1的覆盖的图3的电路的时序图。

图5A至图5C根据一些实施例示出了通过栅极复用器。

图6根据一些实施例示出了具有额外扩散电容的基于非解码通过栅极的复用器。

图7A至图7B示出了曲线图，这些曲线图示出跨引脚的延迟影响以及延迟影响相对于复用器驱动强度。

图8示出了曲线图，该曲线图示出选择输入处的噪音源和输出处的响应。

图9根据本公开的一些实施例示出了具有基于三栅极和通过栅极的电路(其具有完全扫描覆盖)的智能装置或计算机系统或SoC(片上系统)。

具体实施方式

一些实施例描述了具有完全扫描覆盖能力的新颖的基于三态或通过栅极的复用器电路结构(或两者的组合)。电路在其输出处提供确定性状态，以避免硅的高阻抗(Z)逻辑状态。该电路可利用上拉晶体管、下拉晶体管或使用多级组合逻辑来实现，该组合逻辑组合馈送至上拉或下拉电路的复用器选择信号(select)和/或使能信号(enable)。

本文所描述的实施例提供了用以显著地提高或改善处理器和其它高速知识产权(IP)块上的测试覆盖的能力，这些块在现今片上系统(SoC)组合中是十分普遍的。这种测试覆盖提高是有价值的，因为其通过提升制造中的缺陷筛选能力而改善面向客户的出厂产品质量。这种能力对于不同成熟度的新代工艺是至关重要的。实施例还提供了改善的场内硬件诊断覆盖，和因此改善的功能安全性(FuSa)能力。其它技术效果根据各种附图和实施例将是显而易见的。

在下述描述中，讨论了许多细节以提供本公开的实施例的更全面解释。然而，对于本领域的技术人员将显而易见的是，本公开的实施例可在没有这些具体细节的情况下付诸实践。在其它情况下，周知的结构和装置以框图形式(而非详细地)示出以避免使本公开的实施例模糊。

需注意，在实施例的对应图中，信号以线来表示。一些线可为较粗的，以指示更多组成信号路径；和/或在一个或多个端部处可具有箭头，以指示主要信息流动方向。此类指示不旨在为限制性的。相反，这些线结合一个或多个示例性实施例来使用以有利于电路或逻辑单元的较容易理解。任何表示的信号(如通过设计需求或偏好所指示)可实际上包括可在任一方向上行进的一个或多个信号并且可以任何合适类型的信号方案来实现。

在整个说明书中，和在权利要求书中，术语“连接”意指直接连接，比如所连接事物之间的电气、机械或磁连接，而无需任何中间装置。

术语“耦合”意指直接或间接连接，比如所连接事物之间的直接电气、机械或磁连接，或通过一个或多个无源或有源中间装置的间接连接。

术语“相邻”在此一般指代邻近(例如，紧邻，或靠近—它们之间有一个或多个事物)或毗邻另一事物(例如，邻接它)的事物的位置。

术语“电路”或“模块”可指代一个或多个无源和/或有源部件，这些部件被布置成彼此协作以提供期望的功能。

术语“信号”可指代至少一个电流信号、电压信号、磁信号或数据/时钟信号。“一个”、“一种”和“该”的意义包括复数引用。“在……中”的意义包括“在……中”和“在……上”。

术语“缩放(scaling)”一般指代将设计(原理图和布局图)从一种工艺技术转换为另一工艺技术，并且可随后减小布局面积。在一些情况下，缩放还指代将设计从一种工艺技术扩大至另一工艺技术，并且可随后增加布局面积。术语“缩放”一般还指代在相同技术节点内缩小或扩大布局和装置。术语“缩放”还可指代信号频率相对于另一参数(例如，电源电平)的调整(例如，减慢或加快—即，分别为缩小或放大)。术语“大体上”、“靠近”、“大约”、“附近”和“约”一般指代在目标值的+/-10％范围内。

除非另行规定，用以描述共同对象的序数形容词“第一”、“第二”和“第三”等的使用仅指示提及相同对象的不同示例并且非旨在暗示所描述的对象必须处于给定序列中，无论在时间上、空间上、等级上或以任何其它方式。

出于本公开的目的，短语“A和/或B”和“A或B”意指(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”意指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。

说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶部”、“底部”、“上”、“下”等(如果存在的话)用于描述性目的而且不一定用于描述永久相对位置。

需指出，附图的具有与任何其它附图的元素相同的附图标号(或名称)的那些元素可以类似于所描述方式的任何方式操作或起作用，但不限于此。

出于实施例的目的，此处所描述的各种电路和逻辑块中的晶体管为金属氧化物半导体(MOS)晶体管或其衍生物，其中MOS晶体管包括漏极、源极、栅极和主体端子。晶体管和/或MOS晶体管衍生物还包括三栅极和FinFET晶体管、环绕栅极圆柱形晶体管、隧穿FET(TFET)、方线、或矩形带状晶体管、铁电FET(FeFET)，或实现晶体管功能的其它装置，例如碳纳米管或自旋电子器件。MOSFET对称源极和漏极端子为等同端子并且在本文可互换地使用。另一方面，TFET器件具有不对称源极和漏极端子。本领域的技术人员应理解，可使用其它晶体管(例如，双极型晶体管(BJT PNP/NPN)、BiCMOS、CMOS等而不脱离本公开的范围。

图1A至图1B分别示出了电路100和120，它们示出了由固定于0或1的使能信号导致的高阻抗输出状态。电路100(和电路120)被示为具有分别通过选择或使能信号en1和en2来控制的两个三态驱动器T1和T2(或复用器T1和T2)。到驱动器T1的输入为d1，而到驱动器T2的输入为d2。两个驱动器T1和T2的输出合并至单个输出节点。

问题出现于通过栅极和三态复用电路(T1和/或T2)，当存在引起固定0故障(图1A)或固定1故障(图1B)的缺陷时，单元的输出解析为Z(高阻抗)或争用状态。这两种状态为未知值并且不可用于检测故障。对于将例如通过利用Scan ATPG(自动测试模式生成)工具的结果测试稳健地检测的逻辑故障，单元在测试条件下的输出在存在缺陷的情况下必须解析为确定性1或0。输出处的非确定性状态导致横穿逻辑锥的故障覆盖的损失，该逻辑锥驱动选择信号。一种解决方案是利用输出节点处的p型上拉晶体管来解析Z状态，从而在良好机器值和故障机器值之间产生可区分差异。恢复p型晶体管的栅极G被控制以使得Z通过扫描模式在三态总线上解析为1。另一解决方案是利用基于模拟的方法来检测选择线上的故障，例如假设总线网将保持先前时钟周期的特定值而非Z。

p型上拉解决方案存在缺点。例如，功能模式测试和微弱上拉p型晶体管之间的争用引起归因于该争用的扫描功率的增加和输出电压值的问题。这种争用使其用于场扫描的设计有效性最小化，其中该设计将处于扫描条件下相当长时间。争用导致在扫描模式期间通过恢复p型晶体管的不希望短路功率耗散，进而导致扫描功率增加、噪音和可靠性问题。导致争用的这种实现方式可能也无法在速度测试期间使用，因为单元延迟由于上拉和功能单元之间的争用而在扫描测试期间显著地增加。

基于模拟的方法具有如下缺点：不保证输出总线值的保持。泄漏、噪音、局部工艺变化和小故障均可使模拟和概率的假设失效。重要的是，故障效应被稳健地解析为离散逻辑值，从而被视为经检测的。

各种实施例描述了电路，该电路在减小覆盖的Hi-Z(高阻抗)可能状态期间提供了确定性状态。这是利用上拉、下拉或使用多级组合逻辑来实现的，该组合逻辑组合馈送至上拉或下拉电路的使能信号。

图2A至图2B分别示出了遭受故障覆盖损失的4:1非解码复用器(MUX)200和相关联的时序图220。复用器200包括输入节点a、b、c和d；通过栅极控制节点sa、sa_b、sb_b、sc、sc_b、sd和sd_b；反相器201_1-4(还标记为inv1至inv4)，以及通过栅极(PG)202_1-4(还标记为PG1至PG4)。在此，节点的标记和那些节点上的信号可互换地使用。例如，节点a承载信号a。另外，后缀“_b”指示反相。例如，sa_b为sa的反相信号。

图2A示出了基于非解码4:1通过栅极(PG)的复用器，该复用器具有可能测试情景以示出问题。当选择信号sb为1时，输出符合如通过波形221所指示的输入数据b。当选择信号sb固定于0时，MUX的输出未受控制，并且由于其它选择信号的互斥(互相排斥)性质而为浮动的。输出“o”(其假定为在“0”处是稳定的)由于泄漏和噪音可潜在地朝向“1”漂移，如波形222所示。这种非确定性状态导致横穿选择信号的逻辑锥的故障覆盖损失。

图3根据一些实施例示出了电路(Mux)300。图3示出了具有故障覆盖能力的所提出的电路。复用器300类似于Mux 200，但额外下拉网络由复用器的选择信号来控制，以在PG均未控制输出时形成确定性输出“0”。本示例中的下拉网络包括串联耦合的n型晶体管MN1、MN2、MN3和MN4，使得晶体管MN1耦合至输出“O”并且晶体管MN4耦合至地(Vss)。晶体管MN1的栅极由sa_b控制，晶体管MN2的栅极由sb_b控制，晶体管MN3的栅极由sc_b控制，并且晶体管MN4的栅极由sd_b控制。虽然Mux 300被示为4:1mux，各种实施例适用于任何复用器尺寸(例如，5:1mux、6:1mux等)。下拉网络满足了噪音和泄漏限制，以在输出处提供强“0”。因此，提供了完全故障覆盖能力。

图4A至图4B根据一些实施例分别示出了图3的电路的时序图400和420，时序图400和420分别示出了固定于0的覆盖和固定于1的覆盖。图4A示出，当选择信号sb固定于“0”时，输出“O”处于确定性状态，使得扫描模式能够在良好机器(波形401)和故障机器(波形402)之间进行区分。图3的电路还可用于通过将所有选择信号驱动至0而识别固定于“1”的故障，如图4B所示。在具有所提出电路300的良好机器(波形421)中，输出处于无关于输入数据b的“0”确定性状态。在具有固定于1的选择信号b的故障机器(波形422)中，输出“O”将符合输入数据b，以允许ATPG在良好机器和故障机器之间进行区分。各种实施例的电路提供了100％故障覆盖。

图5A至图5C根据一些实施例分别示出了通过栅极复用器500、520和530。图5A至图5C的电路示出了利用与图3所示相同的概念的替换实现方式。这些电路利用上拉网络、下拉网络或通过将组合选择信号的组合逻辑的输出馈送至上拉或下拉网络来实现。在选项之间选择正确配置并且设定其尺寸为库栈限制、对于MUX的输入噪音限制、关于数据和选择信号的时序影响之间的设计权衡。通过添加由三态使能信号控制的下拉/上拉晶体管，相同技术可用于三态逻辑。

图5A类似于图3，但以上拉网络替换下拉网络。在一些实施例中，mux 500的上拉网络包括串联耦合在一起的p型晶体管MP11、MP22、MP33和MP44，使得晶体管MP11耦合至输出“O”并且晶体管MP44耦合至电源节点(Vdd)。晶体管MP11的栅极由sa控制，晶体管MP22的栅极由sb控制，晶体管MP33的栅极由sc控制，并且晶体管MP44的栅极由sd控制。虽然Mux 500被示为4:1mux，但是各种实施例适用于任何复用器尺寸(例如，3:1mux、5:1mux、6:1mux等)。

图5B类似于图3，但以受组合逻辑控制的下拉网络替换下拉网络。图5B的下拉网络包括n型晶体管MN1、n型晶体管MN2和NOR门521。MN1的栅极由sa控制，而晶体管MN2的栅极由NOR门521的输出来控制。NOR门521的输入为sb、sc和sd。虽然Mux 520被示为4:1mux，但是各种实施例适用于任何复用器尺寸(例如，3:1mux、5:1mux、6:1mux等)。在大复用器(例如，更多输入信号)的情况下，可利用大NOR门(例如，具有更多输入)。

图5C类似于图5B，但以一个晶体管和控制该晶体管的组合逻辑替换下拉网络。在本示例中，mux 530的下拉网络包括耦合至输出节点“O”和地的n型晶体管MN1。晶体管MN1的栅极由用于4输入Mux的4输入NOR门522来控制。到NOR门522的输入为sa、sb、sc和sd。本领域的技术人员将理解，上拉网络可包括p型器件，并且控制这些p型器件的栅极的信号极性可适当地调整以实现与所有n型晶体管相同的功能。为此，替代n型晶体管和/或除了n型晶体管之外，下拉网络还可包括p型晶体管，并且控制那些p型器件的栅极的信号极性可适当地调整以实现与所有n型晶体管相同的功能。在一些实施例中，组合逻辑(比如NOR门521和522)可以也能够其它合适的逻辑(比如NAND门)来替换，并且控制那些p型器件的栅极的信号极性可适当地调整以实现相同功能。

最佳地设定下拉网络的尺寸使对于功能电路的面积、时序和功率的影响最小化。考虑到驱动反相器和通过栅极(PG)的情况，图3中INV1和PG1的尺寸被设定为晶体管的最小允许宽度的16倍(例如，16个扩散栅格(DG))。输出负载电容可潜在地达到库单元的cmax(库单元可驱动的最大电容)。这将要求将下拉栈的尺寸至少设定成INV1的尺寸(例如，对于栈式下拉配置更大)以允许速度扫描测试。这导致对每个复用器(MUX)的显著面积影响，该影响跨IP或SOC积聚。该问题随着由于大型下拉网络的扩散带来的输出电容增加给功能时序弧带来更高的影响而复杂化。

为减小下拉网络的尺寸，扫描模式被排序成使得输出节点已经由利用反相器(INV1)的通过栅极(PG1)来放电。因此，下拉网络的功能类似于保持器的功能，以满足噪音和泄漏限制。因此，下拉/上拉网络的尺寸可被设定成工艺技术所允许的最小宽度。这种技术使对功能电路的面积、时序和功率的影响最小化。

上述自动测试事项生成(ATPG)重新排序使得下拉晶体管的尺寸能够被设定为工艺(1DG)技术的最小允许宽度。因此，添加下拉网络的面积成本可为有限的。在一示例中，库单元水平的面积增加在mux的全部驱动强度上对于3:1复用器为3个多晶硅间距，并且对于4:1复用器为5个多晶硅间距。

一些实施例的电路中的数据引脚的定时成本是因为下拉晶体管在输出处的额外扩散电容，该额外扩散电容需通过驱动反相器(示例：INV1)进行充电/放电。在选择引脚中，定时成本是由于下拉晶体管的栅极电容和以及输出引脚处的额外扩散电容。

图6根据一些实施例示出了具有额外扩散电容的基于非解码通过栅极的复用器600。Mux 600与Mux 300相同，但具有扩散电容C1、C2和C3。Cload表示输出节点“O”上的负载电容。在4输入非解码MUX 600中，由于选择信号的互斥(互相排斥)性质，下拉栈中的三个n型晶体管在任何时间点导通。在功能模式下对选择和/或数据引脚的最严重情况定时影响将是针对MUX的sd/d引脚的。这是由于这样的事实：当选择了选择信号sd时，其它选择信号sa、sb和sc为“0”，从而将顶部3个下拉晶体管的扩散电容暴露给输出。下一个较严重影响对将为sc/c，然后为sb/b和sa/a。这种影响通过减小下拉栈的尺寸和额外电容的大小而最小化。

虽然具有完全扫描覆盖的各种实施例的mux被示为基于通过栅极的mux，但是可以用三稳态器件来替换通过栅极，而不改变实施例的本质。利用与用于控制通过栅极相同的信号，三稳态缓冲器可被使能或禁用。

图7A至图7B分别示出了曲线图700和720，它们示出跨引脚的延迟影响以及延迟影响相对于复用器驱动强度。曲线图700示出了关于库中可用最小驱动强度(2DG)的4:1mux的不同弧的延迟增加的定时影响。下拉晶体管的尺寸被设定为最小尺寸(1DG)。延迟影响对于其它后续引脚较小，如本文所讨论。

随着复用器的驱动强度增加，由额外下拉网络带来的延迟影响变为可忽略的。曲线图720示出了对于选择引脚sd(波形721)和数据引脚d(波形722)或mux的不同驱动强度/扩散栅格(DG)的延迟影响。基准延迟维持与上述设置相同。延迟影响随着Mux驱动强度增加而减小归因于MUX的大反相器，该大反相器驱动下拉网络的小扩散电容。

功率影响受限于由下拉网络带来的额外电容。由于下拉网络的最小尺寸，该影响很大程度上为最小的。

图8示出了曲线图800，曲线图800示出选择输入处的噪音源和输出处的响应。下拉栈的尺寸被设定为技术节点(1DG)所允许的最小尺寸。电路保持于保持器模式，其中下拉网络在输出处保持为“0”。据发现，即使在选择输入端(同时作用)的30％的VDD的悲观噪音输入和数据输入端被配置成驱动输出端的1的情况下，该电路满足50％的VDD的所需噪音限制。因为下拉网络通过内部反相器进行连接，所以该反相器屏蔽了外部选择信号的噪音，以使得输出节点能够恢复至原始状态。曲线图800示出了关于选择信号s*的噪音源，关于s*_b的抑制噪音以及对于噪音的输出节点响应。

图9根据本公开的一些实施例示出了具有基于三栅极和通过栅极的电路(其具有完全扫描覆盖)的智能装置、计算机系统或SoC(片上系统)。在一些实施例中，计算装置2400表示移动计算装置，比如计算平板、移动电话或智能电话、支持无线的电子阅读器，或其它无线移动装置。应当理解，通常示出了某些部件，并且并非此类装置的所有部件都示于计算装置2400中。本文的任何块可具有基于三栅极和通过栅极的电路，该电路具有完全扫描覆盖。

在一些实施例中，装置2400表示适当计算装置，比如计算平板、移动电话或智能电话、笔记本电脑、台式机、物联网(IOT)装置、服务器、可佩戴装置、机顶盒、支持无线的电子阅读器，等等。应当理解，通常示出了某些部件，并且并非此类装置的所有部件都示于装置2400中。

在一示例中，装置2400包括SoC(片上系统)2401。SOC 2401的示例边界在图9中以虚线示出，其中一些示例部件示为包括于SOC 2401内—然而，SOC 2401可包括装置2400的任何适当部件。

在一些实施例中，装置2400包括处理器2404。处理器2404可包括一个或多个物理装置，比如微处理器、应用处理器、微控制器、可编程逻辑装置、处理核或其它处理器具。由处理器2404所执行的处理操作包括操作平台或操作系统的执行，应用和/或装置功能在该操作平台或操作系统上执行。处理操作包括涉及人类用户或其它装置的I/O(输入/输出)的操作，涉及功率管理的操作，涉及将计算装置2400连接至另一装置的操作，等等。处理操作还可包括涉及音频I/O和/或显示I/O的操作。

在一些实施例中，处理器2404包括多个处理核(还称为核)2408a、2408b、2408c。虽然图1仅示出了三个核2408a、2408b、2408c，但是处理器2404可包括任何其它适当数量的处理核，例如数十个或数百个处理核。处理器核2408a、2408b、2408c可在单个集成电路(IC)芯片上实现。此外，芯片可包括一个或多个共享和/或私有缓存、总线或互连、图形和/或存储器控制器，或其它部件。

在一些实施例中，处理器2404包括缓存2406。在一示例中，缓存2406的区段可专用于个体核2408(例如，缓存2406的第一区段专用于核2408a，缓存2406的第二区段专用于核2408b，等等)。在一示例中，缓存2406的一个或多个区段可为在核2408的两者或更多者之间共享的。缓存2406可以划分成不同级别，例如第1级(L1)缓存、第2级(L2)缓存、第3级(L3)缓存等。

在一些实施例中，处理器核2404可包括取出单元以取出指令(包括具有条件分支的指令)以供核2404执行。可从任何存储装置(比如存储器2430)取出指令。处理器核2404还可包括解码单元以将所取出的指令解码。例如，解码单元可将所取出的指令解码成多个微操作。处理器核2404可包括调度单元以执行与存储经解码指令相关联的各种操作。例如，调度单元可保持来自解码单元的数据，直至指令准备好进行派发，例如，直至经解码指令的所有源值变为可用的。在一个实施例中，调度单元可将经解码指令调度和/或发布(或派发)至执行单元以供执行。

在指令被解码(例如，通过解码单元)和派发(例如，通过调度单元)之后，执行单元可执行派发的指令。在一实施例中，执行单元可包括一个以上的执行单元(比如成像计算单元、图形计算单元、通用计算单元等)。执行单元还可执行各种算术运算，比如加法、减法、乘法和/或除法，并且可包括一个或多个算术逻辑单元(ALU)。在一实施例中，协处理器(未示出)可与执行单元结合地执行各种算术运算。

另外，执行单元可无序地执行指令。因此，在一个实施例中，处理器核2404可为无序处理器核。处理器核2404还可包括引退单元。在经执行指令提交完成之后，引退单元可引退这些经执行指令。在一实施例中，经执行指令的引退可导致处理器状态根据指令的执行提交完成，指令所用的物理寄存器被取消分配，等等。处理器核2404还可包括总线单元以支持处理器核2404的部件和其它部件之间经由一个或多个总线的通信。处理器核2404还可包括一个或多个寄存器以存储由核2404的各种部件所访问的数据(比如与指定应用优先级有关的值和/或子系统状态(模式)关联)。

在一些实施例中，装置2400包括连通性电路2431。例如，连通性电路2431包括硬件装置(例如，无线和/或有线连接器和通信硬件)和/或软件部件(例如，驱动器、协议栈)，例如，以允许装置2400与外部装置通信。装置2400可与外部装置分开，比如其它计算装置、无线接入点或基站等。

在一示例中，连通性电路2431可包括多种不同类型的连通性。概括地，连通性电路2431可包括蜂窝连通性电路、无线连通性电路等。连通性电路2431的蜂窝连通性电路一般指代由无线运营商所提供的蜂窝网络连通性，比如经由以下项所提供：GSM(用于移动通信的全球系统)或变型或衍生物、CDMA(码分多址)或变型或衍生物、TDM(时分复用)或变型或衍生物、第三代合作伙伴项目(3GPP)通用移动通讯系统(UMTS)或变型或衍生物、3GPP长期演进(LTE)系统或变型或衍生物、3GPP LTE高级(LTE-A)系统或变型或衍生物、第五代(5G)无线系统或变型或衍生物、5G移动网络系统或变型或衍生物、5G新无线电(NR)系统或变型或衍生物，或其它蜂窝服务标准。连通性电路2431的无线连接连续电路(或无线接口)指代非蜂窝的无线连通性，并且可包括个人区域网络(比如蓝牙、近场等)、局域网(比如Wi-Fi)、和/或广域网(比如WiMax)，和/或其它无线通信。在一示例中，连通性电路2431可包括网络接口，比如有线或无线接口，例如使得系统实施例可并入无线装置中，例如移动电话或个人数字助理。

在一些实施例中，装置2400包括控制中枢2432，控制中枢2432表示涉及与一个或多个I/O装置的交互的硬件装置和/或软件部件。例如，处理器2404可经由控制中枢2432与以下一者或多者通信：显示器2422、一个或个外围装置2424、存储装置2428、一个或多个其它外部装置2429等。控制中枢2432可为芯片组、平台控制中枢(PCH)等。

例如，控制中枢2432示出了用于连接至装置2400的额外装置的一个或多个连接点，例如，用户可通过这些额外装置与系统进行交互作用。例如，可附接至装置2400的装置(例如，装置2429)包括麦克风装置、扬声器或立体声系统、音频装置、视频系统或其它显示装置、键盘或小键盘装置，或用于与特定应用一起使用的其它I/O装置(比如读卡器或其它装置)。

如上文所述及，控制中枢2432可与音频装置、显示器2422等进行交互作用。例如，通过麦克风或其它音频装置的输入可提供用于装置2400的一种或多种应用或功能的输入或命令。此外，替代显示输出或除显示输出外，可提供音频输出。在另一示例中，如果显示器2422包括触摸屏，那么显示器2422还用作输入装置，该输入装置可至少部分地通过控制中枢2432来管理。计算装置2400上还可存在额外按钮或开关，以提供由控制中枢2432所管理的I/O功能。在一个实施例中，控制中枢2432管理诸如加速计、相机、光传感器或其它环境传感器，或可包括于装置2400中的其它硬件的装置。输入可为直接用户交互作用的一部分，以及将环境输入提供至系统以影响其操作(比如过滤噪音，调整显示器以进行亮度检测，相机应用闪光灯，或其它特征)。

在一些实施例中，利用任何适当的通信协议，例如PCIe(外围部件快速互连)、USB(通用串行总线)、Thunderbolt、高清晰度多媒体接口(HDMI)、火线等，控制中枢2432可耦合至各种装置。

在一些实施例中，显示器2422表示硬件(例如，显示装置)和软件(例如，驱动器)部件，它们向用户提供视觉和/或触觉显示以与装置2400进行交互。显示器2422可包括显示界面、显示屏幕和/或用于向用户提供显示的硬件装置。在一些实施例中，显示器2422包括触摸屏(或触摸板)装置，其向用户提供输出和输入两者。在一示例中，显示器2422可与处理器2404直接地通信。显示器2422可为内部显示装置的一者或多者，如在移动电子装置、或笔记本装置、或经由显示接口(例如，显示端口等)附接的外部显示装置中。在一个实施例中，显示器2422可为头戴式显示器(HMD)，例如用于虚拟现实(VR)应用或增强现实(AR)应用的立体显示装置。

在一些实施例中，虽然图中未示出，但是除了(或替代)处理器2404，装置2400可包括具有一个或多个图形处理核的图形处理单元(GPU)，该图形处理单元可控制显示器2422上的显示内容的一个或多个方面。

控制中枢2432(或平台控制器中枢)可包括硬件接口和连接器，以及软件部件(例如，驱动器、协议栈)，以例如对于外围装置2424进行外围连接。

应当理解，装置2400可为其它计算装置的外围装置，以及可具有连接至其的外围装置。装置2400可具有“对接”连接器以连接至其它计算装置，以用于比如管理(例如，下载和/或上传、改变、同步)装置2400上的内容的目的。此外，对接连接器可允许装置2400连接至某些外围装置，这些外围装置允许计算装置2400控制对于例如视听或其它系统的内容输出。

除了专有对接连接器或其它专有连接硬件，装置2400还可经由常见或基于标准的连接器进行外围连接。常见类型可包括通用串行总线(USB)连接器(其可包括多种不同硬件接口中的任一者)，包括MiniDisplayPort(MDP)的显示端口、高清晰度多媒体接口(HDMI)、火线、或其他类型。

在一些实施例中，除了或替代直接地耦合至处理器2404，例如，连通性电路2431还可耦合至控制中枢2432。在一些实施例中，除了或替代直接地耦合至处理器2404，例如，显示器2422还可耦合至控制中枢2432。

在一些实施例中，装置2400包括存储器2430，存储器2430经由存储器接口2434耦合至处理器2404。存储器2430包括存储装置以用于将信息存储于装置2400中。存储器可包括非易失性(如果对于存储器装置的电力中断，那么状态不改变)和/或易失性(如果对于存储器装置的电力中断，那么状态为未确定的)存储装置。存储器装置2430可为动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、闪存装置、相变存储器装置，或具有合适性能以用作过程存储器的一些其它存储器装置。在一个实施例中，存储器2430可作为装置2400的系统存储器进行操作，以存储当一个或多个处理器2404执行应用或过程时使用的数据和指令。存储器2430可存储应用数据、用户数据、音乐、照片、文件或其它数据，以及与装置2400的应用和功能的执行有关的系统数据(无论长期的还是临时的)。

各种实施例和示例的元件还提供为机器可读介质(例如，存储器2430)以用于存储计算机可执行指令(例如，用以实施本文所讨论的任何其它进程的指令)。机器可读介质(例如，存储器2430)可包括但不限于闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)，或适于存储电子或计算机可执行指令的其它类型的机器可读介质。例如，本公开的实施例可作为计算机程序(例如，BIOS)下载，该计算机程序可经由通信链路(例如，调制解调器或网络连接)通过数据信号的方式从远程计算机(例如，服务器)传送至请求计算机(例如，客户端)。

在一些实施例中，装置2400包括温度测量电路2440，例如以用于测量装置2400的各种部件的温度。在一示例中，温度测量电路2440可嵌入或耦合或附接至各种部件，这些部件的温度将被测量和监测。例如，温度测量电路2440可测量以下项的一者或多者(或其内)的温度：核2408a、2408b、2408c、电压调节器2414、存储器2430、SOC 2401的母板、和/或装置2400的任何适当部件。

在一些实施例中，装置2400包括功率测量电路2442，例如用于测量由装置2400的一个或多个部件所消耗的功率。在一示例中，除了或替代测量功率，功率测量电路2442可测量电压和/或电流。在一示例中，功率管理电路2442可嵌入或耦合或附接至各种部件，这些部件的功率、电压和/或电流消耗将被测量和监测。例如，功率测量电路2442可测量由一个或多个电压调节器2414所供应的功率、电流和/或电压，供应至SOC 2401的功率，供应至装置2400的功率，由装置2400的处理器2404(或任何其它部件)所消耗的功率，等等。

在一些实施例中，装置2400包括一个或多个电压调节器电路，一般称为电压调节器(VR)2414。VR 2414以适当电压水平生成信号，可供应这些电压信号以操作装置2400的任何适当部件。仅作为示例，VR 2414示为将信号供应至装置2400的处理器2404。在一些实施例中，VR 2414接收一个或多个电压识别(VID)信号，并且基于这些VID信号以适当水平生成电压信号。各种类型的VR可用于VR 2414。例如，VR 2414可包括“降压”VR、“升压”VR、降压和升压VR的组合、低压降(LDO)调节器、切换DC-DC调节器等。降压VR通常用于电力传送应用，其中输入电压需以小于单位元素的比率转换成输出电压。升压VR通常用于电力传送应用，其中输入电压需以大于单位元素的比率转换成输出电压。在一些实施例中，每个处理器核具有其自己的VR，该VR由PCU 2410a/b和/或PMIC2412控制。在一些实施例中，每个核具有分布式LDO的网络以提供用于功率管理的有效控制。LDO可为数字的、模拟的，或数字或模拟LDO的组合。

在一些实施例中，装置2400包括一个或多个时钟生成器电路，一般称为时钟生成器2416。时钟生成器2416以适当频率水平生成时钟信号，该时钟信号可供应至装置2400的任何适当部件。仅作为示例，时钟生成器2416示为将时钟信号供应至装置2400的处理器2404。在一些实施例中，时钟生成器2416接收一个或多个频率识别(FID)信号，并且基于这些FID信号以适当频率生成时钟信号。

在一些实施例中，装置2400包括电池2418，电池2418将电力供应至装置2400的各种部件。仅作为示例，电池2418示为将电力供应至处理器2404。虽然图中未示出，但是装置2400可包括充电电路，例如以基于从交流(AC)适配器所接收的AC电源而对电池进行再充电。

在一些实施例中，装置2400包括功率控制单元(PCU)2410(还称为功率管理单元(PMU)、功率控制器等)。在一示例中，PCU 2410的一些部分可通过一个或多个处理核2408来实施，并且PCU 2410的这些部分利用虚线框来象征性地示出并标记为PCU 2410a。在一示例中，PCU 2410的一些其它部分可在处理核2408之外实施，并且PCU 2410的这些部分利用虚线框象征性地示出并标记为PCU 2410b。PCU 2410可实施装置2400的各种功率管理操作。PCU 2410可包括硬件接口、硬件电路、连接器、寄存器等，以及软件部件(例如，驱动器、协议栈)，以实施装置2400的各种功率管理操作。

在一些实施例中，装置2400包括功率管理集成电路(PMIC)2412，例如以实施装置2400的各种功率管理操作。在一些实施例中，PMIC 2412为可重新配置功率管理IC(RPMIC)和/或IMVP(

移动电压定位)。在一示例中，PMIC处于与处理器2404分开的IC芯片内。PMIC可实现装置2400的各种功率管理操作。PMIC 2412可包括硬件接口、硬件电路、连接器、寄存器等，以及软件部件(例如，驱动器、协议栈)，以实现装置2400的各种功率管理操作。

在一示例中，装置2400包括一个或两个PCU 2410或PMIC 2412。在一示例中，PCU2410或PMIC 2412的任一者可不存在于装置2400中，并且因此，这些部件利用虚线来示出。

装置2400的各种功率管理操作可通过PCU 2410、通过PMIC 2412、或通过PCU 2410和PMIC 2412的组合来执行。例如，PCU 2410和/或PMIC 2412可选择装置2400的各种部件的功率状态(例如，P状态)。例如，PCU 2410和/或PMIC 2412可选择装置2400的各种部件的功率状态(例如，根据ACPI(高级配置和电源接口)规范)。仅作为示例，PCU 2410和/或PMIC2412可引起装置2400的各种部件过渡至睡眠状态、活动状态、适当C状态(例如，C0状态或另一适当C状态，根据ACPI规范)等。在一示例中，PCU 2410和/或PMIC 2412可控制由VR 2414所输出的电压和/或由时钟生成器所输出的时钟信号的频率，例如通过分别输出VID信号和/或FID信号。在一示例中，PCU 2410和/或PMIC 2412可控制电池电量使用、电池2418的充电、以及与功率节省操作有关的特征。

时钟生成器2416可包括锁相环(PLL)、锁频环(FLL)、或任何合适的时钟源。在一些实施例中，处理器2404的每个核具有其自己的时钟源。因此，每个核可在独立于其它核的操作频率的频率下操作。在一些实施例中，PCU 2410和/或PMIC 2412执行自适应或动态频率缩放或调整。例如，如果处理器核未以其最大功率消耗阈值或限值操作，那么该核的时钟频率可增加。在一些实施例中，PCU 2410和/或PMIC 2412确定了处理器的每个核的操作状况，并且当PCU 2410和/或PMIC 2412确定该核以低于目标性能水平操作时，适时地调整该核的频率和/或电源电压，其中核时钟源(例如，该核的PLL)未失去锁定。例如，如果核从供电轨汲取小于对于该核或处理器2404所分配的总电流的电流，那么PCU 2410和/或PMIC 2412可暂时增加该内核或处理器2404的功率汲取(例如，通过增加时钟频率和/或电源电压水平)，以使得核或处理器2404可以较高性能水平执行。因此，在不违反产品可靠性的情况下，处理器2404的电压和/或频率可暂时增加。

在一示例中，PCU 2410和/或PMIC 2412可执行功率管理操作，例如至少部分地基于从功率管理电路2442、温度测量电路2440接收的测量值，电池2418的充电水平，和/或可用于功率管理的任何其它适当信息。为此，PMIC 2412通信地耦合至一个或多个传感器以感测/检测一种或多种因素的各种数值/变化，这些因素对于系统/平台的功率/热行为具有影响。一种或多种因素的示例包括电流、压降、温度、操作频率、操作电压、功率消耗、核间通信活动等。这些传感器的一者或多者可提供于计算系统的一个或多个部件或逻辑/IP块的物理附近(和/或与之热接触/耦合)。此外，在至少一个实施例中，(一个或多个)传感器可直接地耦合至PCU 2410和/或PMIC 2412，以允许PCU 2410和/或PMIC 2412至少部分地基于由这些传感器的一者或多者所检测的数值而管理处理器核能量。

还示出了装置2400的示例软件栈(尽管未示出该软件栈的所有元件)。仅作为示例，处理器2404可执行应用程序2450、操作系统2452、一个或多个功率管理(PM)特定应用程序(例如，一般称为PM应用2458)，等等。PM应用2458还可由PCU 2410和/或PMIC 2412来执行。OS 2452还可包括一个或多个PM应用2456a、2456b、2456c。OS 2452还可包括各种驱动器2454a、2454b、2454c等，其中一些可专门用于功率管理目的。在一些实施例中，装置2400还可包括基本输入/输出系统(BIOS)2420。BIOS 2420可与OS 2452通信(例如，经由一个或多个驱动器2454)，与处理器2404通信等。

例如，PM应用2458、2456、驱动器2454、BIOS 2420等中的一者或多者可用于实现功率管理特定的任务，例如以控制装置2400的各种部件的电压和/或频率，以控制装置2400的各种部件的唤醒状态、睡眠状态和/或任何其它适当功率状态，以控制电池电量使用、电池2418的充电、与功率节省操作有关的特征，等等。

说明书对于“一种实施例”、“一个实施”、“一些实施例”或“其它实施例”的提及意指结合该实施方式所描述的特定特征、结构或特性包括于至少一些实施例中，但不一定包括于所有实施例中。“一种实施例”、“一个实施例”或“一些实施例”的各种出现不一定全都指代相同实施例。如果说明书陈述“可以(may)”、“可能(might)”或“能够(could)”包括部件、特征、结构或特性，那么不要求包括该特定特定部件、特征、结构或特性。如果说明书或权利要求书提到“一种”或“一个”元件，那么这并非意指存在这些元件的仅一者。如果说明书或权利要求书提到“一个额外”元件，那么这并非排除存在一个以上的该额外元件。

此外，特定特征、结构、功能或特性可以任何合适方式组合于一个或多个实施例中。例如，在与第一实施例和第二实施例相关联的特定特征、结构、功能或特性为非互相排斥的任何情况下，第一实施例可与第二实施例相组合。

尽管本公开已结合其具体实施例来描述，但是此类实施例的许多替代形式、修改和变型根据前述描述对于本领域的技术人员将为显而易见的。本公开的实施例旨在囊括落入所附权利要求书的广泛范围内的所有此类替代形式、修改和变型。

此外，对于集成电路(IC)芯片和其它部件的周知功率/接地连接可示出或可未示出于所呈现的附图内，以简化说明和讨论并从而不模糊本公开。另外，布置可以框图形式示出以避免模糊本公开，并且还考虑到这样的事实：关于此类框图布置的实现方式的细节高度地取决于本公开将在其内实现的平台(即，此类细节应处于本领域技术人员的认知范围内)。在阐述具体细节(例如，电路)以描述本公开的示例实施例的情况下，对于本领域的技术人员应显而易见的是，本公开可在无这些具体细节的变化的情况下或在具有其变化的情况下付诸实践。因此，本说明书被视为说明性的而非限制性的。

实施例参考各种示例来描述。这些示例可以任何合适方式与其它示例进行组合。

示例1：一种设备，包括：第一通过栅极，所述第一通过栅极能够由第一信号和第二信号控制，其中所述第二信号为所述第一信号的互补信号；第二通过栅极，所述第二通过栅极能够由第三信号和第四信号控制，其中所述第四信号为所述第三信号的互补信号；第三通过栅极，所述第三通过栅极能够由第五信号和第六信号控制，其中所述第六信号为所述第五信号的互补信号，其中所述第一通过栅极、第二通过栅极和第三通过栅极耦合至节点；和器件的网络，所述器件的网络耦合至所述节点，其中所述器件的网络能够由所述第一信号、第二信号、第三信号、第四信号、第五信号或第六信号中的至少三者控制。

示例2：根据示例1所述的设备，其中所述器件的网络包括耦合至所述节点和地的下拉网络。

示例3：根据示例2所述的设备，其中所述下拉网络包括串联耦合在所述节点和所述地之间的至少三个晶体管。

示例4：根据示例3所述的设备，其中所述三个晶体管为n型晶体管。

示例5：根据示例1所述的设备，其中所述器件的网络包括耦合至所述节点和电源节点的上拉网络。

示例6：根据示例5所述的设备，其中所述上拉网络包括串联耦合在所述节点和所述电源节点之间的至少三个晶体管。

示例7：根据示例6所述的设备，其中所述三个晶体管为p型晶体管。

示例8：根据示例1所述的设备，其中所述器件的网络包括：耦合至所述节点和地的晶体管；和耦合至所述晶体管的栅极的组合逻辑门。

示例9：根据示例1所述的设备，其中所述器件的网络包括：耦合至所述节点的第一晶体管；与所述第一晶体管串联耦合的第二晶体管；和耦合至所述第一或第二晶体管的栅极的组合逻辑门。

示例10：根据示例1所述的设备，包括：耦合至所述第一通过栅极的第一反相器，其中所述第一反相器将由第一输入信号驱动；耦合至所述第二通过栅极的第二反相器，其中所述第二反相器将由第二输入信号驱动；耦合至所述第三通过栅极的第三反相器，其中所述第三反相器将由第三输入信号驱动；和耦合至所述第三通过栅极的第四反相器，其中所述第四反相器将由第四输入信号驱动。

示例11：一种设备，包括：第一三稳态缓冲器或反相器，所述第一三稳态缓冲器或反相器能够由第一信号和第二信号控制，其中所述第二信号为所述第一信号的互补信号；第二三稳态缓冲器或反相器，第二三稳态缓冲器或反相器能够由第三信号和第四信号控制，其中所述第四信号为所述第三信号的互补信号；第三三稳态缓冲器或反相器，所述第三三稳态缓冲器或反相器能够由第五信号和第六信号控制，其中所述第六信号为所述第五信号的互补信号，其中所述第一三稳态缓冲器或反相器、第二三稳态缓冲器或反相器和第三三稳态缓冲器或反相器耦合至节点；和器件的网络，所述器件的网络耦合至所述节点，其中所述器件的网络能够由所述第一信号、第二信号、第三信号、第四信号、第五信号或第六信号中的至少三者控制。

示例12：根据示例11所述的设备，其中所述器件的网络包括耦合至所述节点和地的下拉网络。

示例13：根据示例12所述的设备，其中所述下拉网络包括串联耦合在所述节点和所述地之间的至少三个晶体管。

示例14：根据示例13所述的设备，其中所述三个晶体管为n型晶体管。

示例15：根据示例11所述的设备，其中所述器件的网络包括耦合至所述节点和电源节点的上拉网络。

示例16：根据示例15所述的设备，其中所述上拉网络包括串联耦合在所述节点和所述电源节点之间的至少三个晶体管。

示例17：根据示例16所述的设备，其中所述三个晶体管为p型晶体管。

示例18：根据示例11所述的设备，其中所述器件的网络包括：耦合至所述节点和地的晶体管；和耦合至所述晶体管的栅极的组合逻辑门。

示例19：根据示例11所述的设备，其中所述器件的网络包括：耦合至所述节点的第一晶体管；与所述第一晶体管串联耦合的第二晶体管；和耦合至所述第二晶体管的栅极的组合逻辑门。

示例20：一种系统，包括：存储器；和耦合至所述存储器的处理器，其中所述处理器包括复用器，所述复用器包括：第一通过栅极，所述第一通过栅极能够由第一信号和第二信号控制，其中所述第二信号为所述第一信号的互补信号；第二通过栅极，所述第二通过栅极能够由第三信号和第四信号控制，其中所述第四信号为所述第三信号的互补信号；第三通过栅极，所述第三通过栅极能够由第五信号和第六信号控制，其中所述第六信号为所述第五信号的互补信号，其中所述第一通过栅极、第二通过栅极和第三通过栅极耦合至节点；和器件的网络，所述器件的网络耦合至所述节点，其中所述器件的网络能够由所述第一信号、第二信号、第三信号、第四信号、第五信号或第六信号中的至少三者控制。

示例21：根据示例20所述的系统，其中所述器件的网络包括以下项的一者：耦合至所述节点和地的下拉网络；或耦合至所述节点和电源节点的上拉网络。

提供摘要将使得读者能够查明本技术公开内容的实质和要点。摘要是在理解其不会用来限制权利要求书的范围或意义的前提下提交的。所附权利要求书由此并入具体实施方式中，其中每个权利要求自身作为单独实施例。

Claims (25)

1.一种设备，包括：

第一通过栅极，所述第一通过栅极能够由第一信号和第二信号控制，其中所述第二信号为所述第一信号的互补信号；

第二通过栅极，所述第二通过栅极能够由第三信号和第四信号控制，其中所述第四信号为所述第三信号的互补信号；

第三通过栅极，所述第三通过栅极能够由第五信号和第六信号控制，其中所述第六信号为所述第五信号的互补信号，其中所述第一通过栅极、第二通过栅极和第三通过栅极耦合至节点；和

器件的网络，所述器件的网络耦合至所述节点，其中所述器件的网络能够由所述第一信号、第二信号、第三信号、第四信号、第五信号或第六信号中的至少三者控制。

2.根据权利要求1所述的设备，其中所述器件的网络包括耦合至所述节点和地的下拉网络。

3.根据权利要求2所述的设备，其中所述下拉网络包括串联耦合在所述节点和所述地之间的至少三个晶体管。

4.根据权利要求3所述的设备，其中所述三个晶体管为n型晶体管。

5.根据权利要求1所述的设备，其中所述器件的网络包括耦合至所述节点和电源节点的上拉网络。

6.根据权利要求5所述的设备，其中所述上拉网络包括串联耦合在所述节点和所述电源节点之间的至少三个晶体管。

7.根据权利要求6所述的设备，其中所述三个晶体管为p型晶体管。

8.根据权利要求1所述的设备，其中所述器件的网络包括：

耦合至所述节点和地的晶体管；和

耦合至所述晶体管的栅极的组合逻辑门。

9.根据权利要求1所述的设备，其中所述器件的网络包括：

耦合至所述节点的第一晶体管；

与所述第一晶体管串联耦合的第二晶体管；和

耦合至所述第一晶体管或第二晶体管的栅极的组合逻辑门。

10.根据权利要求1至9中任一项所述的设备，包括：

耦合至所述第一通过栅极的第一反相器，其中所述第一反相器将由第一输入信号驱动；

耦合至所述第二通过栅极的第二反相器，其中所述第二反相器将由第二输入信号驱动；

耦合至所述第三通过栅极的第三反相器，其中所述第三反相器将由第三输入信号驱动；和

耦合至所述第三通过栅极的第四反相器，其中所述第四反相器将由第四输入信号驱动。

11.一种设备，包括：

第一三稳态缓冲器或反相器，所述第一三稳态缓冲器或反相器能够由第一信号和第二信号控制，其中所述第二信号为所述第一信号的互补信号；

第二三稳态缓冲器或反相器，第二三稳态缓冲器或反相器能够由第三信号和第四信号控制，其中所述第四信号为所述第三信号的互补信号；

第三三稳态缓冲器或反相器，所述第三三稳态缓冲器或反相器能够由第五信号和第六信号控制，其中所述第六信号为所述第五信号的互补信号，其中所述第一三稳态缓冲器或反相器、第二三稳态缓冲器或反相器和第三三稳态缓冲器或反相器耦合至节点；和

器件的网络，所述器件的网络耦合至所述节点，其中所述器件的网络能够由所述第一信号、第二信号、第三信号、第四信号、第五信号或第六信号中的至少三者控制。

12.根据权利要求11所述的设备，其中所述器件的网络包括耦合至所述节点和地的下拉网络。

13.根据权利要求12所述的设备，其中所述下拉网络包括串联耦合在所述节点和所述地之间的至少三个晶体管。

14.根据权利要求13所述的设备，其中所述三个晶体管为n型晶体管。

15.根据权利要求11所述的设备，其中所述器件的网络包括耦合至所述节点和电源节点的上拉网络。

16.根据权利要求15所述的设备，其中所述上拉网络包括串联耦合在所述节点和所述电源节点之间的至少三个晶体管。

17.根据权利要求16所述的设备，其中所述三个晶体管为p型晶体管。

18.根据权利要求11至17中任一项所述的设备，其中所述器件的网络包括：

耦合至所述节点和地的晶体管；和

耦合至所述晶体管的栅极的组合逻辑门。

19.根据权利要求11至17中任一项所述的设备，其中所述器件的网络包括：

耦合至所述节点的第一晶体管；

与所述第一晶体管串联耦合的第二晶体管；和

耦合至所述第二晶体管的栅极的组合逻辑门。

20.一种系统，包括：

存储器；和

耦合至所述存储器的处理器，其中所述处理器包括复用器，所述复用器包括根据权利要求1至10中任一项所述的设备；和

通信地耦合至所述处理器的无线接口。

21.一种系统，包括：

存储器；和

耦合至所述存储器的处理器，其中所述处理器包括复用器，所述复用器包括根据权利要求11至19中任一项所述的设备；和

通信地耦合至所述处理器的无线接口。

22.一种方法，包括：

由第一信号和第二信号控制第一通过栅极，其中所述第二信号为所述第一信号的互补信号；

由第三信号和第四信号控制第二通过栅极，其中所述第四信号为所述第三信号的互补信号；

由第五信号和第六信号控制第三通过栅极，其中所述第六信号为所述第五信号的互补信号，其中所述第一通过栅极、第二通过栅极和第三通过栅极耦合至节点；和

由所述第一信号、第二信号、第三信号、第四信号、第五信号或第六信号中的至少三者控制器件的网络，所述器件的网络耦合至所述节点。

23.根据权利要求22所述的方法，其中所述器件的网络包括耦合至所述节点和地的下拉网络。

24.根据权利要求23所述的方法，其中所述下拉网络包括串联耦合在节点和所述地之间的至少三个晶体管。

25.根据权利要求24所述的方法，其中所述三个晶体管为n型晶体管。

Images