KR100714021B1

KR100714021B1 - 출력 신호의 출력 지연 시간을 감소시키는 먹싱 회로

Info

Publication number: KR100714021B1
Application number: KR1020060053956A
Authority: KR
Inventors: 정호돈
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-06-15
Filing date: 2006-06-15
Publication date: 2007-05-04
Also published as: US20070290716A1; US7439774B2

Abstract

본 발명은 출력 신호의 출력 지연 시간을 감소시키는 먹싱 회로에 관한 것으로, 본 발명에 따른 먹싱 회로는, 복수의 먹싱부들과 먹싱 출력부를 포함한다. 복수의 먹싱부들 각각은, 먹싱 회로는, 복수의 먹싱부들과 먹싱 출력부를 포함한다. 복수의 먹싱부들 각각은, 초기화 신호에 응답하여 초기화되고, 선택 제어 신호에 응답하여, 입력 신호를 선택 출력 신호로서 출력한다. 먹싱 출력부는 복수의 먹싱부들로부터 수신되는 복수의 선택 출력 신호들을 로직 연산하고, 그 연산 결과에 따라 먹싱 출력 신호를 출력한다. 바람직하게, 초기화 신호는 복수의 먹싱부들 중 두 개의 먹싱부들에 의해 공유되고, 두 개의 먹싱부들 중 하나에 입력되는 초기화 신호는 두 개의 먹싱부들 중 나머지에 입력되는 선택 제어 신호이다. 본 발명에 따른 먹싱 회로는 분리된 먹싱 구조를 이용하여 부하를 감소시킴으로써, 출력 신호의 출력 지연 시간을 감소시킬 수 있다.

먹싱부, 먹싱 출력 신호, 선택 제어 신호, 먹싱 출력부, 선택 회로

Description

출력 신호의 출력 지연 시간을 감소시키는 먹싱 회로{Muxing circuit for reducing output delay time of output signals thereof}

도 1은 종래의 먹싱 회로를 개략적으로 나타내는 도면이다.

도 2는 도 1에 도시된 먹싱 회로의 동작과 관련된 신호들의 타이밍 도이다.

도 3은 본 발명의 일실시예에 따른 먹싱 회로의 블록 도이다.

도 4는 도 3에 도시된 먹싱부의 상세한 회로도이다.

도 5는 도 3에 도시된 먹싱 출력부를 상세히 나타내는 도면이다.

도 6은 도 3에 도시된 먹싱 회로의 동작과 관련된 신호들의 타이밍 도이다.

〈도면의 주요 부분에 대한 부호의 설명〉

100 : 먹싱 회로 X1∼X(J/4) : 먹싱부

110 : 먹싱 출력부 120∼150 : 선택 회로

160 : 래치 회로 170 : 초기화 회로

본 발명은 반도체 장치에 관한 것으로서, 특히, 먹싱 회로에 관한 것이다.

일반적으로, 먹싱 회로는 복수의 신호들 중 하나를 선택하여 그 선택된 신호 를 출력하거나, 또는 상기 복수의 신호들을 하나의 출력 단자를 통하여 설정된 시간 간격으로 하나씩 연속적으로 출력한다. 이처럼 입력되는 특정 신호들을 선택적으로 출력하기 위한 회로로서, 먹싱 회로가 주로 사용되고 있다. 도 1은 종래의 먹싱 회로를 개략적으로 나타내는 도면이다. 도 1을 참고하면, 먹싱 회로(10)는 선택 회로(11), 출력 회로(12), 및 초기화 회로(13)를 포함한다. 도 2를 참고하여, 상기 먹싱 회로(10)의 동작을 간략히 설명하면 다음과 같다. 먼저, 상기 초기화 회로(13)가 파워-업 신호(PWRUP)에 응답하여, 상기 선택 회로(11)의 출력 노드(OUT)의 전압 레벨을 설정된 전압으로 초기화시킨다. 이 후, 선택 제어 신호들(SEL1∼SELN)(N은 정수)이 순차적으로 하나씩 인에이블될 때, 입력 신호들(SCLK1∼SCLKN)(N은 정수)을 하나씩 순차적으로 선택 출력 신호(SO)로서 상기 출력 노드(OUT)에 출력한다. 상기 출력 회로(12)는 상기 출력 노드(OUT)를 통하여 수신되는 상기 선택 출력 신호(SO)에 응답하여, 먹싱 출력 신호(OUTEN)를 출력한다. 한편, 상기 선택 회로(11)의 부하(load)는 상기 선택 회로(11)에 입력되는 입력 신호의 수가 증가할수록 증가한다. 그 이유는, 상기 선택 회로(11)의 입력 신호의 수가 증가할 경우, 상기 선택 회로(11)가 증가한 입력 신호들을 선택하기 위한 추가의 회로들 더 포함해야 하기 때문이다. 상기 선택 회로(11)의 부하가 증가하면, 상기 선택 회로(11)가 상기 출력 노드(OUT)에 상기 선택 출력 신호(SO)를 출력하는 시점이 지연된다. 예를 들어, 상기 입력 신호들(SCLK1∼SCLK3, SCLK6∼SCLKN)이 로직 로우이고, 상기 입력 신호들(SCLK4, SCLK5)이 로직 하이인 경우, 상기 선택 출력 신호(SO)는 상기 선택 제어 신호(SEL4)가 인에이블 될 때 로직 하이로 된 후, 상기 선택 제어 신호(SEL5)가 디세이블 될 때 로직 로우로 되는 것이 바람직하다. 하지만, 상기 선택 회로(11)의 부하로 인하여, 도 2에서 참고되는 것과 같이, 상기 선택 출력 신호(SO)는 상기 선택 제어 신호(SEL4)가 인에이블되는 시점으로부터 시간(T) 동안 지연된 후 로직 하이로 된다. 결과적으로, 상기 먹싱 회로(10)가 상기 먹싱 출력 신호(OUTEN)를 출력하는 시점이 지연된다. 이처럼 상기 먹싱 회로(10)의 출력 시점이 지연될 경우, 상기 먹싱 회로(10)이 출력 신호에 따라 특정 동작을 실행하는 회로(미도시)가 오동작할 수 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 분리된 먹싱 구조를 이용하여 부하를 감소시킴으로써, 출력 신호의 출력 지연 시간을 감소시킬 수 있는 먹싱 회로를 제공하는 데 있다.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 먹싱 회로는, 복수의 먹싱부들과 먹싱 출력부를 포함한다. 복수의 먹싱부들 각각은, 초기화 신호에 응답하여 초기화되고, 선택 제어 신호에 응답하여, 입력 신호를 선택 출력 신호로서 출력한다. 먹싱 출력부는 복수의 먹싱부들로부터 수신되는 복수의 선택 출력 신호들을 로직 연산하고, 그 연산 결과에 따라 먹싱 출력 신호를 출력한다. 바람직하게, 초기화 신호는 복수의 먹싱부들 중 두 개의 먹싱부들에 의해 공유되고, 두 개의 먹싱부들 중 하나에 입력되는 초기화 신호는 두 개의 먹싱부들 중 나머지에 입력되는 선택 제어 신호이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 3은 본 발명의 일실시예에 따른 먹싱 회로의 블록 도이다. 도 3을 참고하면, 먹싱(muxing) 회로(100)는 복수의 먹싱부들(X1∼X(J/4))(J는 정수)과 먹싱 출력부(110)를 포함한다. 상기 먹싱부들(X1∼X(J/4))은 파워-업 신호(PWRUP)와 선택 제어 신호들(즉, 초기화 신호)(MX5, MX9, MX13,..., MX1)에 각각 응답하여 초기화된다. 상기 파워-업 신호(PWRUP)는 상기 먹싱 회로(100)를 포함하는 반도체 장치에 공급되는 전원 전압이 설정된 전압으로 될 때, 설정 시간 동안 로직 하이로 된 후, 로직 로우로 유지된다. 예를 들어, 상기 먹싱부(X1)는 상기 파워-업 신호(PWRUP)와 상기 선택 제어 신호(MX5)에 응답하여 초기화되고, 상기 먹싱부(X(J/4))는 상기 파워-업 신호(PWRUP)와 상기 선택 제어 신호(MX1)에 응답하여 초기화된다. 상기 먹싱부들(X1∼X(J/4)) 각각은 4개의 선택 제어 신호들 중 하나에 응답하여, 4개의 입력 신호들 중 하나를 선택하고, 그 선택된 신호를 선택 출력 신호로서 출력한다. 이를 좀 더 상세히 설명하면, 상기 먹싱부(X1)는 선택 제어 신호들(MX1∼MX4)에 응답하여, 입력 신호들(IN1∼IN4) 중 하나를 선택하고, 그 선택된 신호를 선택 출력 신호(MXO1)로서 출력한다. 상기 먹싱부(X1)는 상기 선택 제어 신호(MX5)와 상기 파워-업 신호(PWRUP)에 응답하여 초기화된다. 상기 먹싱부(X2)는 상기 선택 제어 신호 들(MX5∼MX8)에 응답하여, 입력 신호들(IN5∼IN8) 중 하나를 선택하고, 그 선택된 신호를 선택 출력 신호(MXO2)로서 출력한다. 상기 먹싱부(X2)는 선택 제어 신호(MX9)와 상기 파워-업 신호(PWRUP)에 응답하여 초기화된다. 한편, 상기 먹싱부(X(J/4))는 선택 제어 신호들(MX(J-3)∼MXJ)에 응답하여, 입력 신호들(IN(J-3)∼INJ) 중 하나를 선택하고, 그 선택된 신호를 선택 출력 신호(MXO(J/4))로서 출력한다. 상기 먹싱부(X(J/4))는 상기 선택 제어 신호(MX1)와 상기 파워-업 신호(PWRUP)에 응답하여 초기화된다. 상술한 것과 같이, 상기 먹싱부들(X1∼X(J/4)) 각각은 자신과 이웃한 먹싱부의 선택 제어 신호를 초기화 신호로서 수신한다. 즉, 상기 먹싱부(X1)는 상기 먹싱부(X2)에 입력되는 상기 선택 제어 신호(MX5)를 초기화 신호로서 수신하고, 상기 먹싱부(X2)는 상기 먹싱부(X3)에 입력되는 상기 선택 제어 신호(MX9)를 각각 초기화 신호로서 수신한다. 바람직하게, 상기 먹싱부들(X1∼X(J/4)) 중 하나가 상기 선택 출력 신호들(MXO1∼MXO(J/4)) 중 하나를 출력할 때, 나머지들은 출력 동작을 정지한다. 또, 상기 먹싱부(X(J/4))는 상기 먹싱부(X1)에 입력되는 상기 선택 제어 신호(MX1)를 초기화 신호로서 수신한다. 상기 먹싱 출력부(110)는 상기 먹싱부들(X1∼X(J/4))로부터 각각 수신되는 상기 선택 출력 신호들(MXO1∼MXO(J/4)을 로직 연산하고, 그 연산 결과에 따라 먹싱 출력 신호(MOUT)를 출력한다.

도 3에서는 상기 먹싱부들(X1∼X(J/4)) 각각에 4개의 입력 신호들이 입력되는 것이 일례로서 도시되었지만, 상기 먹싱부들(X1∼X(J/4)) 각각에 입력되는 입력 신호의 수는 필요에 따라 증가 또는 감소할 수 있다. 이 경우, 상기 먹싱부들(X1∼ X(J/4))에 각각 입력되는 선택 제어 신호의 수는 상기 먹싱부들(X1∼X(J/4))에 각각 입력되는 입력 신호의 수에 따라 결정될 수 있다. 또, 상기 먹싱부들(X1∼X(J/4))에 각각 입력되는 입력 신호의 수에 따라 상기 먹싱부들(X1∼X(J/4))을 각각 초기화시키는 선택 제어 신호가 변경될 수 있다. 예를 들어, 상기 먹싱부들(X1∼X(J/4)) 각각에 입력되는 입력 신호의 수가 7인 경우, 상기 먹싱부(X1)는 선택 제어 신호들(MX1∼MX7)에 응답하여, 입력 신호들(IN1∼IN7) 중 하나를 선택하고, 선택 제어 신호(MX8)와 상기 파워-업 신호(PWRUP)에 응답하여 초기화된다. 또, 상기 먹싱부(X2)는 선택 제어 신호들(MX8∼MX14)에 응답하여, 입력 신호들(IN8∼IN14) 중 하나를 선택하고, 선택 제어 신호(MX15)와 상기 파워-업 신호(PWRUP)에 응답하여 초기화된다.

도 4는 도 3에 도시된 먹싱부의 상세한 회로도이다. 상기 먹싱부들(X1∼X(J/4))의 구성 및 동작은 서로 유사하므로, 도 4에서는 상기 먹싱부(X1)의 구성 및 동작을 중심으로 설명하기로 한다. 도 4를 참고하면, 상기 먹싱부(X1)는 선택 회로들(120∼150), 래치 회로(160), 및 초기화 회로(170)를 포함한다. 상기 선택 회로들(120∼150)은 출력 노드(D)에 병렬로 연결된다. 상기 선택 회로들(120∼150)의 구성 및 구체적인 동작은 서로 유사하다. 상기 선택 회로들(120∼150)은 인버터들(121, 122 ∼ 151, 152)과 스위치 회로들(123∼153)을 포함한다. 바람직하게, 상기 스위치 회로들(123∼153)은 각각 전송 게이트로서 구현될 수 있다. 이하, 상기 스위치 회로들(123∼153) 각각은 전송 게이트로서 참조된다. 상기 선택 회로(120)는 상기 인버터들(121, 122)과 상기 전송 게이트(123)를 포함한다. 상기 인버 터(121)는 선택 제어 신호(MX1)를 반전시키고, 반전된 선택 제어 신호(MX1B)를 출력한다. 상기 인버터(122)는 상기 입력 신호(IN1)를 반전시키고, 반전된 입력 신호(IN1B)를 출력한다. 상기 전송 게이트(123)의 제1 단자에는 상기 반전된 입력 신호(IN1B)가 입력되고, 상기 전송 게이트(123)의 제2 단자는 상기 출력 노드(D)에 연결된다. 상기 전송 게이트(123)는 상기 선택 제어 신호(MX1)와 상기 반전된 선택 제어 신호(MX1B)에 응답하여 턴 온 또는 오프된다. 바람직하게, 상기 선택 제어 신호(MX1)가 로직 하이로 될 때, 상기 전송 게이트(123)가 턴 온된다. 상기 선택 회로(130)는 인버터들(131, 132)과 전송 게이트(133)를 포함한다. 상기 인버터(131)는 상기 선택 제어 신호(MX2)를 반전시키고, 반전된 선택 제어 신호(MX2B)를 출력한다. 상기 인버터(132)는 상기 입력 신호(IN2)를 반전시키고, 반전된 입력 신호(IN2B)를 출력한다. 상기 전송 게이트(133)의 제1 단자에는 상기 반전된 입력 신호(IN2B)가 입력되고, 상기 전송 게이트(133)의 제2 단자는 상기 출력 노드(D)에 연결된다. 상기 전송 게이트(133)는 상기 선택 제어 신호(MX2)와 상기 반전된 선택 제어 신호(MX2B)에 응답하여 턴 온 또는 오프된다. 바람직하게, 상기 선택 제어 신호(MX2)가 로직 하이로 될 때, 상기 전송 게이트(133)가 턴 온된다. 상기 선택 회로(140)는 인버터들(141, 142)과 전송 게이트(143)를 포함한다. 상기 인버터(141)는 상기 선택 제어 신호(MX3)를 반전시키고, 반전된 선택 제어 신호(MX3B)를 출력한다. 상기 인버터(142)는 상기 입력 신호(IN3)를 반전시키고, 반전된 입력 신호(IN3B)를 출력한다. 상기 전송 게이트(143)의 제1 단자에는 상기 반전된 입력 신호(IN3B)가 입력되고, 상기 전송 게이트(143)의 제2 단자는 상기 출력 노드(D)에 연결된다. 상기 전송 게이트(143)는 상기 선택 제어 신호(MX3)와 상기 반전된 선택 제어 신호(MX3B)에 응답하여 턴 온 또는 오프된다. 바람직하게, 상기 선택 제어 신호(MX3)가 로직 하이로 될 때, 상기 전송 게이트(143)가 턴 온된다. 상기 선택 회로(150)는 인버터들(151, 152)과 전송 게이트(153)를 포함한다. 상기 인버터(151)는 상기 선택 제어 신호(MX4)를 반전시키고, 반전된 선택 제어 신호(MX4B)를 출력한다. 상기 인버터(152)는 상기 입력 신호(IN4)를 반전시키고, 반전된 입력 신호(IN4B)를 출력한다. 상기 전송 게이트(153)의 제1 단자에는 상기 반전된 입력 신호(IN4B)가 입력되고, 상기 전송 게이트(153)의 제2 단자는 상기 출력 노드(D)에 연결된다. 상기 전송 게이트(153)는 상기 선택 제어 신호(MX4)와 상기 반전된 선택 제어 신호(MX4B)에 응답하여 턴 온 또는 오프된다. 바람직하게, 상기 선택 제어 신호(MX4)가 로직 하이로 될 때, 상기 전송 게이트(153)가 턴 온된다. 또, 상기 선택 제어 신호들(MX1∼MX4) 중 하나가 로직 하이로 될 때, 나머지들은 로직 로우로 유지된다. 그 결과, 상기 선택 회로들(120∼150) 중 하나가 상기 입력 신호들(IN1∼IN4) 중 하나를 반전시켜 상기 출력 노드(D)에 출력할 때, 나머지 선택 회로들은 동작하지 않는다. 택일적으로, 상기 선택 회로들(120∼150)은 하나의 인버터와 전송 게이트만을 포함할 수 있다. 이 경우, 상기 전송 게이트들(123∼153)의 제1 단자들에는 상기 입력 신호들(IN1∼IN4)이 각각 입력된다.

상기 래치 회로(160)는 상기 출력 노드(D)를 통하여 수신되는 상기 반전된 입력 신호들(IN1B∼IN4B) 중 하나를 래치하고, 그 래치된 신호를 선택 출력 신호(MXO1)로서 출력한다. 상기 래치 회로(160)는 상기 출력 노드(D)에 병렬로 연결 되는 인버터들(161, 162)을 포함한다. 상기 래치 회로(160)의 구성 및 구체적인 동작 설명은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 잘 이해할 수 있으므로, 생략된다. 상기 초기화 회로(170)는 상기 선택 제어 신호(즉, 초기화 신호)(MX5)와 상기 파워-업 신호(PWRUP)에 응답하여, 상기 출력 노드(D)에 설정된 전압(예를 들어, 내부 전압(VDD))을 공급하여, 상기 래치 회로(160)를 초기화한다. 상기 초기화 회로(170)는 NOR 게이트(171)와 스위치 회로(172)를 포함한다. 바람직하게, 상기 스위치 회로(172)는 PMOS 트랜지스터로서 구현될 수 있다. 상기 NOR 게이트(171)는 상기 초기화 신호(MX5)와 상기 파워-업 신호(PWRUP)에 응답하여 제어 신호(CTL)를 출력한다. 바람직하게, 상기 초기화 신호(MX5)와 상기 파워-업 신호(PWRUP)가 모두 로직 로우일 때, 상기 NOR 게이트(171)가 상기 제어 신호(CTL)를 로직 하이로 출력한다. 또, 상기 초기화 신호(MX5)와 상기 파워-업 신호(PWRUP) 중 어느 하나라도 로직 하이로 될 때, 상기 NOR 게이트(171)가 상기 제어 신호(CTL)를 로직 로우로 출력한다. 상기 스위치 회로(172)는 상기 제어 신호(CTL)가 로직 하이로 될 때 오프된다. 상기 스위치 회로(172)는 상기 제어 신호(CTL)가 로직 로우로 될 때, 온 되어, 상기 출력 노드(D)에 상기 내부 전압(VDD)을 공급한다. 그 결과, 상기 래치 회로(160)가 초기화 되어, 상기 선택 출력 신호(MXO1)를 로직 로우로 출력한다.

도 4에서는, 상기 먹싱부들(X1∼X(J/4)) 각각이 4개의 선택 회로들을 포함하는 것이 일례로서 도시되었지만, 상기 먹싱부들(X1∼X(J/4)) 각각에 포함되는 선택 회로의 수는 상기 먹싱부들(X1∼X(J/4)) 각각에 입력되는 입력 신호의 수에 따라 증가 또는 감소할 수 있다. 즉, 상기 출력 노드(D)에 출력되는 반전된 입력 신호(IN1B∼IN4B 중 하나)의 출력 지연 시간이 설정된 범위에 포함되는 한, 상기 출력 노드(D)에 병렬로 연결되는 상기 전송 게이트의 수가 입력 신호의 수에 따라 증가 또는 감소할 수 있다. 상기 먹싱부들(X1∼X(J/4)) 각각은 한정된 수의 선택 회로들을 포함하므로, 그 부하가 감소될 수 있다. 예를 들어, 상기 출력 노드(D)에 30개의 선택 회로들이 연결된 먹싱부와 비교할 때, 상기 먹싱부들(X1∼X(J/4)) 각각은 4개씩의 선택 회로들을 포함하므로, 그 부하가 더 감소할 수 있다. 결과적으로, 상기 먹싱부들(X1∼X(J/4)) 각각의 출력 지연 시간이 감소할 수 있다.

도 5는 도 3에 도시된 먹싱 출력부를 상세히 나타내는 도면이다. 도 5를 참고하면, 먹싱 출력부(110)는 NOR 게이트들(NR1∼NR(J/8)), NAND 게이트(111), 및 버퍼(112)를 포함한다. 상기 NOR 게이트들(NR1∼NR(J/8))은 두 개의 선택 출력 신호들을 각각 로직 연산한다. 예를 들어, 상기 NOR 게이트(NR1)는 상기 선택 출력 신호들(MXO1, MXO2)에 응답하여, 로직 신호(L1)를 출력한다. 상기 NOR 게이트(NR2)는 상기 선택 출력 신호들(MXO3, MXO4)에 응답하여, 로직 신호(L2)를 출력한다. 상기 NOR 게이트(NR(J/8))는 상기 선택 출력 신호들(MXO(J/4 - 1), MXO(J/4))에 응답하여, 로직 신호(L(J/8))를 출력한다. 상기 NAND 게이트(111)는 상기 로직 신호들(L1∼L(J/8))에 응답하여, 먹싱 출력 신호(MOUT)를 출력한다. 상기 버퍼(112)는 상기 NAND 게이트(111)의 출력 단자에 직렬로 연결된 인버터들(113, 114)을 포함한다. 상기 버퍼(112)는 상기 먹싱 출력 신호(MOUT)를 버퍼링하여 출력한다.

도 5에서는 상기 먹싱 출력부(110)가 상기 NOR 게이트들(NR1∼NR(J/8))을 포 함하는 것이 일례로서 도시되었지만, 택일적으로, 도 7에 도시된 것과 같이, 상기 먹싱 출력부(110)가 두 개의 NOR 게이트를 포함할 수 있다. 도 7을 참고하면, 상기 먹싱 출력부(110)는 NOR 게이트들(115, 116), NAND 게이트(111), 및 버퍼(112)를 포함한다. 상기 NOR 게이트(115)는 상기 선택 출력 신호들(MXO1∼MXO(J/8))에 응답하여, 로직 신호(L11)를 출력한다. 상기 NOR 게이트(116)는 상기 선택 출력 신호들(MX(J/8 + 1)∼MXO(J/4))에 응답하여, 로직 신호(L12)를 출력한다. 상기 NAND 게이트(111)는 상기 로직 신호들(L12)에 응답하여, 상기 먹싱 출력 신호(MOUT)를 출력한다.

다음으로, 도 6을 참고하여, 상기 먹싱 회로(100)의 동작 과정을 좀 더 상세히 설명한다. 본 실시예에서는, 설명의 편의상 상기 먹싱부들(X1∼X(J/4)) 각각에 4개의 입력 신호들이 입력되는 경우, 상기 먹싱 회로(100)의 동작 과정을 설명한다. 도 6은 도 3에 도시된 먹싱 회로의 동작과 관련된 신호들의 타이밍 도이다. 도 6에서 참고되는 것과 같이, 선택 제어 신호들(MX1∼MXJ)이 하나씩 순차적으로 설정 시간 동안 로직 하이로 된다. 상기 선택 제어 신호들(MX1∼MX3, MX6∼MXJ)이 각각 로직 하이로 될 때, 입력 신호들(IN1∼IN3, IN6∼INJ)은 로직 로우로 유지된다. 또, 상기 선택 제어 신호들(MX4, MX5)이 각각 로직 하이로 될 때, 입력 신호들(IN4, IN5)은 로직 하이로 된다. 상기 선택 제어 신호(MX1)가 로직 하이로 될 때, 상기 선택 제어 신호(MX1)에 응답하여, 먹싱부(X1)의 선택 회로(120)가 상기 입력 신호(IN1)를 반전시켜, 반전된 입력 신호(IN1B)를 출력 노드(D1)에 출력한다. 상기 먹싱부(X1)의 래치 회로(160)는 상기 반전된 입력 신호(IN1B)를 래치하고, 선 택 출력 신호(MXO1)를 출력한다. 상기 입력 신호(IN1)가 로직 로우이므로, 상기 래치 회로(160)는 상기 선택 출력 신호(MXO1)를 로직 로우로 출력한다. 이 후, 상기 선택 제어 신호(MX2)가 로직 하이로 될 때, 상기 먹싱부(X1)의 선택 회로(130)가 상기 선택 제어 신호(MX2)에 응답하여, 상기 입력 신호(IN2)를 반전시켜, 반전된 입력 신호(IN2B)를 상기 출력 노드(D1)에 출력한다. 상기 래치 회로(160)는 상기 반전된 입력 신호(IN2B)를 래치히고, 선택 출력 신호(MXO1)를 출력한다. 상기 입력 신호(IN2)가 로직 로우이므로, 상기 래치 회로(160)는 상기 선택 출력 신호(MXO1)를 로직 로우로 출력한다. 상기 선택 제어 신호(MX3)가 로직 하이로 될 때, 상기 먹싱부(X1)의 선택 회로(140)가 상기 선택 제어 신호(MX3)에 응답하여, 상기 입력 신호(IN3)를 반전시켜, 반전된 입력 신호(IN3B)를 상기 출력 노드(D1)에 출력한다. 상기 래치 회로(160)는 상기 반전된 입력 신호(IN3B)를 래치히고, 선택 출력 신호(MXO1)를 출력한다. 상기 입력 신호(IN3)가 로직 로우이므로, 상기 래치 회로(160)는 상기 선택 출력 신호(MXO1)를 로직 로우로 출력한다. 상기 선택 제어 신호(MX4)가 로직 하이로 될 때, 상기 먹싱부(X1)의 선택 회로(150)가 상기 선택 제어 신호(MX4)에 응답하여, 상기 입력 신호(IN4)를 반전시켜, 반전된 입력 신호(IN4B)를 상기 출력 노드(D1)에 출력한다. 상기 래치 회로(160)는 상기 반전된 입력 신호(IN4B)를 래치히고, 선택 출력 신호(MXO1)를 출력한다. 상기 입력 신호(IN4)가 로직 하이이므로, 상기 래치 회로(160)는 상기 선택 출력 신호(MXO1)를 로직 하이로 출력한다. 이 후, 상기 선택 제어 신호(MX5)가 로직 하이로 될 때, 상기 먹싱부(X1)의 초기화 회로(170)는 상기 출력 노드(D)에 상기 내부 전압(VDD)을 공급한다. 그 결과, 상기 먹싱부(X1)의 상기 래치 회로(160)가 초기화되어, 상기 선택 출력 신호(MXO1)를 로직 로우로 출력한다. 한편, 상기 선택 제어 신호(MX5)가 로직 하이로 될 때, 상기 먹싱부(X2)의 선택 회로(120)가 상기 선택 제어 신호(MX5)에 응답하여, 상기 입력 신호(IN5)를 반전시켜, 반전된 입력 신호(IN5B)를 상기 먹싱부(X2)의 출력 노드(D1)에 출력한다. 상기 먹싱부(X2)의 래치 회로(160)는 상기 반전된 입력 신호(IN5B)를 래치히고, 상기 선택 출력 신호(MXO2)를 출력한다. 상기 입력 신호(IN5)가 로직 하이이므로, 상기 먹싱부(X2)의 래치 회로(160)는 상기 선택 출력 신호(MXO2)를 로직 하이로 출력한다. 이 후, 먹싱부들(X2∼X(J/4))은 상기 먹싱부(X1)와 유사하게 동작하여, 상기 선택 출력 신호들(MX02∼MXO(J/4))을 각각 출력한다. 상기 입력 신호들(IN1∼IN3, IN6∼INJ)은 로직 로우로 유지되고, 상기 입력 신호들(IN4, IN5)은 로직 하이로 유지되므로, 상기 선택 제어 신호(MX4)가 로직 하이인 동안 상기 먹싱부(X1)가 상기 선택 출력 신호(MXO1)를 로직 하이로 출력한다. 또, 상기 선택 제어 신호(MX5)가 로직 하이인 동안 상기 먹싱부(X2)가 상기 선택 출력 신호(MXO2)를 로직 하이로 출력한다. 상기 먹싱 출력부(110)는 NOR 게이트(NR1)는 상기 선택 출력 신호들(MXO1, MXO2)이 각각 로직 하이인 동안 로직 신호(L1)를 로직 로우로 출력한다. 한편, 상기 선택 출력 신호들(MXO3∼MXO(J/4))이 로직 로우로 유지되므로, NOR 게이트들(NR2∼NR(J/8))은 로직 신호들(L2∼L(J/8))을 로직 하이로 출력한다. 상기 먹싱 출력부(110)의 NAND 게이트(111)는 상기 로직 신호(L1)가 로직 로우인 동안 먹싱 출력 신호(MOUT)를 로직 하이로 출력한다. 상기 먹싱 출력부(110)의 버퍼(112)는 상기 먹싱 출력 신 호(MOUT)를 버퍼링하여 출력한다. 상술한 것과 같이, 상기 먹싱 회로(100)는 분리된 먹싱 구조를 갖는 복수의 먹싱부들을 포함하므로, 먹싱부들 각각의 부하가 감소하여, 먹싱 출력 신호의 출력 지연 시간이 감소될 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 따른 먹싱 회로는 분리된 먹싱 구조를 이용하여 부하를 감소시킴으로써, 출력 신호의 출력 지연 시간을 감소시킬 수 있다.

Claims

복수의 먹싱부들; 및

상기 복수의 먹싱부들로부터 수신되는 복수의 선택 출력 신호들을 로직 연산하고, 그 연산 결과에 따라 먹싱 출력 신호를 출력하는 먹싱 출력부를 포함하고,

상기 복수의 먹싱부들 각각은, 초기화 신호에 응답하여 초기화되고, 선택 제어 신호에 응답하여, 입력 신호를 상기 선택 출력 신호로서 출력하고,

상기 초기화 신호는 상기 복수의 먹싱부들 중 두 개의 먹싱부들에 의해 공유되고, 상기 두 개의 먹싱부들 중 하나에 입력되는 상기 초기화 신호는 상기 두 개의 먹싱부들 중 나머지에 입력되는 상기 선택 제어 신호인 먹싱 회로.
제1항에 있어서, 상기 복수의 먹싱부들 각각은,

출력 노드에 연결되고, 상기 선택 제어 신호에 응답하여, 상기 입력 신호를 상기 출력 노드에 출력하는 선택 회로;

상기 출력 노드를 통하여 수신되는 상기 입력 신호를 래치하고, 그 래치된 신호를 상기 선택 출력 신호로서 출력하는 래치 회로; 및

상기 초기화 신호에 응답하여, 상기 출력 선택 신호를 초기화하는 초기화 회로를 포함하는 먹싱 회로.
제2항에 있어서,

상기 복수의 먹싱부들 각각은, 상기 선택 회로에 병렬로 상기 출력 노드에 연결되고, 추가의 선택 제어 신호에 응답하여, 추가의 입력 신호를 상기 출력 노드에 출력하는 적어도 하나의 추가의 선택 회로를 더 포함하는 먹싱 회로.
제3항에 있어서,

상기 복수의 먹싱부들 각각에 입력되는 상기 입력 신호의 수에 따라, 상기 복수의 먹싱부들 각각에 포함되는 상기 선택 회로의 수가 결정되는 먹싱 회로.
제3항에 있어서, 상기 선택 회로 또는 상기 추가의 선택 회로는,

상기 선택 제어 신호 또는 상기 추가의 선택 제어 신호를 반전시키고, 반전된 선택 제어 신호 또는 반전된 추가의 선택 제어 신호를 출력하는 인버터; 및

상기 입력 신호 또는 상기 추가의 입력 신호가 입력되는 제1 단자와, 상기 출력 노드에 연결되는 제2 단자를 포함하고, 상기 선택 제어 신호 및 상기 반전된 선택 제어 신호, 또는 상기 추가의 선택 제어 신호 및 상기 반전된 추가의 선택 제어 신호에 응답하여, 온 또는 오프 되는 스위치 회로를 포함하는 먹싱 회로.
제5항에 있어서, 상기 선택 회로 또는 상기 추가의 선택 회로는,

상기 입력 신호 또는 상기 추가의 입력 신호를 반전시키고, 반전된 입력 신호 또는 반전된 추가의 입력 신호를 상기 제1 단자에 출력하는 추가의 인버터를 더 포함하고,

상기 스위치 회로는 온 될 때, 상기 제1 단자를 통하여 수신되는 상기 반전된 입력 신호 또는 반전된 추가의 입력 신호를 상기 출력 노드에 출력하는 먹싱 회로.
제5항에 있어서,

상기 스위치 회로는 전송 게이트를 포함하는 먹싱 회로.
제2항에 있어서,

상기 설정된 전압은 내부 전압이고,

상기 초기화 회로는,

상기 초기화 신호에 응답하여, 제어 신호를 출력하는 NOR 게이트; 및

상기 내부 전압이 입력되는 제1 단자와, 상기 출력 노드에 연결되는 제2 단자를 포함하고, 상기 제어 신호에 응답하여 온 또는 오프 되는 스위치 회로를 포함하는 먹싱 회로.
제8항에 있어서,

상기 스위치 회로는 PMOS 트랜지스터를 포함하는 먹싱 회로.
제1항에 있어서,

상기 먹싱 출력부는,

복수의 NOR 게이트들; 및

상기 복수의 NOR 게이트들로부터 수신되는 복수의 로직 신호들에 응답하여, 상기 먹싱 출력 신호를 출력하는 NAND 게이트를 포함하고,

상기 복수의 NOR 게이트들 각각은, 상기 복수의 선택 출력 신호들 중 일부에 응답하여, 상기 복수의 로직 신호들 중 하나를 출력하고,

상기 복수의 NOR 게이트들에 각각 입력되는 선택 출력 신호들은 서로 다른 먹싱 회로.
제1항에 있어서,

상기 먹싱 출력부는,

상기 복수의 선택 출력 신호들 중 일부에 응답하여, 제1 로직 신호를 출력하는 제1 NOR 게이트;

나머지 선택 출력 신호들에 응답하여, 제2 로직 신호를 출력하는 제2 NOR 게이트; 및

상기 제1 및 제2 로직 신호들에 응답하여, 상기 먹싱 출력 신호를 출력하는 NAND 게이트를 포함하는 먹싱 회로.
제1항에 있어서,

상기 복수의 먹싱부들 중 하나가 상기 복수의 선택 출력 신호들 중 하나를 출력할 때, 나머지들은 동작하지 않고,

상기 복수의 먹싱부들 각각은, 상기 복수의 선택 출력 신호들 중 하나를 출력한 후, 상기 초기화 신호에 따라 초기화되는 먹싱 회로.