TW202127171A - 數位線性調節器鉗位方法及設備 - Google Patents

Abstract

一種電源架構在完全整合式電壓調節器(FIVR)及數位線性電壓調節器(D-LVR)之低VID及低CPU損耗下在整合式VR中無額外功率損耗時組合了一傳統單級功率遞送之益處。該D-LVR不與主要功率流串聯，而是與其並聯。藉由將該數位LVR與一主要VR (例如，母板VR)並聯置放，CPU VID降低且處理器核心功耗降低。該電源架構減小了用於輸入電源位準之防護帶，由此減小總功耗，此係由於母板VR規格可放寬，從而節省成本及功率。該電源架構在矽之一小額外成本及低調整複雜度下顯著提高CPU效能。

Description

數位線性調節器鉗位方法及設備

本發明係有關於數位線性調節器鉗位方法及設備。

發明背景

在每一新程序技術節點下，在功率遞送、功耗等方面改良系統單晶片(SoC)之效能變得更加困難。此引起SoC峰值功率之增長，這掩蓋了矽效能在給定功率下無明顯改良。另外，洩漏功率變為總SoC功耗之較高百分比。另外，病毒應用程式擴散開來，這導致功耗情境之可能惡化。為了計算峰值SoC電流，必須考慮此等病毒應用程式。

隨著SoC、中央處理單元(CPU)或圖形處理器單元(GPU)的最大電流供應Iccmax不斷增大，判定或計算電壓調節器之輸入電壓變得非常重要，因為由於SoC、CPU或GPU之突然負載要求，輸入電壓可能會下降。為了考慮這種突然下降，選擇輸入供應電壓之高於所需的電壓位準來覆蓋寬負載頻譜。此高於所需的電壓位準引起較高封裝功率耗散及較低效能，因為大部分時間並不需要此類高輸入供應電壓。此高於所需的電壓位準係基於若干因素，諸如母板(MB)負載線(LL)及最大處理器電流要求；MB電壓調節器(VR)輸出電壓之不準確性(例如，由於波動、DC偏移、負載線不準確性等)；以及製造中之額外防護帶。此等因素使至處理器核心、SoC、CPU或GPU之輸入電壓供應增加，甚至在至此類負載之現實峰值電流比Imax低得多時。

至各種負載之現實峰值電流比來自病毒之Imax(Iccmax)低得多，因為應用動態電容(Cdyn)比最壞情況Cdyn低得多。電壓識別程式碼(VID)係基於最壞情況MB VR效能，其通常未展現。製造中之額外防護帶係基於來自病毒應用程式之功率汲取之積極估計。

依據本發明之一實施例，係特地提出一種設備，其包含：一第一電壓調節器(VR)，其具有一第一效率；一第二VR，其具有一第二效率，其中該第二效率低於該第一效率；多個電源閘，其耦接至該第一VR之一輸出及該第二VR之一輸出；以及一負載，其經由一輸入電源軌耦接至該多個電源閘。

較佳實施例之詳細說明

各種實施例描述一種電源架構，其在完全整合式電壓調節器(FIVR)及數位線性電壓調節器(D-LVR)之低VID及低CPU損耗下在整合式VR中無額外功率損耗時組合了傳統單級功率遞送之益處。在各種實施例中，D-LVR不與主要功率流串聯，而是與其並聯。例如，D-LVR電源閘並聯耦接至MB VR以將輸入電力供應提供至負載(例如，處理器核心)。在一些實施例中，快速線性調節器設置在晶粒中，該晶粒與具有主動負載線之母板VR並聯。

存在各種實施例之多種技術效果。例如，藉由將數位LVR與主要VR(例如，母板VR)並聯置放，CPU VID降低且處理器核心功耗降低。因而，CPU操作之有效電壓降低。電源架構減小輸入電源位準之多個防護帶，由此減小總功耗。電源架構在矽之小額外成本、低調整複雜度，及相對較小額外母板VR下顯著提高CPU效能。自各種圖及實施例中，其他技術效果將顯而易見。

在以下描述中，論述眾多細節以提供對本揭露內容之實施例之更透徹解釋。然而，熟習此項技術者將顯而易見，可在沒有此等特定細節之情況下實踐本揭露內容之實施例。在其他情況下，以方塊圖形式而非詳細展示熟知結構及裝置以免混淆本揭露內容之實施例。

應注意，在實施例之對應圖式中，藉由線來表示信號。一些線可能較粗，以指示更多組成信號路徑；及/或在一或多個末端處具有箭頭，以指示主要資訊流動方向。此等指示不意欲為限制性的。確切而言，結合一或多個例示性實施例使用該等線以促進對電路或邏輯單元之更容易理解。如藉由設計需求或偏好指示之任何所表示信號實際上可包含可在任一方向上行進且可藉由任何合適類型之信號方案實施之一或多個信號。

貫穿本說明書，且在申請專利範圍中，術語「已連接」意謂已連接之事物之間的直接連接，諸如電氣、機械或磁性連接，而無任何中間裝置。

此處，術語「類比信號」為任何連續信號，其中該信號之時變特徵(變數)表示某一其他時變量，亦即該信號類似於另一時變信號。

此處，術語「數位信號」為物理信號，其表示離散值序列(經量化離散時間信號)，例如任意位元串流或經數位化(經取樣及類比/數位轉換)類比信號。

術語「耦接」意謂已連接之事物之間的直接或間接連接，諸如直接電氣、機械或磁性連接，或經由一或多個被動或主動中間裝置之間接連接。

此處，術語「鄰近」通常係指一事物的位置相鄰(例如，緊鄰或接近，在其間具有一或多個事物)或鄰接另一事物(例如，毗鄰另一事物)。

術語「電路」或「模組」可指經配置以彼此協作以提供所要功能之一或多個被動及/或主動組件。

術語「信號」可指至少一種電流信號、電壓信號、磁信號或資料/時脈信號。「一」及「該」之含義包括多個參考物。「在……中」之含義包括「在……中」及「在……上」。

術語「按比例調整」大體上係指將設計(示意圖及佈局)自一種製程技術轉換成另一種製程技術且隨後減少佈局區域。術語「按比例調整」大體上亦指在相同技術節點內精簡佈局及裝置。術語「按比例調整」亦可指相對於另一參數，例如電源位準，調整(例如，減速或加速，亦即，分別按比例縮小或按比例擴大)信號頻率。術語「實質上」、「接近」、「大致」、「幾乎」及「約」通常係指在目標值之+/-10%內。

除非另外指定，否則使用序數形容詞「第一」、「第二」及「第三」等描述共同物件僅指示正參考類似物件之不同例項，且並不意欲暗示如此描述之物件必須在給定序列中，無論在時間上、空間上、等級上抑或以任何其他方式。

出於本揭露內容之目的，片語「A及/或B」及「A或B」意謂(A)、(B)或(A及B)。出於本揭露內容之目的，片語「A、B及/或C」意謂(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B及C)。

在說明書中且在申請專利範圍中，術語「左側」、「右側」、「前部」、「後部」、「頂部」、「底部」、「在……上」、「在……下」等(若存在)用於描述性目的且未必用於描述永久性相對位置。

將指出，圖中具有與任何其他圖中之元件相同的附圖標記(或名稱)的彼等元件可以類似於所描述之方式之任何方式操作或起作用，但不限於此類情形。

出於實施例之目的，此處所描述之各種電路及邏輯區塊中之電晶體為金屬氧化物半導體(MOS)電晶體或其衍生物，其中MOS電晶體包括汲極、源極、閘極及塊狀端子。電晶體及/或MOS電晶體衍生物亦包括三閘極及FinFET電晶體、環繞式閘極圓柱形電晶體、隧穿FET (TFET)、方線、矩形帶狀電晶體、鐵電FET (FeFET)，或如碳奈米管或自旋電子裝置的其他實施電晶體功能性之裝置。MOSFET對稱源極及汲極端子，亦即，此處該等端子為相同端子且可互換地使用。另一方面，TFET裝置具有不對稱源極及汲極端子。熟習此項技術者將瞭解，可在不脫離本揭露內容之範疇的情況下使用其他電晶體，例如雙極接面電晶體(BJT PNP/NPN)、BiCMOS、CMOS等。

圖1 說明展示隨處理器核心電流而變之處理器核心電壓之標繪圖100。此處，x軸為以安培[A]為單位之處理器核心電流(或CPU或圖形處理單元(GPU)電流)，而y軸為以伏特(V)為單位之處理器核心電壓(或CPU或GPU電壓)。標繪圖100中之CPU或GPU電流為CPU或GPU應用比率之函數。例如，在給定頻率下，CPU或GPU消耗電流，其與應用比率大致成比例。此處，術語「應用比率」一般指示CPU在給定指令之執行期間之功耗對比在功率要求最高的病毒應用程式之執行期間所消耗之功率之間的比率。標繪圖100展示由於主動電壓定位(AVP)，CPU可見之輸入供應電壓隨CPU消耗之電流之增大而減小。當CPU不消耗電流時，例如，CPU電壓等於CPU電源單元中設定之電壓識別(VID)。當CPU在較高電流負載(例如，60 A)下操作時，其供應電壓下降(例如，下降至1.1 V)。

圖2 說明母板電壓調節器(VR)與處理器及整合式VR串聯耦接之電源架構200。架構200由單母板(MB) VR 201、輸出阻抗202、完全整合式VR (FIVR)或數位線性VR (D-LVR) 203、負載線204，及處理器205 (或任何負載)組成。輸出阻抗202有可能為例如藉由MB VR 201維持之主動輸出阻抗。此處，FIVR或D-LVR 203展示為SoC 206之部分。FIVR 203一般提供幾乎零輸出負載線。儘管FIVR 203有效地降低負載線204，但其面臨挑戰。

例如，FIVR 203消耗功率(此為與CPU消耗之所有功率串聯的功率轉換之額外階段)，在一些情況下，這可能超出了補償由於較低負載線204之優點。FIVR 203亦佔據大量晶粒空間，並增大封裝大小。FIVR 203之另一挑戰在於其輸入電壓仍限於最大值與最小值之間，且MB負載線(包括封裝阻抗)可經由對Iccmax之限制而限制CPU效能。此外，FIVR增加了矽之損耗，這會加熱VPU並限制其效能，以及增加總系統功率。

將D-LVR與MB VR 201串聯置放(替代與FIVR串聯置放)亦由於串聯而增加功率損耗。為了支援D-LVR 203對最壞可能病毒之操作，至D-LVR 203之輸入電壓對於最壞情況應用比率情境必須維持在最高位準。

在一些實施例中，將感測器或監視器添加至電源架構，感測器或監視器監控CPU電壓並在至D-LVR 203之輸入電壓之CPU電壓低於特定臨限值時對CPU進行節流。此處，術語「節流」通常係指藉由例如降低CPU之操作頻率或在指令管線中插入低功率指令而降低CPU負載。在此情況下，MB VID可設定得較低，且CPU功耗可經最小化。具有感測器之功率遞送架構之一個挑戰在於若VID設定得過高，則不存在足夠功率效益，因為CPU將由於高輸入供應而消耗大量功率。若另一方面，VID設定得過低，則CPU將始終被節流，且CPU效能將受損。另外，將VID設定在本身有雜訊之CPU輸入電壓之約束內使得此架構成為挑戰。

圖3 說明根據一些實施例的具有雙母板VR之電源架構300。相較於電源架構200，此處，移除串聯耦接之FIVR或D-LVR 203且引入第二MB VR 301。MB VR 301提供次要輸入供應VinMB2，而MB VR 201供應主要輸入電壓供應VinMB1。在各種實施例中，多個電源閘(PG)1至「n」並聯耦接且亦耦接至SoC輸入供應軌Vin。此等電源閘可在SoC 206內部或在晶粒外。此處，信號或供應之名稱可與節點或軌名稱互換地使用。例如，取決於語句之上下文，Vin可指代信號或電源Vin，或功率節點或電源軌Vin。在各種實施例中，提供控制器307，其使用pgControl程式碼(多位元信號)啟用或停用電源閘PG1至PGn。控制器307可為MB VR 2 301之部分、SoC 306之部分，或功率管理積體電路(PMIC)之部分。控制器307可用於在Vin達到處理器204之電源閘電晶體之臨限電壓之前接通電源閘。

電源架構300實現極大效能優勢，且可用於多個應用中，且相對易於實施。在一些實施例中，MB VR 2 301為D-LVR (線性電壓調節器)，且其被設計成將CPU 205的輸入處之電壓Vin維持在給定電壓位準Vmin (其可比實際CPU最小電壓高出10 mV至15 mV)下。MB VR 2 301亦可為切換調節器，其中電源閘PG1至PGn負責將輸入電壓Vin維持高於CPU Vmin電壓。此處，術語「Vmin」通常係指最小操作電壓，當低於該最小操作電壓時，記憶體或正反器中之資料不再保持穩定。當低於Vmin時，信號不再可能及時經由CPU 205傳播。例如，當供應位準降至低於Vmin時，無法再保證經由CPU 205之及時信號傳播。在Vmin下及高於Vmin下，處理器恰當地操作。

藉由控制接通之電源閘(或功率場效電晶體) PG1至PGn之數目，控制器307可將CPU輸入電壓Vin鉗位處於或高於設定值-Vmin電壓。在各種實施例中，MB VR 2 301相較於MB VR 201為小得多的電壓調節器。例如，MB VR 2 301可具有高於MB VR 1 201之切換頻率的切換頻率以使其成本及大小最小化。MB VR 2 301可被設計成僅支援CPU功率之瞬時偏移，且因此MB VR 3 301之組件可較小，此係因為彼等組件並不需要被設計成自熱角度承受CPU功率。

MB VR 2 301之效率相較於MB VR 1 201之效率可較低。此處，MB VR之效率通常係指其輸出功率與輸入功率之間的比率。MB VR 2 301具有較低效率之一個原因係因為其操作預期僅瞬時進行，且因此預期不會增加系統熱負載電池運行時間，且MB VR 2 301之組件可被設計成僅承受CPU功率偏移之電應力。在一些實施例中，所添加D-LVR鉗位(例如，電源閘PG1至PGn，VinMB2與Vin之間的比率)並不被設計成高效地操作，因為此等電源閘僅使用較短持續時間及較短工作循環。然而，在一些實施例中，電源閘PG1至PGn經設計用於高效率。例如，VinMB2與Vin之間的電壓比率可接近於1。在一些實施例中，電源閘PG1至PGn經二進位加權。在一些實施例中，電源閘PG1至PGn經溫度計加權。在一些實施例中，PG1至PGn之電阻基於PG1至PGn閘極至源極電壓改變而調變。自MB VR 2 301至D-LVR電源閘PG1至PGn及自D-LVR電源閘PG1至PGn至CPU 205之阻抗均無需極低，因為預期MB電壓VinMB1足夠高，以在其途中推動阻抗。

在一些實施例中，移除控制器307以進一步簡化設計。例如，自然地切斷D-LVR電源閘PG1至PGn-因為電源閘實際上為通FET，且其輸出電壓高於其嘗試控制之電壓Vin。在此情況下，電源閘PG1至PGn之閘極端子始終繫結至接地端以使電源閘保持準備好對Vin進行鉗位，若Vin降至低於電源閘之臨限電壓。在各種實施例中，電源閘僅展示為p型裝置。在一些實施例中，p型與n型裝置(例如，如傳輸閘極)之組合用於實施電源閘PG1至PGn。在一些實施例中，電源閘PG1至PGn使用串聯之多個閘極構造以增大電源閘之擊穿電壓。

圖4 說明根據一些實施例的比較傳統架構對比圖 3 之架構的隨處理器核心電流而變之處理器核心電壓的標繪圖400。在傳統架構中，MB VR直接連接至CPU 205 (或負載)。曲線401展示CPU 205之傳統功率遞送架構之DC電壓-電流設定。曲線402展示CPU 205之功率遞送架構300之DC電壓-電流設定。

在此實例中，基於多個參數，據估計，CPU 205運行應用程式，這很少需要多於40 A。在此情況下，MB VR 1 201被設定成藉由5.5毫歐之DC負載線將電壓調節在1.27 V。數位LVR電源閘PG1至PGn之任務係將CPU 205之電壓Vin鉗位在1.05 V，其比實際最小CPU電壓高出約50 mV。只要CPU電流低於40 A，所有功率均來自MB VR 1 201，就自然地切斷D-LVR電源閘PG1至PGn-因為電源閘實際上為通FET，且其輸出電壓高於其嘗試控制之電壓Vin。

繼續此實例，當CPU電流消耗跳變高於40 A時，D-LVR電源閘PG1至PGn中之至少一些接通並將額外電流提供至供應軌Vin。在各種實施例中，D-LVR電源閘PG1至PGn僅提供超過40 A之電流，而MB VR 1 201提供40 A。若CPU 205需要例如45 A，則MB VR 1 201將提供40 A且D-LVR電源閘PG1至PGn將提供剩餘5 A。只要高於40 A之偏移之持續時間及工作循環較短，D-LVR電源閘PG1至PGn幾乎不消耗功率，且巨大量的能量來自母板VR 1 201而無中間損耗。在此情況下，電源閘可未經加熱至擊穿位準。

在一些實施例中，不需要特殊電路系統或任何控制複雜度來支援電源閘PG1至PGn之此行為，因為D-LVR電源閘PG1至PGn為整合於SoC封裝306中且可極其快速之線性電路之部分。例如，電源閘可迅速接通/切斷。另外，D-LVR電源閘PG1至PGn為單向電路，因此若CPU電壓Vin超過D-LVR電源閘PG1至PGn之設定臨限電壓，則D-LVR切斷。在一些實施例中，MB VR 1 201之頻寬比MB VR 301及D-LVR電源閘之頻寬慢得多(例如，300 kHz與10 MHz之比率)。在此情況下，不可能控制二個MB VR 201與301之間的互動。

在一些實施例中，MB VR 1 201被設計成用作藉由控制系統維持之具有主動負載線之電路。MB VR 1 201實際上調節其輸出VinMB1電壓以藉由其特有設計提供儘可能多的電流，例如達到40 A，若VID及負載線經準確地設定。若VID及負載線不正確(例如，當誤差過大時)，則CPU 205將發現D-LVR電源閘PG1至PGn之操作過多或過少，且可相應地校正VID。可基於D-LVR占空比高於特定限值或D-LVR使用頻率低於預期的事實來控制VID，且因此可降低VID。此機制可用於校正MB VR控制器之固有不準確性(例如，由於影響主動負載線的帶隙或電流量測誤差的VID設定誤差)。

在一些實施例中，MB VR 1 201之VID基於D-LVR (MB VR 2 301)正進行之「工作」量而動態地調整。若D-LVR (MB VR 2 301)正進行相對較少的工作(例如，因為MB VR 1 201之VID係由於誤差且高於要求量，或若CPU 205正進行相對較少的工作-亦即低「應用比率」)，則VID可降低。VID在相反情況下可升高。比例-積分-導數(PID)控制可基於基準量測而設計及微調以提供最佳效能，從而改變VID。

圖5A 至圖5B 說明分別展示作為電壓鉗位之數位線性電壓調節器之電壓及功率效益的標繪圖500及520。標繪圖500展示相較於電源架構200之所估計CPU電壓減小。標繪圖500展示有可能消除至多例如160 mV之CPU電壓Vin，其轉化為如標繪圖520中所示之CPU功率之約20%至25%減小。此處，展示超出40 A之功率節省之部分並不考慮D-LVR損耗。在此實例中，將CPU之21%下降轉化為大致7%效能增益。

電源架構300可基於D-LVR電源閘操作之持續時間及總系統消耗藉由對VID位準進行一定調整而進一步改良。在一些情況下，VID位準在D-LVR使用不足時減小，且在一些情況下，在D-LVR電源閘使用過多時可增大。過度使用及使用不足之特定最佳化及定義係基於設計及熱容量界定且可改變。在一些實施例中，使用控制方案使總封裝功耗最小化。舉例而言，若CPU 205之有效動態電容(Cdyn)在一些應用中較高，且D-LVR電源閘接通之次數很多，則CPU 205可增加MB VR 201之MB VID並允許CPU 205在一定時間量內耗散較多熱。在一些情況下，CPU 205亦可降低CPU頻率。在二種情況下，CPU 205具有進一步最佳化效能之選項。實施及最佳化可取決於系統之特定特性且預期基於不同基準動態地微調。此處，動態地通常係指在不重設系統的情況下自適應地或即時地改變參數。

在各種實施例中，電源架構300允許合併通用處理器及圖形處理器之電源軌(例如，Vin軌)，因為最高耗電元件所需的VID電壓減小。並且，電壓可在過度使用D-LVR電源閘之風險下甚至進一步下降，但仍支援所需的效能裕度。

存在電源架構300之多個可能實施及其多個用途。

圖6 說明展示隨頻率而變之處理器輸入阻抗之標繪圖600。在所有應用中，VID設定得足夠高以避免由於LL2或LL3之電壓降，這將使CPU電壓Vin低於最小位準。此處，LL1通常係指晶粒上負載線阻抗，LL2係指封裝負載線阻抗，且LL3通常係指在其頻寬頻率附近之MB VR 201阻抗。

藉由將VID設定得足夠高以避免由於LL2或LL3之電壓降的要求，有可能引起極高封裝成本、高MB成本等，以及效能損失。對於真實應用，Vin由於LL2及LL3峰值之電壓降為暫時性的，且持續時間較短，因為MB VR 201或封裝/MB電容器自下降恢復。對於LL3，下降之典型持續時間小於例如3 µS，且對於LL2小於例如100 ns。在一些實施例中，D-LVR電源閘允許功率遞送系統在短持續時間內自然且透明地跳過此等尖峰至CPU 205，且因此忽略此等阻抗尖峰。

標繪圖600比較功率遞送架構200中之阻抗(參見曲線601)，其中LL3及LL2保持低於或處於DC LL之位準以防止效能損失或可能黑螢幕。曲線602展示設計在其利用功率遞送架構300時可使用之阻抗。此應用可例如用於伺服器，其中降低封裝阻抗為主要支出。

圖7 說明根據一些實施例的數位線性VR鉗位在處理器之整合式VR之輸入處的電源架構700。在現今之設計中，甚至在CPU 205由來自FIVR或D-LVR或傳統LDO(在圖 2 中由203表示之所有選擇)之功率供應時，對最大/最小輸入電壓Vin存在限制。在伺服器中，眾所周知，對CPU頻率之主要限制為由於MB上之較高壓降之最大FIVR輸入電壓及由於高電流及高阻抗之封裝。使MB VID保持儘可能低以使區塊203中之D-LVR損耗最小化為必要的。在一些實施例中，SoC 706之D-LVR鉗位電源閘可藉由允許MB VID降低而解決此等情形二者且因此使主要D-LVR 702上之熱應力最小化，且在FIVR 702情況下，降低Vmax與Vmin之間的差，且有可能降低主要MB VR中相位之數目。

在圖形處理器中，負載亦具有尖峰，但持續時間為毫秒。在彼等處理器中，Imax與所消耗電流之間的差可較低，而此類尖峰事件之工作循環較低。此意謂降低VID且依賴於節流機制來防止黑螢幕(例如，CPU離線)的任何系統之正向效應將較低。另一方面，圖 3 所示之D-LVR鉗位電源閘完美地操作，假定電流變得高於MB VR 201設計電流時之持續時間較短(例如，幾十毫秒)且工作循環較小(例如，小於10%工作循環)。

在現今之設計中，MB VR為相對緩慢VR，輸出去耦電容可能較高，且需要長時間(例如，數十微秒)來對去耦電容器進行充電。當前MB VR亦引起高電流尖峰，這在許多客戶系統中引起聲學雜訊。CPU (及圖形處理器)無法在較高頻率下操作，除非其輸入電壓Vin升高至功率控制器單元所判定之位準以提供此類高頻。在一些情況下，VR輸出電壓之過快改變引起電感器或MB去耦電容「振鳴」。為了降低雜訊，電壓電晶體之時延顯著增大。實際上，Vin之電壓位準升高以防止罕見但可能的高應用比率情況，當CPU可能消耗高電流時，但實際上不大可能消耗。此為用於罕見但極有可能的情況的防護帶。D-LVR鉗位電源閘可允許CPU頻率甚至在MB VR電壓升高至所需位準之前升高，且在CPU功率跳變至高位準之情況下，CPU將受D-LVR鉗位保護以避免低電壓狀況。

圖8 說明根據本揭露內容的一些實施例的具有電源架構之智慧型裝置或電腦系統或系統單晶片(SoC)，該電源架構使用線性電壓調節器作為具有主動負載線之母板VR之電壓及電流鉗位。

在一些實施例中，裝置2500表示適當計算裝置，諸如計算平板電腦、行動電話或智慧型電話、膝上型電腦、桌上型電腦、物聯網(IOT)裝置、伺服器、可佩戴裝置、機上盒、具無線功能之電子閱讀器等。應理解，通常展示某些組件，而並非將此裝置之所有組件展示於裝置2500中。此處將功率提供至一或多個邏輯裝置之任何組件可具有電源架構，其使用線性電壓調節器作為具有主動負載線之母板VR之電壓及電流鉗位。

在實例中，裝置2500包含系統單晶片(SoC) 2501。SoC 2501之實例邊界在圖 8中使用點線說明，其中一些實例組件說明為包括於SoC 2501內-然而，SoC 2501可包括裝置2500之任何適當組件。

在一些實施例中，裝置2500包括處理器2504。處理器2504可包括一或多個實體裝置，諸如微處理器、應用程式處理器、微控制器、可程式化邏輯裝置、處理核心，或其他處理構件。由處理器2504執行之處理操作包括操作平台或操作系統之執行，在該平台或系統上執行應用程式及/或裝置功能。處理操作包括相關於與人類使用者或其他裝置之輸入/輸出(I/O)的操作、相關於功率管理之操作、相關於將計算裝置2500連接至另一裝置之操作及/或類似的操作。處理操作亦可包括與音訊I/O及/或顯示I/O相關之操作。

在一些實施例中，處理器2504包括多個處理核心(亦稱為核心) 2508a、2508b、2508c。儘管僅說明三個核心2508a、2508b、2508c，但處理器2504可包括任何其他適當數目個處理核心，例如，數十或甚至數百個處理核心。處理器核心2508a、2508b、2508c可實施在單個積體電路(IC)晶片上。此外，晶片可包括一或多個共用及/或私用快取記憶體、匯流排或互連件、圖形及/或記憶體控制器或其他組件。

在一些實施例中，處理器2504包括快取記憶體2506。在實例中，快取記憶體2506之區段可專用於個別核心2508 (例如，專用於核心2508a之快取記憶體2506之第一區段、專用於核心2508b之快取記憶體2506之第二區段等)。在實例中，快取記憶體2506之一或多個區段可共用於核心2508中的二者或更多者當中。快取記憶體2506可經分裂成不同層級，例如1階(L1)快取記憶體、2階(L2)快取記憶體、3階(L3)快取記憶體等。

在一些實施例中，處理器核心2504可包括用以提取指令(包括具有條件分支之指令)以供由核心2504執行之提取單元。該等指令可自任何儲存裝置，諸如記憶體2530提取。處理器核心2504亦可包括用以解碼經提取指令之解碼單元。例如，解碼單元可將經提取指令解碼成多個微運算。處理器核心2504可包括用以執行與儲存經解碼指令相關聯之各種操作的排程單元。例如，排程單元可保存來自解碼單元之資料，直至準備好分派指令為止，例如，直至經解碼指令之所有源值變得可用為止。在一個實施例中，排程單元可排程及/或發出(或分派)經解碼指令至執行單元以供執行。

執行單元可在所分派指令經解碼(例如，由解碼單元)且經分派(例如，由排程單元)之後執行所分派指令。在實施例中，執行單元可包括多於一個執行單元(諸如，成像計算單元、圖形計算單元、通用計算單元等)。執行單元亦可執行諸如加法、減法、乘法及/或除法之各種算術運算，且可包括一或多個算術邏輯單元(ALU)。在實施例中，協同處理器(未展示)可結合執行單元執行各種算術運算。

此外，執行單元可無序地執行指令。因此，在一個實施例中，處理器核心2504可為無序處理器核心。處理器核心2504亦可包括引退單元。引退單元可在經執行指令經提交之後收回經執行指令。在實施例中，經執行指令之收回可導致處理器狀態自該等指令之執行提交、由該等指令使用之實體暫存器被解除分配等。處理器核心2504亦可包括用以經由一或多個匯流排實現處理器核心2504之組件與其他組件之間的通信之匯流排單元。處理器核心2504亦可包括用以儲存由核心2504之各種組件存取之資料(諸如相關於被指派應用程式優先級及/或子系統狀態(模式)關聯的值)的一或多個暫存器。

在一些實施例中，裝置2500包含連接性電路系統2531。例如，連接性電路系統2531包括硬體裝置(例如，無線及/或有線連接器及通信硬體)及/或軟體組件(例如，驅動程式、協定堆疊)，例如以使得裝置2500能夠與外部裝置通信。裝置2500可與諸如其他計算裝置、無線存取點或基地台等之外部裝置分離。

在實例中，連接性電路系統2531可包括多個不同類型之連接性。一般而言，連接性電路系統2531可包括蜂巢式連接性電路系統、無線連接性電路系統等。連接性電路系統2531之蜂巢式連接性電路系統一般係指由無線載波提供之蜂巢式網路連接性，諸如經由以下各者提供：全球行動通信系統(GSM)或變化或衍生物、分碼多重存取(CDMA)或變化或衍生物、分時多工(TDM)或變化或衍生物、第3代合作夥伴計劃(3GPP)通用行動電信系統(UMTS)系統或變化或衍生物、3GPP長期演進(LTE)系統或變化或衍生物、3GPP LTE-進階(LTE-A)系統或變化或衍生物、第五代(5G)無線系統或變化或衍生物、5G行動網路系統或變化或衍生物、5G新無線電(NR)系統或變化或衍生物，或其他蜂巢式服務標準。連接性電路系統2531之無線連接性電路系統(或無線介面)係指並非蜂巢式之無線連接性，且可包括個人區域網路(諸如藍芽、近場等)、區域網路(諸如Wi-Fi)及/或廣域網路(諸如WiMax)，及/或其他無線通信。在實例中，連接性電路系統2531可包括諸如有線或無線介面之網路介面，例如使得系統實施例可併入至例如蜂巢式電話或個人數位助理之無線裝置中。

在一些實施例中，裝置2500包含控制集線器2532，其表示相關於與一或多個I/O裝置之互動的硬體裝置及/或軟體組件。例如，處理器2504可經由控制集線器2532與顯示器2522、一或多個周邊裝置2524、儲存裝置2528、一或多個其他外部裝置2529等中之一或多者通信。控制集線器2532可為晶片組、平台控制集線器(PCH) 及/或類似的裝置。

例如，控制集線器2532說明用於連接至裝置2500之額外裝置的一或多個連接點，例如使用者可經由連接點與系統互動。例如，可附接至裝置2500之裝置(例如，裝置2529)包括麥克風裝置、揚聲器或立體聲系統、音訊裝置、視訊系統或其他顯示裝置、鍵盤或小鍵盤裝置，或用於與諸如讀卡器或其他裝置之特定應用一起使用的其他I/O裝置。

如上文所提及，控制集線器2532可與音訊裝置、顯示器2522等互動。例如，經由麥克風或其他音訊裝置之輸入可為裝置2500之一或多個應用程式或功能提供輸入或命令。另外，音訊輸出可作為顯示輸出之替代或補充而提供。在另一實例中，若顯示器2522包括觸控螢幕，則顯示器2522亦充當輸入裝置，其可至少部分地由控制集線器2532管理。計算裝置2500上亦可存在額外按鈕或開關以提供由控制集線器2532管理之I/O功能。在一個實施例中，控制集線器2532管理裝置，諸如加速計、相機、光感測器或其他環境感測器，或可包括於裝置2500中之其他硬體。輸入可為直接使用者互動之部分，以及將環境輸入提供至系統以影響其操作(諸如，對雜訊進行濾波、調節顯示器以供亮度偵測、應用相機之閃光燈，或其他特徵)。

在一些實施例中，控制集線器2532可使用任何適當通信協定耦合至各種裝置，該等協定例如周邊組件高速互連(Peripheral Component Interconnect Express，PCIe)、通用串列匯流排(USB)、Thunderbolt、高清晰度多媒體介面(HDMI)、Firewire等。

在一些實施例中，顯示器2522表示硬體(例如，顯示裝置)及軟體(例如，驅動程式)組件，其為使用者提供視覺及/或觸覺顯示器以與裝置2500互動。顯示器2522可包括顯示界面、顯示螢幕，及/或用於將顯示提供給使用者之硬體裝置。在一些實施例中，顯示器2522包括向使用者提供輸出及輸入二者之觸控螢幕(或觸控板)裝置。在實例中，顯示器2522可直接與處理器2504通信。顯示器2522可為行動電子裝置或膝上型電腦裝置中之內部顯示裝置或經由顯示界面(例如，顯示埠等)附接之外部顯示裝置中之一或多者。在一個實施例中，顯示器2522可為頭戴式顯示器(HMD)，諸如與虛擬實境(VR)應用或擴增實境(AR)應用一起使用的戴眼鏡式立體顯示裝置。

在一些實施例中且儘管在圖中未說明，除了(或代替)處理器2504之外，裝置2500可包括包含一或多個圖形處理核心之圖形處理單元(GPU)，其可控制在顯示器2522上顯示內容的一或多個態樣。

控制集線器2532 (或平台控制器集線器)可包括用以進行例如至周邊裝置2524之周邊連接的硬體介面及連接器，以及軟體組件(例如，驅動程式、協定堆疊)。

將理解，裝置2500可為至其他計算裝置之周邊裝置，以及具有連接至其之周邊裝置二者。裝置2500可具有出於諸如管理(例如，下載及/或上載、改變、同步)裝置2500上之內容的目的連接至其他計算裝置之「對接」連接器。另外，對接連接器可允許裝置2500連接至某些周邊裝置，其允許計算裝置2500控制例如至視聽或其他系統之內容輸出。

除了專有對接連接器或其他專有連接硬體之外，裝置2500亦可經由共同或基於標準之連接器進行周邊連接。常用類型可包括通用串列匯流排(USB)連接器(其可包括數個不同硬體介面中之任一者)、包括微型顯示埠(MDP)之顯示埠、高清晰度多媒體介面(HDMI)、FireWire或其他類型。

在一些實施例中，例如除直接耦接至處理器2504之外或替代直接耦接至該處理器，連接性電路系統2531亦可耦接至控制集線器2532。在一些實施例中，例如除直接耦接至處理器2504之外或替代直接耦接至該處理器，顯示器2522亦可耦接至控制集線器2532。

在一些實施例中，裝置2500包含經由記憶體介面2534耦接至處理器2504之記憶體2530。記憶體2530包括用於將資訊儲存於裝置2500中之記憶體裝置。記憶體可包括非揮發性記憶體裝置(當至記憶體裝置之功率中斷時狀態並不改變)及/或揮發性記憶體裝置(當至記憶體裝置之功率中斷時狀態不確定)。記憶體裝置2530可為動態隨機存取記憶體(DRAM)裝置、靜態隨機存取記憶體(SRAM)裝置、快閃記憶體裝置、相變記憶體裝置或具有適合之效能以充當程序記憶體的一些其他記憶體裝置。在一個實施例中，記憶體2530可操作為用於裝置2500之系統記憶體，以在一或多個處理器2504執行應用程式或程序時儲存資料及指令以供使用。記憶體2530可儲存應用程式資料、使用者資料、音樂、相片、文件或其他資料，以及與裝置2500之應用程式及功能之執行相關的系統資料(不論長期的抑或暫時的)。

各種實施例及實例之元件亦被提供為用於儲存電腦可執行指令(例如，用以實施本文中所論述之任何其他程序之指令)的機器可讀媒體(例如，記憶體2530)。機器可讀媒體(例如，記憶體2530)可包括但不限於快閃記憶體、光碟、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁性或光學卡、相變記憶體(PCM)，或適於儲存電子或電腦可執行指令之其他類型之機器可讀媒體。例如，本揭露內容之實施例可作為電腦程式(例如，BIOS)下載，可藉由經由通信鏈路(例如，數據機或網路連接)之資料信號將電腦程式自遠端電腦(例如，伺服器)傳送至請求電腦(例如，用戶端)。

在一些實施例中，裝置2500包含溫度量測電路系統2540，例如以用於量測裝置2500之各種組件之溫度。在實例中，溫度量測電路系統2540可嵌入，或耦接或附接至各種組件，將量測及監控各種組件之溫度。例如，溫度量測電路系統2540可量測核心2508a、2508b、2508c，電壓調節器2514，記憶體2530，SoC 2501之母板，及/或裝置2500之任何適當組件中之一或多者的(或內的)溫度。

在一些實施例中，裝置2500包含功率量測電路系統2542，例如以用於量測裝置2500之一或多個組件所消耗的功率。在實例中，除量測功率之外或替代量測功率，功率量測電路系統2542亦可量測電壓及/或電流。在實例中，功率量測電路系統2542可嵌入，或耦接或附接至待量測及監控其功率、電壓及/或電流消耗之各種組件。例如，功率量測電路系統2542可量測由一或多個電壓調節器2514供應之功率、電流及/或電壓，供應至SoC 2501之功率，供應至裝置2500之功率，由裝置2500之處理器2504 (或任何其他組件)消耗之功率等。

在一些實施例中，裝置2500包含一或多個電壓調節器電路系統，其一般被稱為電壓調節器(VR) 2514，VR具有高頻寬及低功率差分至單端III型補償器。VR 2514在適當電壓位準下產生信號，其可經供應以操作裝置2500之任何適當組件。僅僅作為實例，VR 2514說明為將信號供應至裝置2500之處理器2504。在一些實施例中，VR 2514接收一或多個電壓識別(VID)信號，並基於VID信號在適當位準下產生電壓信號。可將各種類型之VR用於VR 2514。例如，VR 2514可包括「降壓式」VR、「升壓式」VR、降壓式與升壓式VR之組合、低壓差(LDO)調節器、DC-DC切換調節器等。降壓式VR一般用於功率遞送應用中，其中需要將輸入電壓以小於一的比率轉變成輸出電壓。升壓式VR一般用於功率遞送應用中，其中需要將輸入電壓以大於一的比率轉變成輸出電壓。在一些實施例中，每一處理器核心具有受PCU 2510a/b及/或PMIC 2512控制之其自身VR。在一些實施例中，每一核心具有分佈式LDO之網路以提供功率管理之高效控制。LDO可為數位、類比或數位或類比LDO之組合。

在一些實施例中，裝置2500包含一或多個時脈產生器電路系統，其一般被稱作時脈產生器2516。時脈產生器2516在適當頻率位準下產生時脈信號，其可供應至裝置2500之任何適當組件。僅僅作為實例，時脈產生器2516說明為將時脈信號供應至裝置2500之處理器2504。在一些實施例中，時脈產生器2516接收一或多個頻率識別(FID)信號，並基於FID信號在適當頻率下產生時脈信號。時脈產生器2516為可提供自適應頻率輸出之自適應時脈源，如參考各種實施例所論述。

在一些實施例中，裝置2500包含將功率供應至裝置2500之各種組件的電池2518。僅僅作為實例，電池2518說明為將功率供應至處理器2504。儘管在圖式中未說明，但裝置2500可包含充電電路系統，例如基於自AC配接器接收到之交流電(AC)電源對電池進行再充電。

在一些實施例中，裝置2500包含功率控制單元(PCU) 2510 (亦稱為功率管理單元(PMU)、功率控制器等)。在實例中，PCU 2510之一些區段可由一或多個處理核心2508實施，且PCU 2510之此等區段係使用虛線框且標記為PCU 2510a象徵性地說明。在實例中，PCU 2510之一些其他區段可在處理核心2508外部實施，且PCU 2510之此等區段係使用虛線框且標記為PCU 2510b象徵性地說明。PCU 2510可實施用於裝置2500之各種功率管理操作。PCU 2510可包括硬體介面、硬體電路系統、連接器、暫存器等，以及軟體組件(例如，驅動程式、協定堆疊)，以實施用於裝置2500之各種功率管理操作。

在一些實施例中，裝置2500包含功率管理積體電路(PMIC) 2512，例如以實施用於裝置2500之各種功率管理操作。在一些實施例中，PMIC 2512為可重新組配的功率管理IC (RPMIC)及/或IMVP (Intel®行動電壓定位)。在實例中，PMIC在與處理器2504分離之IC晶片內。該PMIC可實施用於裝置2500之各種功率管理操作。PMIC 2512可包括硬體介面、硬體電路系統、連接器、暫存器等，以及軟體組件(例如，驅動程式、協定堆疊)，以實施用於裝置2500之各種功率管理操作。

在實例中，裝置2500包含一個或二個PCU 2510或PMIC 2512。在實例中，PCU 2510或PMIC 2512中之任一者在裝置2500中可不存在，且因此，使用點線說明此等組件。

裝置2500之各種功率管理操作可由PCU 2510、PMIC 2512，或PCU 2510與PMIC 2512之組合執行。例如，PCU 2510及/或PMIC 2512可為裝置2500之各種組件選擇功率狀態(例如，P狀態)。例如，PCU 2510及/或PMIC 2512可為裝置2500之各種組件選擇功率狀態(例如，根據進階組配與功率介面(Advanced Configuration and Power Interface，ACPI)規格)。僅僅作為實例，PCU 2510及/或PMIC 2512可使得裝置2500之各種組件轉變為休眠狀態、作用中狀態、適當C狀態(例如，C0狀態或另一適當C狀態，根據ACPI規格)等。在實例中，PCU 2510及/或PMIC 2512可控制由VR 2514 (例如，SCVR)輸出之電壓及/或由時脈產生器輸出之時脈信號的頻率，例如藉由分別輸出VID信號及/或FID信號來控制。在實例中，PCU 2510及/或PMIC 2512可控制電池功率使用、電池2518之充電，及相關於功率節省操作之特徵。

時脈產生器2516可包含鎖相迴路(PLL)、鎖頻迴路(FLL)或任何合適時脈源。在一些實施例中，處理器2504之每一核心具有其自身之時脈源。因而，每一核心可在獨立於其他核心之操作頻率的頻率下操作。在一些實施例中，PCU 2510及/或PMIC 2512執行自適應或動態頻率按比例調整或調整。例如，若核心並不以其最大功耗臨限值或限值操作，則可增大處理器核心之時脈頻率。在一些實施例中，PCU 2510及/或PMIC 2512判定處理器之每一核心之操作條件，且在PCU 2510及/或PMIC 2512判定核心以低於目標效能位準操作時，機會性地調整彼核心之頻率及/或供電電壓，而不會使核心計時源(例如，彼核心之PLL)失去鎖定。例如，若核心正自供電軌汲取的電流少於向彼核心或處理器2504分配之總電流，則PCU 2510及/或PMIC 2512可暫時增大彼核心或處理器2504之功率汲取(例如，藉由增大時鐘頻率及/或供電電壓位準)，使得核心或處理器2504可以較高效能位準執行。因而，可在不損害產品可靠性的情況下針對處理器2504暫時增大電壓及/或頻率。在一些實施例中，PMIC 2512包括電源架構，其使用線性電壓調節器作為具有主動負載線之母板VR之電壓及電流鉗位。

在實例中，PCU 2510及/或PMIC 2512可例如至少部分地基於自功率量測電路系統2542、溫度量測電路系統2540接收量測、電池2518之充電位準，及/或可用於功率管理之任何其他適當資訊來執行功率管理操作。為此，PMIC 2512通信地耦接至一或多個感測器，該等感測器感測/偵測影響系統/平台之功率/熱行為的一或多個因素之各種值/變化。一或多個因素之實例包括電流、電壓降、溫度、操作頻率、操作電壓、功耗、核心間通信活動等。此等感測器中之一或多者可提供成與計算系統之一或多個組件或邏輯/IP區塊實體接近(及/或熱接觸/耦接)。另外，在至少一個實施例中，感測器可直接耦接至PCU 2510及/或PMIC 2512，以允許PCU 2510及/或PMIC 2512至少部分地基於由感測器中之一或多者偵測到之值來管理處理器核心能量。

亦說明裝置2500之實例軟體堆疊(儘管並未說明軟體堆疊之全部元件)。僅僅作為實例，處理器2504可執行應用程式2550、操作系統2552、一或多個功率管理(PM)特定應用程式(例如，一般被稱為PM應用程式2558) 及/或類似的程式。PM應用程式2558亦可藉由PCU 2510及/或PMIC 2512執行。OS 2552亦可包括一或多個PM應用程式2556a、2556b、2556c。OS 2552亦可包括各種驅動程式2554a、2554b、2554c等，驅動程式中的一些可特定用於功率管理目的。在一些實施例中，裝置2500可進一步包含基本輸入/輸出系統(BIOS) 2520。BIOS 2520可與OS 2552通信(例如，經由一或多個驅動程式2554)、與處理器2504通信等。

例如，PM應用程式2558、2556、驅動程式2554、BIOS 2520等中之一或多者可用於實施功率管理特定任務，例如以控制裝置2500之各種組件的電壓及/或頻率，控制裝置2500之各種組件的喚醒狀態、休眠狀態及/或任何其他適當功率狀態，控制電池功率使用、電池2518之充電、相關於功率節省操作之特徵等。

本說明書中對「一實施例」、「一個實施例」、「一些實施例」或「其他實施例」之參考意謂結合該等實施例所描述之特定特徵、結構或特性包括於至少一些實施例中，但未必包括於所有實施例中。「一實施例」、「一個實施例」或「一些實施例」之各種表現形式未必皆指代相同實施例。若說明書陳述「可(may、might或could)」包括組件、特徵、結構或特性，則並非必須包括彼特定組件、特徵、結構或特性。在本說明書或申請專利範圍提及「一(a/an)」元件之情況下，並不意謂存在該等元件中之僅一者。在本說明書或申請專利範圍提及「一額外」元件之情況下，並不排除存在一個以上額外元件。

此外，可在一或多個實施例中以任何合適之方式組合特定特徵、結構、功能或特性。例如，可在任何處組合第一實施例與第二實施例，與二個實施例相關聯之特定特徵、結構、功能或特性並不彼此排他。

儘管已結合本揭露內容之特定實施例而描述本揭露內容，但根據前述描述，此類實施例之許多替代方案、修改及變化對於一般熟習此項技術者而言將顯而易見。本揭露內容之實施例意欲涵蓋屬於所附申請專利範圍之廣泛範疇內之所有此類替代方案、修改及變化。

另外，為簡單地說明及論述起見，及為了不混淆本揭露內容，所呈現之圖內可能展示或可能未展示至積體電路(IC)晶片及其他組件之熟知電源/接地連接。另外，可以方塊圖形式展示配置，以免混淆本揭露內容，且亦係鑒於關於此類方塊圖配置之實施的細節高度取決於待實施本揭露內容之平台(亦即，此類細節應良好地在熟習此項技術者之見識內)的事實。在闡述特定細節(例如，電路)以便描述本揭露內容之實例實施例的情況下，熟習此項技術者應顯而易見，可在無此等特定細節之情況下或可在此等特定細節具有變化之情況下實踐本揭露內容。因此，描述應被視為說明性的而非限制性的。

提供以下實例以說明各種實施例。此等實例可以任何合適方式彼此依賴。

實例1：一種設備，其包含：具有第一效率之第一電壓調節器(VR)；具有第二效率之第二VR，其中第二效率低於第一效率；多個電源閘，其耦接至第一VR之輸出及第二VR之輸出；以及負載，其經由輸入電源軌耦接至該多個電源閘。

實例2：如實例1之設備，其包含耦接至第一VR之輸出及輸入電源軌之阻抗。

實例3：如實例1之設備，其中電源閘之閘極端子耦接至接地端。

實例4：如實例1之設備，其中該多個電源閘中之一些在輸入電源軌上之電壓降至低於臨限值時自動地接通。

實例5：如實例1之設備，其中負載為處理器核心。

實例6：如實例1之設備，其中該多個電源閘位於晶粒上。

實例7：如實例1之設備，其中該多個電源閘之源極或汲極端子耦接至第二VR之輸出，且其中該多個電源閘之汲極或源極端子耦接至輸入電源軌。

實例8：如實例1之設備，其中第一及第二VR在晶粒外且位於母板上。

實例9：一種設備，其包含：具有第一效率之第一電壓調節器(VR)；具有第二效率之第二VR，其中第二效率低於第一效率；多個電源閘，其耦接至第一VR之輸出及第二VR之輸出；第三VR，其耦接至該多個電源閘及輸入電源軌；以及負載，其耦接至第三VR之輸出。

實例10：如實例9之設備，其包含耦接至第一VR之輸出及輸入電源軌之阻抗。

實例11：如實例9之設備，其中電源閘之閘極端子耦接至接地端。

實例12：如實例9之設備，其中該多個電源閘在輸入電源軌上之電壓降至低於臨限值時自動地接通。

實例13：如實例9之設備，其中負載為處理器核心。

實例14：如實例9之設備，其中該多個電源閘位於晶粒上。

實例15：如實例9之設備，其中該多個電源閘之源極或汲極端子耦接至第二VR之輸出，且其中該多個電源閘之汲極或源極端子耦接至輸入電源軌。

實例16：如實例9之設備，其中第一及第二VR在晶粒外且位於母板上。

實例17：一種母板，其包含：具有第一效率之第一電壓調節器(VR)；具有第二效率之第二VR，其中第二效率低於第一效率；系統單晶片(SoC)，其包含：耦接至第一VR之輸出及第二VR之輸出的多個電源閘；以及經由輸入電源軌耦接至該多個電源閘的處理器核心；以及天線，其耦接至SoC。

實例18：如實例17之母板，其包含耦接至第一VR之輸出及輸入電源軌之阻抗。

實例19：如實例17之母板，其中電源閘之閘極端子耦接至接地端。

實例20：如實例17之母板，其中該多個電源閘中之一些在輸入電源軌上之電壓降至低於臨限值時自動地接通。

實例21：如實例17之母板，其中第一VR之輸出上的輸出電壓基於第三VR之活動性動態地增大或減小。

實例22：如實例17之母板，其中基於第三VR之活動性而動態地調整第一VR之電壓識別(VID)。

實例23：如實例17之母板，其中第二VR相較於第一VR為較快速VR，其中第二VR設置在晶粒中，其中第二VR與具有主動負載線之第一VR並聯。

提供發明摘要，其將允許讀者確定技術揭露內容之性質及要旨。發明摘要遵從以下理解：其將不用以限制申請專利範圍之範疇或含義。以下申請專利範圍在此併入至實施方式內，其中每一技術方案獨立地作為單獨實施例。

100,400,500,520,600:標繪圖 200,300,700:電源架構 201:單母板(MB) VR/MB VR 1 202:輸出阻抗 203:完全整合式VR (FIVR)或數位線性VR (D-LVR) 204:負載線 205,2504:處理器/CPU 206,706,2501:SoC 301:MB VR 2 306:SoC封裝 307:控制器 401,402,601,602:曲線 702:主要D-LVR/FIVR 2500:裝置 2506:快取記憶體 2508a,2508b,2508c:處理核心/核心/處理器核心 2510a,2510b:功率控制單元(PCU) 2512:功率管理積體電路(PMIC) 2514:電壓調節器(VR) 2516:時脈產生器 2518:電池 2520:基本輸入/輸出系統(BIOS) 2522:顯示器 2524:周邊裝置 2528:儲存裝置 2529:外部裝置 2530:記憶體 2531:連接性電路系統 2532:控制集線器 2534:記憶體介面 2540:溫度量測電路系統 2542:功率量測電路系統 2550:應用程式 2552:操作系統/OS 2554a,2554b,2554c:驅動程式 2556a,2556b,2556c,2558:PM應用程式 PG1,PG2,PGn:電源閘

將自下文給出之詳細描述及自本揭露內容之各種實施例的隨附圖式更充分地理解本揭露內容之實施例，然而，該等實施例不應被視為將本揭露內容限於特定實施例，而僅用於解釋及理解之目的。

圖 1 說明展示隨處理器核心電流而變之處理器核心電壓之標繪圖。

圖2 說明母板電壓調節器(VR)與整合式處理器VR串聯耦接之電源架構。

圖3 說明根據一些實施例的具有雙母板VR之電源架構。

圖 4 說明根據一些實施例的比較圖 2 之架構對比圖 3 之架構的隨處理器核心電流而變之處理器核心電壓的標繪圖。

圖5A 至圖5B 說明分別展示作為電壓鉗位之數位線性電壓調節器之電壓及功率效益的標繪圖。

圖 6 說明展示隨頻率而變之處理器輸入阻抗之標繪圖。

圖 7 說明根據一些實施例的數位線性VR鉗位與處理器之整合式VR串聯的電源架構。

圖8 說明根據本揭露內容的一些實施例的具有電源架構之智慧型裝置或電腦系統或系統單晶片(SoC)，該電源架構使用線性電壓調節器作為具有主動負載線之母板VR之電壓及電流鉗位。

201:單母板(MB)VR/MB VR 1

202:輸出阻抗

205:處理器/CPU

300:電源架構

301:MB VR 2

306:SoC封裝

307:控制器

PG1,PG2,PGn:電源閘

Claims (23)

1. 一種設備，其包含： 一第一電壓調節器(VR)，其具有一第一效率； 一第二VR，其具有一第二效率，其中該第二效率低於該第一效率； 多個電源閘，其耦接至該第一VR之一輸出及該第二VR之一輸出；以及 一負載，其經由一輸入電源軌耦接至該多個電源閘。
2. 如請求項1之設備，其包含耦接至該第一VR之該輸出及該輸入電源軌之一阻抗。
3. 如請求項1之設備，其中該等電源閘之閘極端子耦接至接地端。
4. 如請求項1之設備，其中該等多個電源閘中之一些電源閘在該輸入電源軌上之電壓降至低於一臨限值時自動地接通。
5. 如請求項1之設備，其中該負載為一處理器核心。
6. 如請求項1之設備，其中該等多個電源閘位於晶粒上。
7. 如請求項1之設備，其中該等多個電源閘之源極或汲極端子耦接至該第二VR之該輸出，且其中該等多個電源閘之汲極或源極端子耦接至該輸入電源軌。
8. 如請求項1之設備，其中該第一VR及該第二VR在晶粒外且位於一母板上。
9. 一種設備，其包含： 一第一電壓調節器(VR)，其具有一第一效率； 一第二VR，其具有一第二效率，其中該第二效率低於該第一效率； 多個電源閘，其耦接至該第一VR之一輸出及該第二VR之一輸出； 一第三VR，其耦接至該等多個電源閘及一輸入電源軌；以及 一負載，其耦接至該第三VR之一輸出。
10. 如請求項9之設備，其包含耦接至該第一VR之該輸出及該輸入電源軌之一阻抗。
11. 如請求項9之設備，其中該等電源閘之閘極端子耦接至接地端。
12. 如請求項9之設備，其中該等多個電源閘在該輸入電源軌上之電壓降至低於一臨限值時自動地接通。
13. 如請求項9之設備，其中該負載為一處理器核心。
14. 如請求項9之設備，其中該等多個電源閘位於晶粒上。
15. 如請求項9之設備，其中該等多個電源閘之源極或汲極端子耦接至該第二VR之該輸出，且其中該等多個電源閘之汲極或源極端子耦接至該輸入電源軌。
16. 如請求項9之設備，其中該第一VR及該第二VR在晶粒外且位於一母板上。
17. 一種母板，其包含： 一第一電壓調節器(VR)，其具有一第一效率； 一第二VR，其具有一第二效率，其中該第二效率低於該第一效率； 一系統單晶片(SoC)，其包含： 多個電源閘，其耦接至該第一VR之一輸出及耦接至該第二VR之一輸出；以及 一處理器核心，其經由一輸入電源軌耦接至該等多個電源閘；以及 一天線，其耦接至該SoC。
18. 如請求項17之母板，其包含耦接至該第一VR之該輸出及該輸入電源軌之一阻抗。
19. 如請求項17之母板，其中該等電源閘之閘極端子耦接至接地端。
20. 如請求項17之母板，其中該等多個電源閘中之一些電源閘在該輸入電源軌上之電壓降至低於一臨限值時自動地接通。
21. 如請求項17之母板，其中該第一VR之該輸出上之一輸出電壓基於一第三VR之一活動性而動態地增大或減小。
22. 如請求項17之母板，其中該第一VR之一電壓識別(VID)係基於一第三VR之一活動性而動態地調整。
23. 如請求項17之母板，其中該第二VR相較於該第一VR為一較快速VR，其中該第二VR設置在一晶粒中，其中該第二VR與具有一主動負載線之該第一VR並聯。

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