DE102020129505A1 - Klemmverfahren und -einrichtung mit digitalem linearem regler - Google Patents

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Eugene Gorbatov
Harish Krishnamurthy
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Patrick Leung
Stephen Gunther
Arik Gihon
Khondker Ahmed
Philip Lehwalder
Sameer Shekhar
Vishram Pandit
Nimrod ANGEL
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Abstract

Eine Stromversorgungsarchitektur kombiniert die Vorteile einer traditionellen Einstufen-Leistungsbereitstellung, wenn keine zusätzlichen Leistungsverluste in dem integrierten VR gegeben sind, mit einem niedrigen VID und niedrigen CPU-Verlusten eines vollständig integrierten Spannungsreglers (Fully Integrated Voltage Regulator, FIVR) und eines digitalen linearen Spannungsreglers (Digital Linear Voltage Regulator, D-LVR). Der D-LVR ist nicht in Reihe mit dem Hauptleistungsfluss geschaltet, sondern parallel dazu. Indem der Digital-LVR parallel zu einem primären VR (z. B. einem Hauptplatinen-VR) angeordnet wird, wird der CPU-VID gesenkt, und die Prozessorkern-Leistungsaufnahme wird verringert. Die Stromversorgungsarchitektur reduziert das Schutzband für den Eingangsstromversorgungspegel, wodurch die Gesamtleistungsaufnahme reduziert wird, da die Hauptplatinen-VR-Spezifikationen gelockert werden können, was Kosten und Energie spart. Die Stromversorgungsarchitektur erhöht drastisch die CPU-Leistungsfähigkeit bei geringen Zusatzkosten für das Silizium und geringer Komplexität der Feinabstimmung.

Description

  • STAND DER TECHNIK
  • Mit jedem neuen Prozesstechnologieknoten wird es schwieriger, die Leistungsfähigkeit eines Ein-Chip-Systems (System-on-Chip, SOC) in Bezug auf die Leistungsbereitstellung, die Leistungsaufnahme etc. zu verbessern. Dies hat eine Zunahme der SOC-Spitzenleistung zur Folge, die den Mangel an signifikanten Verbesserungen hinsichtlich der Siliziumleistungsfähigkeit bei einer gegebenen Leistung verdeckt. Darüber hinaus erhöht sich der prozentuale Anteil der Leckleistung an der SOC-Gesamtleistungsaufnahme. Ferner breiten sich Virenanwendungen weiter aus, was eine potenzielle Verschlechterung von Leistungsaufnahme-Szenarien zur Folge hat. Um den SOC-Spitzenstrom zu berechnen, müssen diese Virenanwendungen berücksichtigt werden.
  • Mit Zunahme der maximalen Stromversorgung, Iccmax, für das SOC, die zentrale Verarbeitungseinheit (Central Processing Unit, CPU) oder die Grafikverarbeitungseinheit (Graphics Processor Unit, GPU) wird das Bestimmen oder Berechnen der Eingangsspannung für einen Spannungsregler wichtig, da die Eingangsspannung aufgrund von plötzlichen Ladeanforderungen seitens SOC, CPU oder GPU abfallen kann (Droop). Um solche plötzlichen Droops zu berücksichtigen, wird für die Eingangsversorgungsspannung ein Spannungspegel ausgewählt, der über dem erforderlichen Spannungspegel liegt, um ein breites Ladespektrum abzudecken. Dieser über Bedarf hohe Spannungspegel hat eine höhere Gehäuseverlustleistung und eine niedrigere Leistungsfähigkeit zur Folge, da eine solch hohe Eingangsversorgungsspannung die meiste Zeit nicht benötigt wird. Dieser über Bedarf hohe Spannungspegel basiert auf mehreren Faktoren wie etwa: Lastlinie (Load-Line, LL) der Hauptplatine (Motherboard, MB) und maximale Prozessorstromanforderungen; Ungenauigkeit der Ausgangsspannung des MB-Spannungsreglers (Voltage Regulator, VR) (z. B. aufgrund von Welligkeit, DC-Versatz, Lastlinienungenauigkeit etc.); und zusätzliches Schutzband bei der Fertigung. Diese Faktoren erhöhen die Eingangsspannungsversorgung für die Prozessorkerne sowie SOC, CPU oder GPU auch dann, wenn der realistische Spitzenstrom für solche Lasten viel niedriger ist als der Imax-Wert.
  • Der realistische Spitzenstrom für verschiedene Lasten ist viel niedriger als der Imax-Wert (von Iccmax) von Viren, da die anwendungsdynamische Kapazität (Cdyn) viel niedriger ist als der ungünstigste Cdyn-Wert. Der Spannungsidentifikationscode (VID) basiert auf der ungünstigsten MB-VR-Leistung, die im Allgemeinen nicht auftritt. Die zusätzlichen Schutzbänder bei der Fertigung basieren auf aggressiven Schätzungen der von Virenanwendungen gezogenen Leistung.
  • Figurenliste
  • Die Ausführungsformen der Offenbarung können unter Bezugnahme auf die nachstehende ausführliche Beschreibung und die beigefügten Zeichnungen der verschiedenen Ausführungsformen der Offenbarung, die jedoch nicht als die Offenbarung auf die spezifischen Ausführungsformen einschränkend zu verstehen sind, sondern nur den Zweck der Erläuterung und Erleichterung des Verständnisses erfüllen, leichter verstanden werden.
    • 1 veranschaulicht ein Diagramm, das eine Prozessorkernspannung in Abhängigkeit vom Prozessorkernstrom zeigt.
    • 2 veranschaulicht eine Stromversorgungsarchitektur mit einem Hauptplatinenspannungsregler (Voltage Regulator, VR), der mit einem in den Prozessor integrierten VR in Reihe geschaltet ist.
    • 3 veranschaulicht eine Stromversorgungsarchitektur mit zwei Hauptplatinen-VRs gemäß einigen Ausführungsformen.
    • 4 veranschaulicht ein Diagramm, das eine Prozessorkernspannung in Abhängigkeit vom Prozessorkernstrom für die Architektur von 2 gegenüber der Architektur von 3 gemäß einigen Ausführungsformen vergleicht.
    • Die 5A-B veranschaulichen Diagramme, die jeweils eine Spannung und einen Leistungsnutzen eines digitalen linearen Spannungsreglers als Spannungsklemme zeigt.
    • 6 veranschaulicht ein Diagramm, das eine Prozessoreingangsimpedanz in Abhängigkeit von der Frequenz zeigt.
    • 7 veranschaulicht eine Stromversorgungsarchitektur mit einer digitalen linearen VR-Klemme in Reihe mit einem integrierten VR eines Prozessors, gemäß einigen Ausführungsformen.
    • 8 veranschaulicht eine intelligente Vorrichtung oder ein Computersystem oder ein SoC (System-on-Chip) mit einer Stromversorgungsarchitektur, die einen linearen Spannungsregler als Spannungs- und Stromklemme für Hauptplatinen-VRs mit einer aktiven Lastlinie gemäß einigen Ausführungsformen der Offenbarung verwendet.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Verschiedene Ausführungsformen beschreiben eine Stromversorgungsarchitektur, welche die Vorteile einer traditionellen Einstufen-Leistungsbereitstellung, wenn keine zusätzlichen Leistungsverluste in dem integrierten VR gegeben sind, mit einem niedrigen VID und niedrigen CPU-Verlusten eines vollständig integrierten Spannungsreglers (Fully Integrated Voltage Regulator, FIVR) und eines digitalen linearen Spannungsreglers (Digital Linear Voltage Regulator, D-LVR) kombiniert. In verschiedenen Ausführungsformen ist ein D-LVR nicht in Reihe mit dem Hauptleistungsfluss geschaltet, sondern parallel dazu. Beispielsweise sind D-LVR-Leistungsgatter parallel zu einem MB-VR gekoppelt, um eine Eingangsstromversorgung für eine Last (z. B. einen Prozessorkern) bereitzustellen. In einigen Ausführungsformen ist ein schneller linearer Regler in dem Halbleiterplättchen (Die) positioniert ist, das parallel zu einem Hauptplatinen-VR mit einer aktiven Lastlinie angeordnet ist.
  • Es gibt viele technische Effekte verschiedener Ausführungsformen. Beispielsweise wird, indem ein Digital-LVR parallel zu einem primären VR (z. B. einem Hauptplatinen-VR) angeordnet wird, der CPU-VID gesenkt, und die Prozessorkern-Leistungsaufnahme wird gesenkt. Von daher wird die effektive Spannung, mit der die CPU betrieben wird, gesenkt. Die Stromversorgungsarchitektur reduziert die mehreren Schutzbänder für den Eingangsstromversorgungspegel, wodurch die Gesamtleistungsaufnahme reduziert wird. Die Stromversorgungsarchitektur erhöht drastisch die CPU-Leistungsfähigkeit bei geringen Zusatzkosten für das Silizium, geringer Komplexität der Feinabstimmung und einem relativ kleinen zusätzlichen Hauptplatinen-VR. Andere technische Effekte werden aus den verschiedenen Figuren und Ausführungsformen ersichtlich.
  • In der nachfolgenden Beschreibung werden zahlreiche Einzelheiten besprochen, um ein gründlicheres Verständnis der Ausführungsformen der vorliegenden Offenbarung zu erhalten. Für Fachleute ist es jedoch offensichtlich, dass die Ausführungsformen der vorliegenden Erfindung ohne diese spezifischen Einzelheiten verwirklicht werden können. In anderen Fällen sind bekannte Strukturen und Vorrichtungen in Form eines Blockschaltbilds anstatt in ihren Einzelheiten dargestellt, um sicherzustellen, dass die Ausführungsformen der vorliegenden Erfindung deutlicher ersichtlich werden.
  • Es sei darauf hingewiesen, dass in den entsprechenden Zeichnungen der Ausführungsformen die Signale durch Linien dargestellt sind. Einige Linien können dicker sein, um die wesentlicheren Signalpfade zu verdeutlichen, und/oder an einem oder mehreren Enden Pfeile aufweisen, um die Hauptrichtung des Informationsflusses zu verdeutlichen. Diese Verdeutlichungen sind nicht als Einschränkung gedacht. Die Linien werden vielmehr in Verbindung mit einer oder mehreren beispielhaften Ausführungsformen verwendet, um das Verständnis einer Schaltung oder einer logischen Einheit zu erleichtern. Jedes dargestellte Signal kann tatsächlich den konstruktionsbedingten Anforderungen oder Präferenzen entsprechend ein oder mehrere Signal(e) umfassen, das/die sich in beide Richtungen bewegen kann/können und mit jedem beliebigen, hierfür geeigneten Signalschema implementiert werden kann/können.
  • In der gesamten Patentbeschreibung und in den Ansprüchen bezeichnet der Begriff „verbunden“ eine direkte Verbindung, wie etwa eine direkte elektrische, mechanische oder magnetische Verbindung, zwischen den miteinander verbundenen Elementen, ohne irgendwelche zwischengeschalteten Vorrichtungen.
  • Hier steht der Begriff „analoges Signal“ für ein beliebiges kontinuierliches Signal, für welches das zeitveränderliche Merkmal (Variable) des Signals eine Darstellung einer anderen zeitveränderlichen Größe, d. h. analog zu einem anderen zeitveränderlichen Signal, ist.
  • Hier steht der Begriff „digitales Signal“ für ein physikalisches Signal, das eine Darstellung einer Folge diskreter Werte (ein quantifiziertes zeitdiskretes Signal), beispielsweise eines beliebigen Bitstroms oder eines digitalisierten (abgetasteten und analogzu-digital-konvertierten) analogen Signals ist.
  • Mit dem Begriff „gekoppelt“ ist eine direkte oder indirekte Verbindung, wie etwa eine direkte elektrische, mechanische oder magnetische Verbindung zwischen den verbundenen Dingen, oder eine indirekte Verbindung durch eine oder mehrere passive oder aktive zwischengeschaltete Vorrichtungen gemeint.
  • Der Begriff „benachbart“ bezieht sich hier allgemein auf eine Position eines Dings, das neben (z. B. unmittelbar neben oder in der Nähe von, mit einem oder zwei Dingen dazwischen) oder an ein anderes Ding angrenzend (z. B. daran anstoßend) vorliegt.
  • Mit dem Begriff „Schaltung“ oder „Modul“ können ein oder mehrere passive und/oder aktive Komponenten gemeint sein, die so angeordnet sind, dass sie zusammenwirken können, um eine gewünschte Funktion bereitzustellen.
  • Der Begriff „Signal“ kann sich auf wenigstens ein Stromsignal, Spannungssignal, Magnetsignal oder Daten-/Taktsignal beziehen. In Formulierungen mit dem bestimmten (der, die, das) und unbestimmten (einer, eine, ein) Artikel ist auch jeweils der Plural mit eingeschlossen. In Formulierungen mit der Präposition „in“ ist die Bedeutung „in“, „auf‟ und „an“ mit eingeschlossen.
  • Der Begriff „Skalieren“ bezieht sich allgemein auf das Umwandeln eines Entwurfs (Schema und Layout) von einer Prozesstechnologie in eine andere Prozesstechnologie und eine nachfolgende Reduktion im Layoutbereich. Der Begriff „Skalieren“ bezieht sich allgemein auch auf das Verkleinern („Downsizing“) von Layouts und Vorrichtungen innerhalb desselben Technologieknotens. Der Begriff „Skalieren“ kann sich auch auf das Anpassen (z. B. Verlangsamen oder Beschleunigen - d. h. Herunterskalieren bzw. Hochskalieren) einer Signalfrequenz relativ zu einem anderen Parameter, beispielsweise einem Stromversorgungspegel, beziehen. Die Begriffe „im Wesentlichen“, „nah“, „ungefähr“, „fast“ und „etwa“ beziehen sich allgemein auf einen Bereich von +/- 10 % um den Zielwert herum.
  • Soweit nicht anders angegeben, ist die Verwendung der ordinalen Adjektive „erste(r/s)“, „zweite(r/s)“ und „dritte(r/s)“ etc. zum Beschreiben eines gemeinsamen Objekts lediglich so zu verstehen, dass auf verschiedene Instanzen gleicher Objekte Bezug genommen wird; dies ist also nicht so zu verstehen, dass die so beschriebenen Objekte in einer vorgegebenen Reihenfolge sein müssen, sei es zeitlich, räumlich, in Form einer Rangordnung oder auf irgendeine andere Weise.
  • Für die Zwecke der vorliegenden Offenbarung bedeuten die Formulierungen „A und/oder B“ und „A oder B“ (A), (B) oder (A und B). Für die Zwecke der vorliegenden Offenbarung bedeutet die Formulierung „A, B und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C).
  • Die Begriffe „links“, „rechts“ „vorne“, „hinten“, „oben“, „unten“, „über“, „unter“ und dergleichen in der Beschreibung und in den Ansprüchen werden, sofern vorhanden, zu Beschreibungszwecken verwendet und nicht notwendigerweise, um dauerhafte relative Positionen zu beschreiben.
  • Es wird darauf hingewiesen, dass diejenigen Elemente der Figuren mit den gleichen Bezugszeichen (oder Bezeichnungen) wie die Elemente einer beliebigen anderen Figur ähnlich wie beschrieben betrieben werden oder funktionieren können, aber nicht darauf beschränkt sind.
  • Für die Zwecke der Ausführungsformen handelt es sich bei den hier beschriebenen Transistoren in verschiedenen Schaltungen und Logikblöcken um Metalloxid-Halbleiter (Metal Oxide Semiconductor, MOS)-Transistoren oder deren Derivate, wobei die MOS-Transistoren Drain-, Source-, Gate- und Bulk-Anschlüsse aufweisen. Die Transistoren und/oder die MOS-Transistor-Derivate beinhalten auch Tri-Gate- und FinFET-Transistoren, Gate-All-Around-Cylindrical-Transistoren, Tunnel-FET (TFET)-, Quadratdraht-, Rechteckband-Transistoren, ferroelektrische FETs (FeFETs) oder andere Vorrichtungen, die eine Transistorfunktionalität implementieren, wie etwa Kohlenstoff-Nanoröhren oder Spintronic-Vorrichtungen. Symmetrische MOSFET-Source-und-Drain-Anschlüsse sind identische Anschlüsse und werden hier austauschbar verwendet. Eine TFET-Vorrichtung andererseits hat asymmetrische Source- und Drain-Anschlüsse. Fachleute auf diesem Gebiet der Technik werden erkennen, dass auch andere Transistoren, beispielsweise bipolare Sperrschichttransistoren (BJT PNP/NPN), BiCMOS, CMOS, eFET etc., verwendet werden können, ohne damit vom Schutzumfang der Erfindung abzuweichen.
  • 1 veranschaulicht ein Diagramm 100, das eine Prozessorkernspannung in Abhängigkeit vom Prozessorkernstrom zeigt. Hier ist die X-Achse ein Prozessorkernstrom (oder der Strom einer CPU einer Grafikverarbeitungseinheit (GPU)) in Ampere [A] - während die Y-Achse eine Prozessorkernspannung (oder die Spannung einer CPU oder GPU) in Volt (V) ist. Der CPU- oder GPU-Strom im Diagramm 100 ist abhängig von dem CPU- oder GPU-Anwendungsverhältnis. Beispielsweise verbraucht, bei einer gegebenen Frequenz, die CPU einer GPU einen Strom, der annähernd proportional zu einem Anwendungsverhältnis ist. Hier steht der Begriff „Anwendungsverhältnis“ allgemein für ein Verhältnis zwischen der Leistungsaufnahme einer CPU während der Ausführung einer gegebenen Anweisung gegenüber dem Leistungsverbrauch während der Ausführung der leistungsintensivsten Virenanwendung. Das Diagramm 100 zeigt, dass aufgrund einer aktiven Spannungspositionierung (Active Voltage Positioning, AVP) die von der CPU erfahrene Eingangsversorgungsspannung mit Zunahme des von der CPU verbrauchten Stroms abnimmt. Wenn die CPU beispielsweise keinen Strom verbraucht, ist die CPU-Spannung gleich dem VID (Spannungsidentifikationwert), der in der CPU-Stromversorgungseinheit eingestellt ist. Wenn die CPU mit einer höheren Stromlast (z. B. 60 A) betrieben wird, fällt deren Versorgungsspannung (z. B. auf 1,1 V).
  • 2 veranschaulicht eine Stromversorgungsarchitektur 200 mit einem Hauptplatinenspannungsregler (Voltage Regulator, VR), der mit einem Prozessor und einem integrierten VR in Reihe geschaltet ist. Die Architektur 200 besteht aus einem einzelnen Hauptplatinen (Motherboard, MB)-VR 201, einer Ausgangsimpedanz 202, einem vollständig integrierten (Fully-Integrated) VR (FIVR) oder einem digitalen linearen VR (D-LVR) 203, einer Lastlinie 204 und einem Prozessor 205 (oder einer beliebigen Last). Die Ausgangsimpedanz 202 ist eine potenziell aktive Ausgangsimpedanz, die beispielsweise von dem MB-VR 201 aufrechterhalten wird. Hier werden ein FIVR oder ein D-LVR 203 als Teil des SOC 206 gezeigt. Der FIVR 203 stellt im Allgemeinen eine Lastlinie von annähernd Null bereit. Während der FIVR 203 effektiv ist, was das Absenken der Lastlinie 204 angeht, leidet er unter Herausforderungen.
  • Beispielsweise verbraucht der FIVR 203 Leistung (es handelt sich um eine zusätzliche Stufe der Leistungsumwandlung in Reihe mit der gesamten Leistung, die von der CPU verbraucht wird), was in einigen Fällen die Vorteile aufgrund der niedrigeren Lastlinie 204 mehr als kompensiert. Der FIVR 203 nimmt außerdem viel Platz auf dem Halbleiterplättchen ein und erhöht die Packungsgröße. Eine weitere Herausforderung für den FIVR 203 besteht darin, dass die Eingangsspannung noch zwischen maximalen und minimalen Werten begrenzt ist und die MB-Lastlinie (einschließlich der Gehäuseimpedanz) die CPU-Leistungsfähigkeit durch die Begrenzung auf den Iccmax-Wert begrenzen kann. Darüber hinaus fügt der FIVR Verluste zum Silizium hinzu, was die VPU erwärmt und deren Leistungsfähigkeit begrenzt, ebenso wie die Gesamtsystemleistung erhöht wird.
  • Das Anordnen eines D-LVR in Reihe mit dem MB-VR 201 (anstatt in Reihe mit dem FIVR) trägt außerdem zu Leistungsverlusten aufgrund der Reihenverbindung bei. Um den Betrieb des D-LVR 203 für den schlimmstmöglichen Virus zu unterstützen, muss die Eingangsspannung zum D-LVR 203 auf dem höchsten Niveau für das ungünstige Anwendungsverhältnis-Szenario gehalten werden.
  • In einigen Ausführungsformen werden Sensoren oder Monitore zu der Stromversorgungsarchitektur hinzugefügt, welche die CPU-Spannung überwachen und die CPU drosseln, falls die CPU-Spannung der Eingangsspannung zum D-LVR 203 niedriger als ein spezifischer Schwellwert ist. Hier bezieht sich der Begriff „drosseln“ allgemein auf das Senken der CPU-Last, beispielsweise durch Absenken der Betriebsfrequenz der CPU oder durch Einfügen von Niedrigenergieanweisungen in die Anweisungspipeline. In diesem Fall kann der MB-VID auf einen niedrigeren Wert eingestellt werden, und die CPU-Leistungsaufnahme kann minimiert werden. Eine Herausforderung einer Leistungsbereitstellungsarchitektur mit Sensoren besteht darin, dass, falls der VID zu hoch eingestellt ist, nicht genug Leistungsnutzen vorhanden ist, da die CPU aufgrund einer hohen Eingangsversorgung viel Leistung verbrauchen wird. Falls andererseits der VID zu niedrig eingestellt ist, dann wird die CPU die ganze Zeit gedrosselt, und die CPU-Leistungsfähigkeit wird darunter leiden. Ferner macht das Einstellen des VID innerhalb der Einschränkungen einer inhärent verrauschten CPU-Eingangsspannung eine solche Architektur zu einer Herausforderung.
  • 3 veranschaulicht eine Stromversorgungsarchitektur 300 mit zwei Hauptplatinen-VRs gemäß einigen Ausführungsformen. Verglichen mit der Stromversorgungsarchitektur 200 wird hier der in Reihe gekoppelte FIVR oder D-LVR 203 entfernt und ein zweiter MB-VR 301 eingeführt. Der MB-VR 301 stellt eine sekundäre Eingangsversorgung VinMB2 bereit, während der MB-VR 201 die primäre Eingangsspannungsversorgung VinMB1 liefert. In verschiedenen Ausführungsformen sind mehrere Leistungsgatter (Power Gates, PGs) 1 bis „n“ parallel gekoppelt und sind auch an die SOC-Eingangsversorgungsschiene Vin gekoppelt. Diese Leistungsgatter können sich im SOC 206 befinden oder außerhalb des Halbleiterplättchens (off-die) vorliegen. Hier sind Namen für Signale oder Versorgungen mit Knoten- oder Schienennamen austauschbar. Beispielsweise kann sich Vin auf das Signal oder die Stromversorgung Vin oder den Leistungsknoten oder die Stromversorgungsschiene Vin beziehen, je nach Kontext des Satzes. In verschiedenen Ausführungsformen ist eine Steuerung 307 bereitgestellt, welche die Leistungsgatter PG1 bis PGn unter Verwendung des pgControl-Codes (einem Multi-Bit-Signal) aktiviert oder deaktiviert. Die Steuerung 307 kann Teil von MB-VR 2 301, Teil des SOC 306 oder Teil einer integrierten Leistungsverwaltungsschaltung (Power Management Integrated Circuit, PMIC) sein. Die Steuerung 307 kann verwendet werden, um die Leistungsgatter einzuschalten, bevor Vin eine Schwellwertspannung der Leistungsgatter-Transistoren des Prozessors 204 erreicht.
  • Die Stromversorgungsarchitektur 300 ermöglicht unglaublich hohe Leistungsvorteile und kann in mehreren Anwendungen verwendet werden und ist relativ leicht zu implementieren. In einigen Ausführungsformen ist MB-VR 2 301 ein D-LVR (linearer Spannungsregler), der dafür ausgelegt ist, die Spannung Vin am Eingang zur CPU 205 auf einem gegebenen Spannungspegel Vmin zu halten (der 10 mV bis 15 mV über der tatsächlichen CPU-Mindestspannung betragen kann). MB-VR 2 301 kann auch ein Schaltregler sein, wobei die Leistungsgatter PG1 bis PGn dafür zuständig sind, die Eingangsspannung Vin über der CPU-Vmin-Spannung zu halten. Hier bezieht sich der Begriff „Vmin“ allgemein auf eine Mindestbetriebsspannung, unterhalb derer Daten im Speicher oder in Flipflops nicht mehr stabil bleiben. Unter Vmin kann ein Signal unter Umständen nicht mehr zeitgerecht durch die CPU 205 geleitet werden. Beispielsweise kann eine zeitgerechte Signalausbreitung durch die CPU 205 unter Umständen nicht länger garantiert werden, wenn der Versorgungspegel unter Vmin fällt. Bei Vmin und höher arbeitet ein Prozessor ordnungsgemäß.
  • Durch Steuern der Anzahl von eingeschalteten Leistungsgattern (oder Leistungs-Feldeffekttransistoren) PG1-PGn kann die Steuerung 307 die CPU-Eingangsspannung Vin auf den oder über dem eingestellten Wert, der Spannung Vmin, festklemmen. In verschiedenen Ausführungsformen ist MB-VR 2 301, verglichen mit MB-VR 201, ein viel kleinerer Spannungsregler. Beispielsweise kann MB-VR 2 301 eine Schaltfrequenz aufweisen, die höher ist als eine Schaltfrequenz von MB-VR 1 201, um dessen Kosten und Größe zu minimieren. MB-VR 2 301 kann dafür ausgelegt sein, nur kurzzeitige Abweichungen der CPU-Leistung zu unterstützen und somit können die Komponenten von MB-VR 3 301 kleiner sein, da diese Komponenten nicht dafür ausgelegt sein müssen, der CPU-Leistung unter thermischen Aspekten standzuhalten.
  • Die Effizienz von MB-VR 2 301 kann im Vergleich zur Effizienz von MB-VR 1 201 niedriger sein. Hier bezieht sich die Effizienz von MB-VR allgemein auf ein Verhältnis zwischen dessen Ausgangs- und Eingangsleistung. Ein Grund dafür, das eine geringere Effizienz für MB-VR 2 301 gegeben ist, besteht darin, dass dessen Betrieb erwartungsgemäß nur vorübergehend sein wird und somit erwartungsgemäß nicht zur thermischen Last/Batterielaufzeit des Systems beitragen wird; und die Komponenten von MB-VR 2 301 können dafür ausgelegt sein, nur der elektrischen Belastung der CPU-Leistungsabweichung standzuhalten. In einigen Ausführungsformen sind die hinzugefügten D-LVR-Klemmen (z. B. die Leistungsgatter PG1-PGn, das Verhältnis zwischen VinMB2 und Vin) nicht dafür ausgelegt, effizient betrieben zu werden, da diese Leistungsgatter nur für eine kurze Dauer und einen kurzen Arbeitszyklus verwendet werden. Allerdings sind, in einigen Ausführungsformen, die Leistungsgatter PG1 bis PGn für eine hohe Effizienz ausgelegt. Beispielsweise kann das Spannungsverhältnis zwischen VinMB2 und Vin nahe 1 sein.
  • In einigen Ausführungsformen sind die Leistungsgatter PG1 bis PGn binär gewichtet. In einigen Ausführungsformen sind die Leistungsgatter PG1 bis PGn thermometergewichtet. In einigen Ausführungsformen ist der Widerstand von PG1-PGn moduliert, basierend auf der PG1-PGn Gatter-zu-Quelle-Spannungsänderung. Die Impedanz von MB-VR 2 301 zu den D-LVR-Leistungsgattern PG1 bis PGn und von den D-LVR-Leistungsgattern PG1 bis PGn zur CPU 205 braucht auch nicht sehr niedrig zu sein, da erwartet wird, dass die MB-Spannung VinMB1 hoch genug ist, um die Impedanzen auf ihrem Weg durchzudrücken.
  • In einigen Ausführungsformen wird die Steuerung 307 entfernt, um den Entwurf weiter zu vereinfachen. Beispielsweise werden die D-LVR-Leistungsgatter PG1 bis PGn natürlich ausgeschaltet - da die Leistungsgatter effektiv ein Pass-FET sind und deren Ausgangsspannung über der Spannung Vin liegt, die sie zu steuern versuchen. In diesem Fall sind die Gatteranschlüsse der Leistungsgatter PG1 bis PGn immer an Erde gebunden, damit die Leistungsgatter jederzeit bereit sind, Vin zu klemmen, falls Vin unter eine Schwellwertspannung der Leistungsgatter fällt. In verschiedenen Ausführungsformen werden die Leistungsgatter als reine p-Typ-Vorrichtungen gezeigt. In einigen Ausführungsformen wird eine Kombination von p-Typ- und n-Typ-Vorrichtungen (z. B. wie ein Übertragungsgatter) verwendet, um die Leistungsgatter PG1 bis PGn zu implementieren. In einigen Ausführungsformen sind die Leistungsgatter PG1 bis PGn konstruktiv so ausgeführt, dass mehrere Gatter in Reihe verwendet werden, um die Durchbruchspannung der Leistungsgatter zu erhöhen.
  • 4 veranschaulicht ein Diagramm 400, das eine Prozessorkernspannung in Abhängigkeit vom Prozessorkernstrom für eine traditionelle Architektur gegenüber der Architektur von 3 gemäß einigen Ausführungsformen zeigt. In einer traditionellen Architektur ist der MB-VR direkt mit der CPU 205 (oder einer Last) verbunden. Die Kurve 401 zeigt die DC-Spannung-Strom-Einstellung einer traditionellen Leistungsbereitstellungsarchitektur für eine CPU 205. Die Kurve 402 zeigt die DC-Spannung-Strom-Einstellung der Leistungsbereitstellungsarchitektur 300 für eine CPU 205.
  • In diesem Beispiel wird, basierend auf mehreren Parametern, geschätzt, dass die CPU 205 eine Anwendung ausführt, die selten mehr als 40 A erfordert. In diesem Fall ist MB-VR 1 201 für das Regeln der Spannung bei 1,27 V eingestellt, mit einer DC-Lastlinie von 5,5 mOhm. Die digitalen LVR-Leistungsgatter PG1 bis PGn haben die Aufgabe, die Spannung Vin der CPU 205 bei 1,05 V zu klemmen, was etwa 50 mV über der tatsächlichen CPU-Mindestspannung liegt. Solange der CPU-Strom unter 40 A liegt, kommt die gesamte Leistung von MB-VR 1 201, die D-LVR-Leistungsgatter PG1 bis PGn werden natürlich ausgeschaltet - da die Leistungsgatter effektiv ein Pass-FET sind und deren Ausgangsspannung über der Spannung Vin liegt, die sie zu steuern versuchen.
  • Weiter in diesem Beispiel; wenn der CPU-Stromverbrauch über 40A springt, werden wenigstens einige der D-LVR-Leistungsgatter PG1 bis PGn eingeschaltet und stellen den zusätzlichen Strom für die die Versorgungsschiene Vin bereit. In verschiedenen Ausführungsformen stellen die D-LVR-Leistungsgatter PG1 bis PGn nur den Strom bereit, der 40 A übersteigt, während MB-VR 1 201 40 A bereitstellt. Falls die CPU 205 beispielsweise 45 A erfordert, stellt MB-VR 1 201 40 A bereit und die D-LVR-Leistungsgatter PG1 bis PGn stellen die verbleibenden 5 A bereit. Solange die Dauer und der Arbeitszyklus der Abweichung über 40 A kurz ist, verbrauchen die D-LVR-Leistungsgatter PG1 bis PGn wenig Strom, und die überwiegende Energiemenge kommt von der Hauptplatine VR 1 201, ohne Zwischenverluste. In diesem Fall erwärmen sich die Leistungsgatter unter Umständen nicht bis zu einem Breakdown-Pegel.
  • In einigen Ausführungsformen sind keine Spezialschaltungen oder irgendwelche komplexen Steuerungen erforderlich, um dieses Verhalten der Leistungsgatter PG1 bis PGn zu unterstützen, da die D-LVR-Leistungsgatter PG1 bis PGn Teil einer linearen Schaltung sind, die in das SOC-Gehäuse 306 integriert ist und sehr schnell sein kann. Beispielsweise können die Leistungsgatter schnell ein-/ausgeschaltet werden. Ferner handelt es sich bei den D-LVR-Leistungsgattern PG1 bis PGn um eine unidirektionale Schaltung, sodass, falls die CPU-Spannung Vin die eingestellte Schwellwertspannung der D-LVR-Leistungsgatter PG1 bis PGn übersteigt, der D-LVR abschaltet. In einigen Ausführungsformen ist die Bandbreite MB-VR 1 201 viel geringer als die Bandbreite des MB-VR 301 und der D-LVR-Leistungsgatter (z. B. in einem Verhältnis von 300 kHz zu 10 MHz). In diesem Fall gibt es keine mögliche Steuerungsinteraktion zwischen den zwei MB-VRs 201 und 301.
  • In einigen Ausführungsformen ist MB-VR 1 201 dafür ausgelegt, als Schaltung mit einer aktiven Lastlinie betrieben zu werden, die von einem Steuerungssystem gepflegt wird. MB-VR 1 201 regelt effektiv die selbst ausgegebene VinMB1-Spannung, um so viel Strom wie möglich bereitzustellen, designbedingt beispielsweise bis zu 40 A, falls der VID und die Lastlinie genau eingestellt sind. Falls der VID und die Lastlinie fehlerhaft sind (z. B. wenn der Fehler zu groß ist), dann erkennt die CPU 205 entweder einen zu starken Betrieb der D-LVR-Leistungsgatter PG1 bis PGn, oder einen zu geringen, und kann den VID entsprechend korrigieren. Der VID kann basierend auf der Tatsache gesteuert werden, dass der D-LVR EIN-Arbeitszyklus über einem spezifischen Grenzwert liegt oder der D-LVR seltener als erwartet verwendet wird, und somit könnte der VID abgesenkt werden. Dieser Mechanismus kann verwendet werden, um die inhärente Ungenauigkeit einer MB-VR-Steuerung zu korrigieren (z. B. einen VID-Einstellungsfehler aufgrund von Bandlücken oder einen Fehler bei der Strommessung, der die aktive Lastlinie beeinflusst).
  • In einigen Ausführungsformen wird der VID des MB-VR 1 201 dynamisch angepasst, basierend auf der Menge von „Arbeit“, die der D-LVR (MB-VR 2 301) ausführt. Falls der D-LVR (MB-VR 2 301) relativ wenig Arbeit ausführt (beispielsweise weil der VID von MB-VR 1 201 fehlerbedingt höher als angefordert ist, oder falls die CPU 205 relativ wenig Arbeit ausführt - d. h. ein geringes „Anwendungsverhältnis“ vorliegt), dann kann der VID abgesenkt werden. Im gegenteiligen Fall kann der VID angehoben werden. Eine PID (Proportional-Integral-Differential)-Steuerung kann basierend auf Benchmark-Messungen entworfen und feinabgestimmt werden, um eine optimale Leistung zum Variieren des VID bereitzustellen.
  • Die 5A-B veranschaulichen die Diagramme 500 und 520, die jeweils eine Spannung und einen Leistungsnutzen eines digitalen linearen Spannungsreglers als Spannungsklemme zeigen. Das Diagramm 500 zeigt einen geschätzten CPU-Spannungsabfall im Vergleich zu einer Leistungsarchitektur 200. Das Diagramm 500 zeigt, dass es möglich ist, beispielsweise bis zu 160 mV der CPU-Spannung Vin zu eliminieren, was sich, wie in Diagramm 520 gezeigt, in einer Abnahme der CPU-Leistung von etwa 20 % bis 25 % äußert. Hier berücksichtigt der Teil, der die Leistungseinsparung über 40 A zeigt, nicht die D-LVR-Verluste. In diesem Beispiel äußert sich ein 21%-iger Abfall in der CPU in einer etwa 7%igen Steigerung der Leistungsfähigkeit.
  • Die Leistungsarchitektur 300 kann mit einer gewissen Abstimmung des VID-Pegels basierend auf der Dauer des D-LVR-Leistungsgatterbetriebs und des Gesamtsystemverbrauchs weiter verbessert werden. In einigen Fällen sinkt der VID-Pegel, falls der D-LVR nicht ausgelastet ist, und in einigen Fällen könnte er steigen, falls die D-LVR-Leistungsgatter zu stark beansprucht werden. Spezifische Optimierungen und Definitionen einer solche Über- und Unternutzung sind entwurfsbasiert definiert und die thermische Kapazität kann variieren. In einigen Ausführungsformen wird ein Steuerungsschema verwendet, um die Gesamt-Gehäuseleistungsaufnahme zu minieren. Falls beispielsweise die effektive dynamische Kapazität (Cdyn) der CPU 205 in einigen Anwendungen höher ist und die D-LVR-Leistungsgatter eine signifikante Anzahl von Malen eingeschaltet werden, dann kann die CPU 205 den MB-VID des MB-VR 201 erhöhen und der CPU 205 erlauben, für eine bestimmte Zeitspanne mehr Wärme abzuleiten. In einigen Fällen kann die CPU 205 auch die CPU-Frequenz absenken. In beiden Fällen verfügt die CPU 205 über die Option zum weiteren Optimieren der Leistungsfähigkeit. Die Implementierung und Optimierungen können von den spezifischen Eigenschaften der Systeme abhängen und werden erwartungsgemäß basierend auf unterschiedlichen Benchmarks dynamisch feinabgestimmt. Hier bezieht sich dynamisch allgemein darauf, einen Parameter adaptiv oder in Echtzeit zu ändern, ohne das System zurücksetzen zu müssen.
  • In verschiedenen Ausführungsformen erlaubt die Leistungsarchitektur 300 ein Zusammenführen der Stromversorgungsschienen (z. B. Vin-Schienen) für einen allgemeinen Prozessor und einen Grafikprozessor, da die erforderliche VID-Spannung für den höchsten Verbraucher verringert wird. Außerdem kann die Spannung sogar noch weiter abgesenkt werden, mit dem Risiko, dass die D-LVR-Leistungsgatter übermäßig genutzt werden, wobei dennoch die erforderlichen Leistungsmargen unterstützt werden.
  • Es gibt mehrere mögliche Implementierungen der Leistungsarchitektur 300 und mehrere Möglichkeiten, diese zu nutzen.
  • 6 veranschaulicht ein Diagramm 600, dass eine Prozessoreingangsimpedanz in Abhängigkeit von der Frequenz zeigt. In allen Anwendungen ist der VID hoch genug eingestellt, um den Spannungs-Droop aufgrund von LL2 oder LL3 zu vermeiden, was die CPU-Spannung Vin unter den Mindestpegel fallen lassen würde. Hier bezieht sich LL1 allgemein auf eine On-die-Lastlinienimpedanz, LL2 bezieht sich auf eine Gehäuse-Lastlinienimpedanz und LL3 bezieht sich allgemein auf die Impedanz des MB-VR 201 in der Nähe von dessen Bandbreitenfrequenz.
  • Die Anforderung, den VID hoch genug einzustellen, um den Spannungs-Droop aufgrund von LL2 oder LL3 zu vermeiden, verursacht potenziell sehr hohe Gehäusekosten, hohe MB-Kosten etc. sowie Einbußen hinsichtlich der Leistungsfähigkeit. Bei echten Anwendungen sind die Spannungs-Droops an Vin aufgrund von LL2- und LL3-Spitzen vorübergehend und kurz in ihrer Dauer, da sich entweder der MB-VR 201 oder die Gehäuse-/MB-Kondensatoren von dem Droop erholen. Für LL3 beträgt die typische Dauer eines Droops beispielsweise weniger als 3 µS und für LL2 beträgt sie beispielsweise weniger als 100 ns. In einigen Ausführungsformen ermöglichen es die D-LVR-Leistungsgatter dem Leistungsbereitstellungssystem, diese Spitzen für eine kurze Dauer natürlich und transparent für die CPU 205 zu überspringen und diese Impedanzspitzen somit zu ignorieren.
  • Das Diagramm 600 vergleicht eine Impedanz (siehe Kurve 601) in einer Leistungsbereitstellungsarchitektur 200, in der LL3 und LL2 niedrig oder auf einem Niveau der DC-LL gehalten werden, um Leistungsverluste oder potenzielle Blackscreens zu verhindern. Die Kurve 602 zeigt die Impedanz, die ein Entwurf verwenden kann, falls er die Leistungsbereitstellungsarchitektur 300 nutzt. Diese Anwendung kann beispielsweise für Server nützlich sein, wo ein Absenken der Gehäuseimpedanz einen großen Aufwand darstellt.
  • 7 veranschaulicht eine Stromversorgungsarchitektur 700 mit einer digitalen linearen VR-Klemme am Eingang eines integrierten VR eines Prozessors, gemäß einigen Ausführungsformen. In heutigen Entwürfen gibt es Beschränkungen hinsichtlich der maximalen/minimalen Eingangsspannung Vin, selbst wenn die CPU 205 durch Leistung von einem FIVR oder von einem D-LVR oder einem traditionellen LDO versorgt wird (alle Wahlmöglichkeiten sind durch 203 in 2 dargestellt). In Servern besteht bekanntermaßen eine größere Beschränkung für die CPU-Frequenz in der maximalen FIVR-Eingangsspannung, was auf einen höheren Spannungsabfall am MB und dem Gehäuse aufgrund eines hohen Stroms und einer hohen Impedanz zurückzuführen ist. Es ist daher unbedingt erforderlich, den MB-VID so niedrig wie möglich zu halten, um die D-LVR-Verluste in Block 203 zu minimieren. In einigen Ausführungsformen können die D-LVR-Klemmen-Leistungsgatter des SOC 706 beide dieser Situationen klären, indem es dem MB-VID ermöglicht wird, niedrigere Werte anzunehmen und somit die thermische Belastung für den Haupt-D-LVR 702 zu minimieren und, im Fall des FIVR 702, die Differenz zwischen Vmax und Vmin zu reduzieren und die Anzahl von Phasen im Haupt-MB-VR potenziell senken.
  • In Grafikprozessoren weisen die Lasten ebenfalls Spitzen auf, aber für die Dauer von Millisekunden. In diesen Prozessoren kann die Differenz zwischen Imax und dem verbrauchten Strom gering sein, während der Arbeitszyklus solcher Spitzenereignisse kurz ist. Das bedeutet, dass die positiven Effekte eines jeden Systems, das den VID senkt und sich auf den Drosselmechanismus stützt, um einen Schutz vor Blackscreens zu bieten (z. B. Offline-Status der CPU) gering sein werden. Andererseits arbeiten die D-LVR-Klemmen-Leistungsgatter, die in 3 gezeigt werden, fehlerfrei, unter der Annahme, dass die Zeitdauer, in welcher der Strom den für MB-VR 201 ausgelegten Strom übersteigt, kurz ist (z. B. wenige Zehntel Millisekunden) und bei einem kleinen Arbeitszyklus (z. B. einem Arbeitszyklus von weniger als 10 %).
  • In heutigen Entwürfen sind MB-VRs relativ langsame VRs mit einer potenziell hohen Ausgangsentkopplungskapazität und es dauert lange (z. B. Zehntel Mikrosekunden), um den Entkopplungskondensator aufzuladen. Aktuelle MB-VRs führen auch zu hohen Stromspitzen, die in vielen Kundensystemen akustisches Rauschen verursachen. CPU (und Grafikprozessoren) können nicht mit einer höheren Frequenz betrieben werden, es sei denn, deren Eingangsspannung Vin wird auf den Pegel angehoben, der von einer Leistungssteuerungseinheit bestimmt wird, um eine solche hohe Frequenz bereitzustellen. Eine zu schnelle Änderung der VR-Ausgangsspannung führt in einigen Fällen dazu, dass die Induktoren oder MB-Entkopplungskondensatoren „singen“. Um das Rauschen abzuschwächen wird die Latenz von Spannungstransistoren drastisch erhöht. In Wirklichkeit wird der Spannungspegel von Vin angehoben, um seltene, aber mögliche Fälle von hohen Anwendungsverhältnissen zu vermeiden, wenn die CPU hohe Ströme verbrauchen kann, es aber unwahrscheinlich ist, dass sie diese tatsächlich verbraucht. Dies ist ein Schutzband für seltene, aber sehr wahrscheinliche Fälle. Die D-LVR-Klemmen-Leistungsgatter können es ermöglichen, dass die CPU-Frequenz erhöht wird, noch bevor die MB-VR-Spannung auf den erforderlichen Pegel angehoben wird, und im Fall eines CPU-Leistungssprungs auf hohe Pegel wird die CPU durch die D-LVR-Klemme vor Unterspannungsbedingungen geschützt.
  • 8 veranschaulicht eine intelligente Vorrichtung oder ein Computersystem oder ein SoC (System-on-Chip) mit einer Stromversorgungsarchitektur, die einen linearen Spannungsregler als Spannungs- und Stromklemme für Hauptplatinen-VRs mit einer aktiven Lastlinie gemäß einigen Ausführungsformen der Offenbarung verwendet.
  • In einigen Ausführungsformen repräsentiert die Vorrichtung 2500 eine entsprechende Rechenvorrichtung, wie etwa einen Tablet-Computer, ein Mobiltelefon oder ein Smartphone, einen Laptop, einen Desktop, eine IOT (Internet-of-Things)-Vorrichtung, einen Server, eine am Körper tragbare Vorrichtung, eine Set-Top-Box, einen drahtlos-fähigen E-Reader oder dergleichen. Es versteht sich, dass bestimmte Komponenten allgemein gezeigt werden und dass nicht alle Komponenten einer derartigen Vorrichtung in der Vorrichtung 2500 gezeigt werden. Jedwede Komponenten hier, die Leistung für eine oder mehrere Logikvorrichtungen bereitstellt, kann eine Stromversorgungsarchitektur aufweisen, die einen linearen Spannungsregler und eine Stromklemme für Hauptplatinen-VRs mit einer aktiven Lastlinie verwendet.
  • In einem Beispiel umfasst die Vorrichtung 2500 ein SoC (System-on-Chip) 2501. Eine beispielhafte Begrenzung des SOC 2501 wird unter Verwendung gestrichelter Linien in 8 veranschaulicht, mit einigen beispielhaften Komponenten, die als im SOC 2501 eingeschlossen dargestellt werden - allerdings kann das SOC 2501 beliebige geeignete Komponenten der Vorrichtung 2500 beinhalten.
  • In einigen Ausführungsformen beinhaltet die Vorrichtung 2500 einen Prozessor 2504. Der Prozessor 2504 kann eine oder mehrere physische Vorrichtungen aufweisen, wie etwa Mikroprozessoren, Anwendungsprozessoren, Mikrosteuerungen, programmierbare Logikvorrichtungen, Verarbeitungskerne oder andere Verarbeitungsmittel. Die vom Prozessor 2504 durchgeführten Verarbeitungsoperationen umfassen die Ausführung einer Betriebsplattform oder eines Betriebssystems, auf der/dem die Anwendungen und/oder die Vorrichtungsfunktionen ausgeführt werden. Die Verarbeitungsschritte beinhalten Operationen in Bezug auf eine Eingabe/Ausgabe (E/A) unter Beteiligung eines menschlichen Benutzers oder anderer Vorrichtungen, Operationen in Bezug auf die Leistungsverwaltung, Operationen in Bezug auf die Anbindung der Rechenvorrichtung 2500 an eine andere Vorrichtung und/oder dergleichen. Die Verarbeitungsschritte können auch Schritte in Bezug auf eine Audio-E/A und/oder eine Anzeige-E/A umfassen.
  • In einigen Ausführungsformen beinhaltet der Prozessor 2504 mehrere Verarbeitungskerne (auch als Kerne bezeichnet) 2508a, 2508b, 2508c. Auch wenn nur drei Kerne 2508a, 2508b, 2508c dargestellt werden, kann der Prozessor 2504 eine beliebige andere geeignete Anzahl von Verarbeitungskernen beinhalten, z. B. zehn oder sogar Hunderte von Verarbeitungskernen. Die Prozessorkerne 2508a, 2508b, 2508c können auf einem einzelnen Chip mit integrierter Schaltung (Integrated Circuit, IC) implementiert sein. Darüber hinaus kann der Chip einen oder mehrere gemeinsam genutzte und/oder private Cache-Speicher, Busse oder Zwischenverbindungen, Grafiken und/oder Speichersteuerungen oder andere Komponenten beinhalten.
  • In einigen Ausführungsformen beinhaltet der Prozessor 2504 Cache-Speicher 2506. In einem Beispiel können Cache-Abschnitte 2506 speziell für einzelne Kerne 2508 vorgesehen sein (z. B. ein erster Cache-Abschnitt 2506, der speziell für Kern 2508a vorgesehen ist, ein zweiter Cache-Abschnitt 2506, der speziell für Kern 2508b vorgesehen ist, und so weiter). In einem Beispiel können ein oder mehrere Cache-Abschnitte 2506 von zwei oder mehr Kernen 2508 gemeinsam genutzt werden. Der Cache 2506 kann in unterschiedliche Ebenen unterteilt sein, z. B. Cache der Ebene 1 (L1), Cache der Ebene 2 (L2), Cache der Ebene 3 (L3) etc.
  • In einigen Ausführungsformen kann der Prozessorkern 2504 eine Abrufeinheit beinhalten, um Anweisungen (einschließlich Anweisungen mit bedingten Verzweigungen) zur Ausführung durch den Kern 2504 abzurufen. Die Anweisungen können von beliebigen Datenspeichervorrichtungen wie etwa dem Speicher 2530 abgerufen werden. Der Prozessorkern 2504 kann auch eine Decodiereinheit zum Decodieren der abgerufenen Anweisungen beinhalten. Beispielsweise kann die Decodiereinheit die abgerufene Anweisung in mehrere Mikrooperationen decodieren. Der Prozessorkern 2504 kann eine Zeitplanungseinheit beinhalten, um verschiedene Operationen durchzuführen, die mit dem Speichern von decodierten Anweisungen verknüpft sind. Beispielsweise kann die Zeitplanungseinheit Daten aus der Decodiereinheit halten, bis die Anweisungen versandbereit sind, z. B. bis alle Quellwerte einer decodierten Anweisung verfügbar sind. In einer Ausführungsform kann die Zeitplanungseinheit decodierte Anweisungen planen und/oder zur Ausführung an eine Ausführungseinheit ausgeben (oder versenden).
  • Die Ausführungseinheit kann die versendeten Anweisungen ausführen, nachdem sie (z. B. durch die Decodiereinheit) decodiert und (z. B. durch die Zeitplanungseinheit) versendet worden sind. In einer Ausführungsform kann die Ausführungseinheit mehr als eine Ausführungseinheit beinhalten (wie etwa eine Bildgebungs-Recheneinheit, eine Grafik-Recheneinheit, eine Universal-Recheneinheit etc.). Die Ausführungseinheit kann auch verschiedene arithmetische Operationen wie etwa Addition, Subtraktion, Multiplikation und/oder Division durchführen und kann eine oder mehrere arithmetische Logikeinheiten (Arithmetic Logic Units, ALUs) beinhalten. In einer Ausführungsform kann der (nicht gezeigte) Coprozessor verschiedene arithmetische Operationen zusammen mit der Ausführungseinheit durchführen.
  • Ferner kann die Ausführungseinheit Anweisungen in anderer Reihenfolge (out-of-order) ausführen. Daher kann der Prozessorkern 2504 in einer Ausführungsform ein Out-of-Order-Prozessorkem sein. Der Prozessorkern 2504 kann auch eine Rückordnungseinheit beinhalten. Die Rückordnungseinheit kann ausgeführte Anweisungen rückordnen, nachdem sie übergeben worden sind. In einer Ausführungsform kann die Rückordnung der ausgeführten Anweisungen dazu führen, dass der Prozessorzustand durch die Ausführung der Anweisungen, physischen Register, die von den Anweisungen verwendet werden, deren Zuteilung gerade aufgehoben wird etc. festgelegt ist. Der Prozessorkern 2504 kann auch eine Buseinheit beinhalten, um eine Kommunikation zwischen Komponenten des Prozessorkerns 2504 und anderen Komponenten über einen oder mehrere Busse zu ermöglichen. Der Prozessorkern 2504 kann auch ein oder mehrere Register beinhalten, um Daten zu speichern, auf die von verschiedenen Komponenten des Kerns 2504 zugegriffen wird (wie etwa Werte im Zusammenhang mit zugewiesenen Anwendungsprioritäten und/oder der Verknüpfung von Subsystemzuständen (Modi)).
  • In einigen Ausführungsformen umfasst die Vorrichtung 2500 Anbindungsschaltungen 2531. Beispielsweise beinhalten Anbindungsschaltungen 2531 Hardwarevorrichtungen (z. B. drahtlose und/oder drahtgebundene Steckverbinder und Kommunikationshardware) und/oder Softwarekomponenten (z. B. Treiber, Protokollstapel), z. B. um es der Datenverarbeitungsvorrichtung 2500 zu ermöglichen, mit externen Vorrichtungen zu kommunizieren. Die Vorrichtung 2500 kann getrennt von den externen Vorrichtungen, beispielsweise anderen Rechenvorrichtungen, drahtlosen Zugangspunkten oder Basisstationen etc. vorliegen.
  • In einem Beispiel können die Anbindungsschaltungen 2531 mehrere unterschiedliche Arten von Anbindungen beinhalten. Allgemein ausgedrückt können die Anbindungsschaltungen 2531 zellulare Anbindungsschaltungen, drahtlose Anbindungsschaltungen etc. beinhalten. Zellulare Anbindungsschaltungen von Anbindungsschaltungen 2531 bezieht sich allgemein auf eine zellulare Netzanbindung, die von drahtlosen Trägern bereitgestellt wird, wie etwa über GSM (Globales System für Mobilkommunikation) oder Variationen oder Derivate, CDMA (Code Division Multiple Access) oder Variationen oder Derivate, TDM (Time Division Multiplexing) oder Variationen oder Derivate, ein 3GPP (3rd Generation Partnership Project) UMTS (Universal Mobile Telecommunications Systems)-System oder Variationen oder Derivate, ein 3GPP LTE (Long-Term Evolution)-System oder Variationen oder Derivate, ein 3GPP LTE-Advanced (LTE-A)-System oder Variationen oder Derivate, ein drahtloses 5G (Fifth Generation)-System oder Variationen oder Derivate, ein 5G-Mobilnetz-System oder Variationen oder Derivate, ein 5G NR (New Radio)-System oder Variationen oder Derivate oder andere zellulare Dienststandards. Drahtlose Anbindungsschaltungen (oder eine drahtlose Schnittstelle) der Anbindungsschaltungen 2531 beziehen sich auf eine drahtlose Anbindung, die nicht zellular ist, und kann persönliche Netze (wie etwa Bluetooth, NFC etc.), lokale Netze (wie etwa WiFi) und/oder Weitverkehrsnetze (wie etwa WiMax) und/oder eine andere drahtlose Kommunikation beinhalten. In einem Beispiel können die Anbindungsschaltungen 2531 eine Netzschnittstelle beinhalten, wie etwa eine drahtgebundene oder drahtlose Schnittstelle, so dass z. B. die Ausführungsform eines Systems in eine drahtlose Vorrichtung, beispielsweise ein Mobiltelefon oder einen persönlichen digitalen Assistenten, integriert sein kann.
  • In einigen Ausführungsformen umfasst die Vorrichtung 2500 einen Steuerungsknoten 2532, der Hardwarevorrichtungen und/oder Softwarekomponenten in Bezug auf die Interaktion mit einer oder mehreren E/A-Vorrichtungen repräsentiert. Beispielsweise kann der Prozessor 2504, über eine Steuerungsknoten 2532, mit einem oder mehreren von einer Anzeige 2522, einem oder mehreren Peripherievorrichtungen 2524, Datenspeichervorrichtungen 2528, einer oder mehreren externen Vorrichtungen 2529 etc. kommunizieren. Bei dem Steuerungsknoten 2532 kann es sich um einen Chipsatz, einen Plattformsteuerungsknoten (Platform Control Hub, PCH) und/oder dergleichen handeln.
  • Beispielsweise veranschaulicht der Steuerungsknoten 2532 einen oder mehrere Verbindungspunkte für zusätzliche Vorrichtungen, die mit der Vorrichtung 2500 verbunden sind, durch die ein Benutzer z. B. mit dem System interagieren kann. Beispielsweise beinhalten Vorrichtungen (z. B. die Vorrichtungen 2529), die an die Vorrichtung 2529 angeschlossen werden können, Mikrofonvorrichtungen, Lautsprecher- oder Stereosysteme, Audiovorrichtungen, Videosysteme oder andere Anzeigevorrichtungen, Tastatur- oder Tastenfeldvorrichtungen oder andere E/A-Vorrichtungen zur Verwendung mit spezifischen Anwendungen wie etwa Kartenlesern oder anderen Vorrichtungen.
  • Wie vorstehend erwähnt, kann der Steuerungsknoten 2532 mit Audiovorrichtungen, einer Anzeige 2522 etc. interagieren. Beispielsweise kann die Eingabe über ein Mikrofon oder eine andere Audiovorrichtung Eingaben oder Befehle für eine oder mehrere Anwendungen oder Funktionen der Vorrichtung 2500 bereitstellen. Des Weiteren kann eine Audioausgabe anstelle einer Anzeigeausgabe oder zusätzlich zu dieser erfolgen. In einem anderen Beispiel fungiert die Anzeige, falls die Anzeige 2522 einen Berührungsschirm beinhaltet, auch als Eingabevorrichtung, die zumindest teilweise über den Steuerungsknoten 2522 verwaltet werden kann. Es kann auch zusätzliche Tasten oder Schalter an der Rechenvorrichtung 2500 geben, um E/A-Funktionen bereitzustellen, die von dem Steuerungsknoten 2532 verwaltet werden. In einer Ausführungsform verwaltet der Steuerungsknoten Vorrichtungen wie Beschleunigungsmesser, Kameras, Lichtsensoren oder andere Umweltsensoren oder andere Hardware, die in der Vorrichtung 2500 enthalten sein kann. Die Eingabe kann als Teil einer direkten Interaktion des Benutzers erfolgen sowie in Form einer Eingabe über die Umwelt an das System zum Beeinflussen seines Betriebs (wie etwa Filtern von Geräuschen, Anpassen von Anzeigen nach Erkennung der Helligkeit, Anwenden eines Blitzlichts für eine Kamera oder andere Merkmale).
  • In einigen Ausführungsformen kann der Steuerungsknoten 2532 unter Verwendung eines geeigneten Kommunikationsprotokolls, z. B. PCIe (Peripheral Component Interconnect Express), USB (Universal Serial Bus), Thunderbolt, HDMI (High Definition Multimedia Interface), Firewire, etc., mit verschiedenen Vorrichtungen gekoppelt werden.
  • In einigen Ausführungsformen repräsentiert die Anzeige 2522 Hardwarekomponenten (z. B. Anzeigevorrichtungen) und Softwarekomponenten (z. B. Treiber), die eine visuelle und/oder taktile Anzeige bereitstellen, über die ein Benutzer mit der Vorrichtung 2500 interagieren kann. Die Anzeige 2522 kann eine Anzeigeschnittstelle, einen Anzeigeschirm und/oder eine Hardwarevorrichtung beinhalten, die verwenden werden, um eine Anzeige für den Benutzer bereitzustellen. In einigen Ausführungsformen beinhaltet die Anzeige 2522 eine Berührungsschirm- (oder eine Berührungsfeld-) Vorrichtung, die für einen Benutzer sowohl Eingaben als auch Ausgaben bereitstellt. In einem Beispiel kann die Anzeige 2522 direkt mit dem Prozessor 2504 kommunizieren. Bei der Anzeige 2522 kann es sich um eines oder mehrere von einer internen Anzeigevorrichtung, wie beispielsweise in einer mobilen elektronischen Vorrichtung oder einer Laptop-Vorrichtung, oder einer externen Anzeigevorrichtung, die über eine Anzeigeschnittstelle (z. B. DisplayPort etc.) angeschlossen ist, handeln. In einer Ausführungsform kann es sich bei der Anzeige 2522 um eine kopfmontierte Anzeige (Head-mounted Display, HMD) wie etwa eine stereoskopische Anzeigevorrichtung zur Verwendung in VR (Virtual Reality)-Anwendungen oder AR (Augmented Reality)-Anwendungen handeln.
  • In einigen Ausführungsformen, und auch wenn dies in der Figur nicht veranschaulicht ist, kann, zusätzlich zu (oder anstelle von) dem Prozessor 2504, eine Vorrichtung 2500 eine Grafikverarbeitungseinheit (Graphics Processing Unit, GPU) beinhalten, umfassend einen oder mehrere Grafikverarbeitungskerne, die einen oder mehrere Aspekte des Anzeigens von Inhalten auf der Anzeige 2522 steuern können.
  • Der Steuerungsknoten 2532 (oder der Plattformsteuerungsknoten) kann Hardwareschnittstellen und -verbinder beinhalten, ebenso wie Softwarekomponenten (z. B. Treiber, Protokollstapel), um Peripherieverbindungen, z. B. zu Peripherievorrichtungen 2524, herzustellen.
  • Es versteht sich, dass die Vorrichtung 2500 sowohl eine Peripherievorrichtung für andere Vorrichtungen sein könnte, als auch Peripherievorrichtungen aufweisen könnte, die mit ihr verbunden sind. Die Vorrichtung 2500 kann einen „Docking“-Anschluss zum Verbinden mit anderen Rechenvorrichtungen zu Zwecken wie etwa dem Verwalten (z. B. zum Herunterladen und/oder Hochladen, Ändern, Synchronisieren) von Inhalten auf die Vorrichtung 2500 aufweisen. Zusätzlich kann ein Docking-Anschluss das Verbinden einer Vorrichtung 2500 mit bestimmten Peripherievorrichtungen gestatten, die der Vorrichtung 2500 das Steuern der Ausgabe von Inhalten, beispielsweise an audiovisuelle oder andere Systeme gestatten.
  • Zusätzlich zu einem proprietären „Docking“-Anschluss oder anderer herstellereigener Verbindungshardware kann die Vorrichtung 2500 Peripherieverbindungen über allgemeine oder auf Standards basierende Anschlüsse herstellen. Gängige Arten können einen USB-Anschluss (Universal Serial Bus) (der eine beliebige aus einer Anzahl von verschiedenen Hardware-Schnittstellen aufweisen kann), einen Anzeige-Port einschließlich MiniDisplayPort (MDP), einen HDMI-Anschluss (High Definition Multimedia Interface), einen Firewire-Anschluss oder andere Arten umfassen.
  • In einigen Ausführungsformen können die Anbindungsschaltungen 2531 mit dem Steuerungsknoten 2532 gekoppelt sein, z. B. zusätzlich zu oder anstelle von dem direkten Gekoppeltsein mit den Prozessor 2504. In einigen Ausführungsformen kann die Anzeige 2522 mit dem Steuerungsknoten 2532 gekoppelt sein, z. B. zusätzlich zu oder anstelle von dem direkten Gekoppeltsein mit den Prozessor 2504.
  • In einigen Ausführungsformen kann die Vorrichtung 2500 Speicher 2530 umfassen, der mit dem Prozessor 2504 über eine Speicherschnittstelle 2534 gekoppelt ist. Der Speicher 2530 beinhaltet Speichervorrichtungen zum Speichern von Informationen in der Vorrichtung 2500. Der Speicher kann nichtflüchtige Speichervorrichtungen (der Zustand ändert sich nicht, wenn die Energiezufuhr zur Speichervorrichtung unterbrochen wird) und/oder flüchtige Speichervorrichtungen (der Zustand ist unbestimmt, wenn die Energiezufuhr zur Speichervorrichtung unterbrochen wird) aufweisen. Bei dem Speicher 2530 kann es sich um eine dynamische Direktzugriff-Speichervorrichtung (Dynamic Random Access Memory, DRAM), eine statische Direktzugriff-Speichervorrichtung (Static Random Access Memory, SRAM), eine Flash-Speichervorrichtung, eine Phasenwechsel-Speichervorrichtung oder irgendeine andere Speichervorrichtung handeln, die über eine geeignete Leistungsfähigkeit verfügt, um als Prozessspeicher zu dienen. In einer Ausführungsform kann der Speicher 2530 als Systemspeicher für die Vorrichtung 2500 betrieben werden, um Daten und Anweisungen zu speichern, die verwendet werden, wenn die ein oder mehreren Prozessoren 2504 eine Anwendung oder einen Prozess ausführen. Das Speicher 2530 kann (sowohl langfristig als auch temporär) Anwendungsdaten, Benutzerdaten, Musik, Fotos, Dokumente oder andere Daten sowie Systemdaten speichern, die im Zusammenhang mit der Ausführung der Anwendungen und Funktionen der Vorrichtung 2500 stehen.
  • Elemente verschiedener Ausführungsformen und Beispiele werden auch als maschinenlesbares Medium (z. B. Speicher 2530) zum Speichern der von einem Computer ausführbaren Anweisungen (z. B. Anweisungen zum Implementieren beliebiger anderer hier beschriebener Prozesse) bereitgestellt. Das maschinenlesbare Medium (z. B. der Speicher 2530) kann, ohne hierauf beschränkt zu sein, Flash-Speicher, optische Datenträger, CD-ROMs, DVD-ROMs, RAMs, EPROMs, EEPROMs, magnetische oder optische Karten, Phasenwechselspeicher (Phase Change Memory, PCM) oder andere Arten von maschinenlesbaren Medien beinhalten, die zum Speichern von elektronischen oder von einem Computer ausführbaren Anweisungen geeignet sind. Beispielsweise können Ausführungsformen der Offenbarung als Computerprogramm (z. B. BIOS) heruntergeladen werden, das von einem entfernten Computer (z. B. einem Server) auf einen anfordernden Computer (z. B. einen Client) in Form von Datensignalen über eine Kommunikationsverbindung (z. B. ein Modem oder eine Netzwerkverbindung) übertragen werden kann.
  • In einigen Ausführungsformen umfasst die Vorrichtung 2500 Temperaturmessschaltungen 2540, z. B. zum Messen der Temperatur verschiedener Komponenten der Vorrichtung 2500. In einem Beispiel können die Temperaturmessschaltungen 2540 eingebettet sein in oder gekoppelt sein mit oder angeschlossen sein an verschiedene(n) Komponenten, deren Temperatur gemessen und überwacht werden soll. Beispielsweise können die Temperaturmessschaltungen 2540 die Temperatur von (oder in) einem oder mehreren hiervon messen: Kerne 2508a, 2508b, 2508c, Spannungsregler 2514, Speicher 2530, Hauptplatine eines SOC 2501 und/oder eine beliebige geeignete Komponente der Vorrichtung 2500.
  • In einigen Ausführungsformen umfasst die Vorrichtung 2500 Leistungsmessschaltungen 2542, z. B. zum Messen der Leistung, die von einer oder mehreren Komponenten der Vorrichtung 2500 verbraucht wird. In einem Beispiel können die Leistungsmessschaltungen 2542, zusätzlich zu oder anstelle von dem Messen der Leistung, Spannung und/oder Strom messen. In einem Beispiel können die Leistungsmessschaltungen 2542 eingebettet sein in oder gekoppelt sein mit oder angeschlossen sein an verschiedene(n) Komponenten, deren Leistung, Spannung und/oder Strom gemessen und überwacht werden sollen. Beispielsweise können die Leistungsmessschaltungen 2542 die Leistung, den Strom und/oder die Spannung messen, die von einem oder mehreren Spannungsreglern 2514 bereitgestellt werden, an das SOC 2501 gelieferte Leistung, an die Vorrichtung 2500 gelieferte Leistung, Leistung, die vom Prozessor 2504 (oder irgendeiner anderen Komponente) der Vorrichtung 2500 verbraucht wird, etc.
  • In einigen Ausführungsformen umfasst die Vorrichtung 2500 eine oder mehrere Spannungsregler-Schaltungen, die allgemein als Spannungsregler (Voltage Regulator, VR) 2514 bezeichnet werden, wobei ein VR eine hohe Bandbreite und einen Differenziell-zu-Asymmetrisch-Typ III-Kompensator mit geringer Leistungsaufnahme aufweist. Der VR 2514 generiert Signale mit geeigneten Spannungspegeln, die für den Betrieb beliebiger geeigneter Komponenten der Vorrichtung 2500 bereitgestellt werden können. Nur als Beispiel wird der VR 2514 als VR veranschaulicht, der Signale an den Prozessor 2504 der Vorrichtung 2500 liefert. In einigen Ausführungsformen empfängt der VR 2514 ein oder mehrere Spannungsidentifikationssignale (VID-Signale) und generiert das Spannungssignal mit einem geeigneten Pegel, basierend auf den VID-Signalen. Verschiedene Arten von VRs können für den VR 2514 genutzt werden. Beispielsweise kann der VR 2514 einen „Buck“-VR, einen „Boost“-VR, eine Kombination von Buck-VRs und Boost-VRs, LDO (Low Dropout)-Regler, DC-DC-Schaltregler etc. beinhalten. Ein Buck-VR (Abwärtsspannungsregler) wird im Allgemeinen in Leistungsbereitstellungsanwendungen verwendet, in denen eine Eingangsspannung in eine Ausgangsspannung umgewandelt werden muss, in einem Verhältnis, das kleiner als eins ist. Ein Boost VR (Aufwärtsspannungsregler) wird im Allgemeinen in Leistungsbereitstellunganwendungen verwendet, in denen eine Eingangsspannung in eine Ausgangsspannung umgewandelt werden muss, in einem Verhältnis, das größer als eins ist. In einigen Ausführungsformen hat jeder Prozessorkern seinen eigenen VR, der von einer PCU 2510a/b und/oder einer PMIC 2512 gesteuert wird. In einigen Ausführungsformen weist jeder Kern ein Netz von verteilten LDOs auf, um eine effiziente Steuerung zur Leistungsverwaltung bereitzustellen. Die LDOs können digitale, analoge oder eine Kombination von digitalen und analogen LDOs sein.
  • In einigen Ausführungsformen umfasst die Vorrichtung 2500 einen oder mehrere Taktgeneratorschaltungen, die allgemein als Taktgenerator 2516 bezeichnet werden. Ein Taktgenerator 2516 generiert Taktsignale mit entsprechenden Frequenzniveaus, die an beliebige geeignete Komponenten der Vorrichtung 2500 geliefert werden können. Nur als Beispiel wird der Taktgenerator 2516 als Taktgenerator veranschaulicht, der Taktsignale an den Prozessor 2504 der Vorrichtung 2500 liefert. In einigen Ausführungsformen empfängt ein Taktgenerator 2516 ein oder mehrere Frequenzidentifikations (Frequency Identification, FID)-Signale und generiert die Taktsignale mit einer geeigneten Frequenz, basierend auf den FID-Signalen. Der Taktgenerator 2516 ist eine adaptive Taktquelle, die, wie unter Bezugnahme auf verschiedene Ausführungsformen erörtert, eine adaptive Frequenzausgabe bereitstellen kann.
  • In einigen Ausführungsformen umfasst die Vorrichtung 2500 eine Batterie 2518, die Leistung für verschiedene Komponenten der Vorrichtung 2500 liefert. Nur als Beispiel wird die Batterie 2518 als Batterie veranschaulicht, die Leistung für den Prozessor 2504 liefert. Auch wenn dies in den Abbildungen nicht veranschaulicht wird, kann die Vorrichtung 2500 eine Ladeschaltung umfassen, z. B. um die Batterie aufzuladen, basierend auf einer Wechselstrom (Alternating Current, AC)-Stromversorgung, die von einem AC-Adapter empfangen wird.
  • In einigen Ausführungsformen umfasst die Vorrichtung 2500 eine Leistungssteuerungseinheit (Power Control Unit, PCU) 2510 (auch als Leistungsverwaltungseinheit (Power Management Unit, PMU), Leistungssteuerung etc. bezeichnet). In einem Beispiel können einige Abschnitte der PCU 2510 durch ein oder mehrere Verarbeitungskerne 2508 implementiert sein, und diese Abschnitte der PCU 2510 sind unter Verwendung eines gestrichelten Kästchens symbolisch dargestellt und als PCU 2510a gekennzeichnet. In einem Beispiel können andere Abschnitte der PCU 2510 außerhalb der Verarbeitungskerne 2508 implementiert sein, und diese Abschnitte der PCU 2510 sind unter Verwendung eines gestrichelten Kästchens symbolisch dargestellt und als PCU 2510b gekennzeichnet. Die PCU 2510 kann verschiedene Leistungsverwaltungsoperationen für die Vorrichtung 2500 implementieren. Die PCU 2510 kann Hardwareschnittstellen, Hardwareschaltungen, Verbinder, Register etc. sowie Softwarekomponenten (z. B. Treiber, Protokollstapel) beinhalten, um verschiedene Leistungsverwaltungsoperationen für die Vorrichtung 2500 zu implementieren.
  • In einigen Ausführungsformen umfasst die Vorrichtung 2500 eine integrierte Leistungsverwaltungsschaltung (Power Management Integrated Circuit, PMIC) 2512, z. B. um verschiedene Leistungsverwaltungsoperationen für die Vorrichtung 2500 zu implementieren. In einigen Ausführungsformen handelt es sich bei der PMIC 2512 um rekonfigurierbare Leistungsverwaltungs-ICs (Reconfigurable Power Management ICs, RPMICs) und/oder eine IMVP (Intel® Mobile Voltage Positioning). In einem Beispiel liegt die PMIC in einem IC-Chip getrennt vom Prozessor 2504 vor. Dies kann verschiedene Leistungsverwaltungsoperationen für die Vorrichtung 2500 implementieren. Die PMIC 2512 kann Hardwareschnittstellen, Hardwareschaltungen, Verbinder, Register etc. sowie Softwarekomponenten (z. B. Treiber, Protokollstapel) beinhalten, um verschiedene Leistungsverwaltungsoperationen für die Vorrichtung 2500 zu implementieren.
  • In einem Beispiel umfasst die Vorrichtung 2500 eines oder beides von PCU 2510 oder PMIC 2512. In einem Beispiel kann ein beliebiges von PCU 2510 oder PMIC 2512 nicht in der Vorrichtung 2500 vorhanden sein; diese Komponenten werden daher durch gestrichelte Linien dargestellt.
  • Verschiedene Leistungsverwaltungsoperationen der Vorrichtung 2500 können von der PCU 2510, der PMIC 2512 oder von einer Kombination von PCU 2510 und PMIC 2512 durchgeführt werden. Beispielsweise können die PCU 2510 und/oder die PMIC 2512 einen Leistungszustand (z. B. P-Zustand) für verschiedene Komponenten der Vorrichtung 2500 auswählen. Beispielsweise können die PCU 2510 und/oder die PMIC 2512 einen Leistungszustand (z. B. gemäß ACPI-Spezifikation (Advanced Configuration and Power Interface)) für verschiedene Komponenten der Vorrichtung 2500 auswählen. Nur als Beispiel können die PCU 2510 und/oder die PMIC 2512 verschiedene Komponenten der Vorrichtung 2500 veranlassen, in einen Schlafzustand, in einen aktiven Zustand, in einen geeigneten C-Zustand (z. B. CO-Zustand oder einen anderen geeigneten C-Zustand gemäß ACPI-Spezifikation) etc. zu wechseln. In einem Beispiel können die PCU 2510 und/oder die PMIC 2512 eine Spannungsausgabe durch den VR 2514 (z. B. SCVR) und/oder eine Frequenz einer Taktsignalausgabe durch den Taktgenerator steuern, z. B. durch Ausgeben des VID-Signals bzw. des FID-Signals. In einem Beispiel können die PCU 2510 und/oder die PMIC 2512 einen Batteriestromverbrauch, das Laden einer Batterie 2518 und Merkmale im Zusammenhang mit dem Energiesparbetrieb steuern.
  • Der Taktgenerator 2516 kann eine Phasenregelschleife (Phase Locked Loop, PLL), eine Frequenzregelschleife (Frequency Locked Loop, FLL) oder eine beliebige geeignete Taktquelle umfassen. In einigen Ausführungsformen verfügt jeder Kern des Prozessors 2504 über eine eigene Taktquelle. Von daher kann jeder Kern mit einer Frequenz betrieben werden, die unabhängig von der Betriebsfrequenz des anderen Kerns ist. In einigen Ausführungsformen führen die PCU 2510 und/oder die PMIC 2512 eine adaptive oder dynamische Frequenzskalierung oder -anpassung durch. Beispielsweise kann die Taktfrequenz eines Prozessorkerns erhöht werden, falls der Kern nicht mit seinem maximalen Leistungsaufnahme-Schwellwert oder -Grenzwert betrieben wird. In einigen Ausführungsformen bestimmen die PCU 2510 und/oder die PMIC 2512 die Betriebsbedingung jedes Kerns eines Prozessors opportunistisch und passen die Frequenz und/oder die Stromversorgungsspannung des betreffenden Kerns an, ohne dass die Kerntaktungsquelle (z. B. die PLL des betreffenden Kerns) die Rastung verliert, wenn die PCU 2510 und/oder die PMIC 2512 bestimmt, dass der Kern unter einem Zielleistungsniveau betrieben wird. Falls beispielsweise ein Kern eine Strommenge von einer Stromversorgungsschiene zieht, die geringer ist als ein Gesamtstrom, der für den betreffenden Kern oder Prozessor 2504 zugeteilt ist, dann können die PCU 2510 und/oder die PMIC 2512 die gezogene Leistung für den betreffenden Kern oder Prozessor 2504 temporär erhöhen (z. B. durch Erhöhen der Taktfrequenz und/oder des Stromversorgung-Spannungspegels), so dass der Kern oder der Prozessor 2504 auf einem höheren Leistungsniveau arbeiten können. Von daher können die Spannung und/oder die Frequenz für den Prozessor 2504 temporär erhöht werden, ohne die Produktzuverlässigkeit zu gefährden. In einigen Ausführungsformen beinhaltet die PMIC 2512 die Stromversorgungsarchitektur, die einen linearen Spannungsregler als Spannungs- und Stromklemme für Hauptplatinen-VRs mit einer aktiven Lastlinie verwendet.
  • In einem Beispiel können die PCU 2510 und/oder die PMIC 2512 Leistungsverwaltungsoperationen durchführen, z. B. wenigstens teilweise basierend auf dem Empfangen von Messungen von den Leistungsmessschaltungen 2542, den Temperaturmessschaltungen 2540, dem Ladepegel der Batterie 2518 und/oder einer beliebigen anderen geeigneten Information, die zur Leistungsverwaltung verwendet werden kann. Dazu ist die PMIC 2512 kommunikativ mit einem oder mehreren Sensoren gekoppelt, um verschiedene Werte/Variationen bei einem oder mehreren Faktoren zu erkennen/detektieren, die einen Effekt auf die Leistung/das thermische Verhalten des Systems/der Plattform haben. Beispiele für die ein oder mehreren Faktoren beinhalten elektrischen Strom, Spannungs-Droop, Temperatur, Betriebsfrequenz, Betriebsspannung, Leistungsaufnahme, Zwischenkern-Kommunikationsaktivität etc. Ein oder mehrere dieser Sensoren können sich in physischer Nähe (und/oder thermische(m, r) Kontakt/Kopplung) mit einer oder mehreren Komponenten oder logischen/IP-Blöcken eines Rechensystems befinden. Zusätzlich kann der bzw. können die Sensor(en) in wenigstens einer Ausführungsform direkt mit der PCU 2510 und/oder der PMIC 2512 gekoppelt sein, um es der PCU 2510 und/oder PMIC 2512 zu erlauben, die Prozessorkernenergie wenigstens teilweise basierend auf einem/mehreren Wert(en) zu verwalten, der/die von einem oder mehreren der Sensoren erkannt wird/werden.
  • Ebenfalls veranschaulicht wird ein beispielhafter Softwarestapel der Vorrichtung 2500 (auch wenn nicht alle Elemente des Softwarestapels veranschaulicht werden). Nur als Beispiel können die Prozessoren 2504 Anwendungsprogramme 2550, ein Betriebssystem (Operating System, OS) 2552, ein oder mehrere Leistungsverwaltungs (Power Management, PM)-spezifische Anwendungsprogramme (generisch z. B. als PM-Anwendungen 2558 bezeichnet) und/oder dergleichen ausführen. PM-Anwendungen 2558 können auch von der PCU 2510 und/oder der PMIC 2512 ausgeführt werden. Das OS 2552 kann auch ein oder mehrere PM-Anwendungen 2556a, 2556b, 2556c beinhalten. Das OS 2552 kann auch verschiedene Treiber 2554a, 2554b, 2554c etc. beinhalten, von denen einige spezifisch für Leistungsverwaltungszwecke sein können. In einigen Ausführungsformen kann die Vorrichtung 2500 ferner ein Basis-Eingabe/Ausgabe-System (Basic Input/Output System, BIOS) 2520 umfassen. Das BIOS 2520 kann (z. B. über einen oder mehrere Treiber 2554) mit dem OS 2552 kommunizieren, mit den Prozessoren 2504 kommunizieren etc.
  • Beispielsweise können ein oder mehrere der PM-Anwendungen 2558, 2556, Treiber 2554, BIOS 2520 etc. verwendet werden, um leistungsverwaltungsspezifische Aufgaben zu implementieren, z. B. um die Spannung und/oder Frequenz verschiedener Komponenten der Vorrichtung 2500 zu steuern, um den Aufwachzustand, den Schlafzustand und/oder einen beliebigen anderen geeigneten Leistungszustand von verschiedenen Komponenten der Vorrichtung 2500 zu steuern, den Batteriestromverbrauch, das Laden der Batterie 2518, Merkmale im Zusammenhang mit dem Energiesparbetrieb etc. zu steuern.
  • Wenn in dieser Beschreibung „eine Ausführungsform“, „einige Ausführungsformen“ oder „andere Ausführungsformen“ erwähnt werden, ist damit gemeint, dass ein(e) bestimmte(s) Merkmal, Struktur oder Eigenschaft, das/die im Zusammenhang mit den Ausführungsformen beschrieben wird, wenigstens in einigen Ausführungsformen, aber nicht notwendigerweise in allen Ausführungsformen vorhanden ist. Die verschiedenen Stellen mit der Formulierung „eine Ausführungsform“ oder „einigen Ausführungsformen“ beziehen sich nicht notwendigerweise alle auf dieselben Ausführungsformen. Wenn in dieser Beschreibung angegeben ist, dass eine Komponente, ein Merkmal, eine Struktur oder ein Kennzeichen vorhanden sein „kann“, „könnte“ oder „möglicherweise“ vorhanden ist, muss diese Komponente, dieses Merkmal, diese Struktur oder dieses Kennzeichen nicht unbedingt vorhanden sein. Wenn sich die Beschreibung oder ein Anspruch auf „ein“ Element bezieht, bedeutet das nicht, dass nur genau eines der Elemente vorhanden ist. Wenn sich die Beschreibung oder ein Anspruch auf „ein zusätzliches“ Element bezieht, schließt das nicht aus, dass mehr als ein zusätzliches Element vorhanden ist.
  • Ferner können die bestimmten Merkmale, Strukturen, Funktionen oder Eigenschaften auf jede geeignete Weise in einer oder mehreren Ausführungsformen miteinander kombiniert werden. Zum Beispiel kann eine erste Ausführungsform immer dann mit einer zweiten Ausführungsform kombiniert werden, wenn sich die bestimmten Merkmale, Strukturen, Funktionen oder Eigenschaften der beiden Ausführungsformen nicht gegenseitig ausschließen.
  • Auch wenn die Offenbarung in Verbindung mit spezifischen Ausführungsformen davon beschrieben worden ist, werden für Durchschnittsfachleute auf diesem Gebiet der Technik viele Alternativen, Modifikationen und Variationen solcher Ausführungsformen vor dem Hintergrund der vorstehenden Beschreibung ersichtlich sein. Die Ausführungsformen der Offenbarung sollen alle derartigen Alternativen, Modifikationen und Variationen einschließen, damit sie in den breiten Schutzumfang der beigefügten Ansprüche fallen.
  • Außerdem können ausreichend bekannte Strom-/Erdungsverbindungen mit integrierten Schaltungschips (IC-Chips) und anderen Komponenten, der Einfachheit der Darstellung und Erörterung halber sowie um die Verständlichkeit bestimmter Aspekte der Offenbarung nicht zu beeinträchtigen, in den vorgelegten Figuren gezeigt oder nicht gezeigt werden. Des Weiteren können Anordnungen in Form eines Blockschaltbilds dargestellt sein, um die Erfindung möglichst klar darzustellen, und auch im Hinblick darauf, dass Besonderheiten in Bezug auf die Implementierung derartiger Blockschaltbild-Anordnungen in hohem Maße davon abhängen, auf welcher Plattform die vorliegende Erfindung implementiert werden soll (d. h. derartige Besonderheiten sollten sich einem Fachmann von selbst erschließen). An Stellen, an denen besondere Einzelheiten (z. B. Schaltungen) zum Zwecke der Beschreibung beispielhafter Ausführungsformen der Erfindung angegeben sind, sollte es für Fachleute offensichtlich sein, dass die Erfindung ohne diese besonderen Einzelheiten oder mit einer Abwandlung derselben verwirklicht werden kann. Somit ist die Beschreibung als veranschaulichend und nicht als einschränkend zu verstehen.
  • Die nachfolgenden Beispiele werden bereitgestellt, um die verschiedenen Ausführungsformen zu veranschaulichen. Diese Beispiele können in jeder geeigneten Weise voneinander abhängen.
  • Beispiel 1: Einrichtung, umfassend: einen ersten Spannungsregler (Voltage Regulator, VR) mit einem ersten Wirkungsgrad; einen zweiten VR mit einem zweiten Wirkungsgrad, wobei der zweite Wirkungsgrad geringer ist als der erste Wirkungsgrad; mehrere Leistungsgatter, die mit einem Ausgang des ersten VR und mit einem Ausgang des zweiten VR gekoppelt sind; und eine Last, die über eine Eingangsstromversorgungsschiene mit den mehreren Leistungsgattern gekoppelt ist.
  • Beispiel 2: Die Einrichtung aus Beispiel 1 umfasst eine Impedanz, die mit dem Ausgang des ersten VR und der Eingangsstromversorgungsschiene gekoppelt ist.
  • Beispiel 3: Die Einrichtung aus Beispiel 1, wobei die Gatteranschlüsse der Leistungsgatter an Erde gekoppelt sind.
  • Beispiel 4: Die Einrichtung aus Beispiel 1, wobei einige der mehreren Leistungsgatter automatisch eingeschaltet werden, wenn die Spannung an der Eingangsstromversorgungsschiene unter einen Schwellwert fällt.
  • Beispiel 5: Die Einrichtung aus Beispiel 1, wobei die Last ein Prozessorkern ist.
  • Beispiel 6: Die Einrichtung aus Beispiel 1, wobei sich die mehreren Leistungsgatter auf einem Halbleiterplättchen (on-die) befinden.
  • Beispiel 7: Die Einrichtung aus Beispiel 1, wobei die Source- oder Drain-Anschlüsse der mehreren Leistungsgatter mit dem Ausgang des zweiten VR gekoppelt sind und wobei die Drain- oder Source-Anschlüsse der mehreren Leistungsgatter mit der Eingangsstromversorgungsschiene gekoppelt sind.
  • Beispiel 8: Die Einrichtung aus Beispiel 1, wobei der erste und der zweite VR außerhalb des Halbleiterplättchens (off-die) vorliegen und sich auf einer Hauptplatine befinden.
  • Beispiel 9: Einrichtung, umfassend: einen ersten Spannungsregler (Voltage Regulator, VR) mit einem ersten Wirkungsgrad; einen zweiten VR mit einem zweiten Wirkungsgrad, wobei der zweite Wirkungsgrad geringer ist als der erste Wirkungsgrad; mehrere Leistungsgatter, die mit einem Ausgang des ersten VR und mit einem Ausgang des zweiten VR gekoppelt sind; einen dritten VR, der mit den mehreren Leistungsgattern und einer Eingangsstromversorgungsschiene gekoppelt ist; und eine Last, die mit einem Ausgang des dritten VR gekoppelt ist.
  • Beispiel 10: Die Einrichtung aus Beispiel 9 umfasst eine Impedanz, die mit dem Ausgang des ersten VR und der Eingangsstromversorgungsschiene gekoppelt ist.
  • Beispiel 11: Die Einrichtung aus Beispiel 9, wobei die Gatteranschlüsse der Leistungsgatter an Erde gekoppelt sind.
  • Beispiel 12: Die Einrichtung aus Beispiel 9, wobei die mehreren Leistungsgatter automatisch eingeschaltet werden, wenn die Spannung an der Eingangsstromversorgungsschiene unter einen Schwellwert fällt.
  • Beispiel 13: Die Einrichtung aus Beispiel 9, wobei die Last ein Prozessorkern ist.
  • Beispiel 14: Die Einrichtung aus Beispiel 9, wobei sich die mehreren Leistungsgatter auf einem Halbleiterplättchen (on-die) befinden.
  • Beispiel 15: Die Einrichtung aus Beispiel 9, wobei die Source- oder Drain-Anschlüsse der mehreren Leistungsgatter mit dem Ausgang des zweiten VR gekoppelt sind und wobei die Drain- oder Source-Anschlüsse der mehreren Leistungsgatter mit der Eingangsstromversorgungsschiene gekoppelt sind.
  • Beispiel 16: Die Einrichtung aus Beispiel 9, wobei der erste und der zweite VR außerhalb des Halbleiterplättchens (off-die) vorliegen und sich auf einer Hauptplatine befinden.
  • Beispiel 17: Hauptplatine, umfassend: einen ersten Spannungsregler (Voltage Regulator, VR) mit einem ersten Wirkungsgrad; einen zweiten VR mit einem zweiten Wirkungsgrad, wobei der zweite Wirkungsgrad geringer ist als der erste Wirkungsgrad; ein Ein-Chip-System (System-on-Chip, SoC), umfassend: mehrere Leistungsgatter, die mit einem Ausgang des ersten VR und mit einem Ausgang des zweiten VR gekoppelt sind; und ein Prozessorkern, der mit den mehreren Leistungsgattern über eine Eingangsstromversorgungsschiene gekoppelt ist; und eine Antenne, die mit dem SOC gekoppelt ist.
  • Beispiel 18: Die Hauptplatine aus Beispiel 17 umfasst eine Impedanz, die mit dem Ausgang des ersten VR und der Eingangsstromversorgungsschiene gekoppelt ist.
  • Beispiel 19: Die Hauptplatine aus Beispiel 17, wobei die Gatteranschlüsse der Leistungsgatter an Erde gekoppelt sind.
  • Beispiel 20: Die Hauptplatine aus Beispiel 17, wobei einige der mehreren Leistungsgatter automatisch eingeschaltet werden, wenn die Spannung an der Eingangsstromversorgungsschiene unter einen Schwellwert fällt.
  • Beispiel 21: Die Hauptplatine aus Beispiel 17, wobei eine Ausgangsspannung, an dem Ausgang des ersten VR, dynamisch erhöht oder verringert wird, basierend auf einer Aktivität eines dritten VR.
  • Beispiel 22: Die Hauptplatine aus Beispiel 17, wobei eine Spannungsidentifikation (Voltage Identification, VID) des ersten VR dynamisch angepasst wird, basierend auf einer Aktivität eines dritten VR.
  • Beispiel 23: Die Hauptplatine aus Beispiel 17, wobei der zweite VR ein schnellerer VR ist als der erste VR, wobei sich der zweite VR in einem Halbleiterplättchen befindet, wobei der zweite VR parallel zu dem ersten VR mit einer aktiven Lastlinie angeordnet ist.
  • Es wird eine Zusammenfassung beigefügt, die es dem Leser gestattet, sich über die Art und den Hauptinhalt der technischen Offenbarung zu informieren. Die Zusammenfassung wird in dem Bewusstsein vorgelegt, dass sie nicht verwendet werden wird, um den Schutzumfang oder die Bedeutung der Ansprüche einzuschränken. Die folgenden Ansprüche werden in die vorliegende ausführliche Beschreibung aufgenommen, wobei jeder Anspruch für sich als gesonderte Ausführungsform steht.

Claims (23)

  1. Einrichtung, umfassend: einen ersten Spannungsregler (Voltage Regulator, VR) mit einem ersten Wirkungsgrad; einen zweiten VR mit einem zweiten Wirkungsgrad, wobei der zweite Wirkungsgrad geringer ist als der erste Wirkungsgrad; mehrere Leistungsgatter, die mit einem Ausgang des ersten VR und mit einem Ausgang des zweiten VR gekoppelt sind; und eine Last, die über eine Eingangsstromversorgungsschiene mit den mehreren Leistungsgattern gekoppelt ist.
  2. Einrichtung nach Anspruch 1, umfassend eine Impedanz, die mit dem Ausgang des ersten VR und der Eingangsstromversorgungsschiene gekoppelt ist.
  3. Einrichtung nach Anspruch 1, wobei die Gatteranschlüsse der Leistungsgatter an Erde gekoppelt sind.
  4. Einrichtung nach Anspruch 1, wobei einige der mehreren Leistungsgatter automatisch eingeschaltet werden, wenn die Spannung an der Eingangsstromversorgungsschiene unter einen Schwellwert fällt.
  5. Einrichtung nach Anspruch 1, wobei die Last ein Prozessorkern ist.
  6. Einrichtung nach Anspruch 1, wobei sich die mehreren Leistungsgatter auf einem Halbleiterplättchen (on-die) befinden.
  7. Einrichtung nach Anspruch 1, wobei die Source- oder Drain-Anschlüsse der mehreren Leistungsgatter mit dem Ausgang des zweiten VR gekoppelt sind und wobei die Drain- oder Source-Anschlüsse der mehreren Leistungsgatter mit der Eingangsstromversorgungsschiene gekoppelt sind.
  8. Einrichtung gemäß einem der Ansprüche 1 bis 7, wobei der erste und der zweite VR außerhalb des Halbleiterplättchens (off-die) vorliegen und sich auf einer Hauptplatine befinden.
  9. Einrichtung, umfassend: einen ersten Spannungsregler (Voltage Regulator, VR) mit einem ersten Wirkungsgrad; einen zweiten VR mit einem zweiten Wirkungsgrad, wobei der zweite Wirkungsgrad geringer ist als der erste Wirkungsgrad; mehrere Leistungsgatter, die mit einem Ausgang des ersten VR und mit einem Ausgang des zweiten VR gekoppelt sind; einen dritten VR der mit den mehreren Leistungsgattern und einer Eingangsstromversorgungsschiene gekoppelt ist; und eine Last, die mit einem Ausgang des dritten VR gekoppelt ist.
  10. Einrichtung nach Anspruch 9, umfassend eine Impedanz, die mit dem Ausgang des ersten VR und der Eingangsstromversorgungsschiene gekoppelt ist.
  11. Einrichtung nach Anspruch 9, wobei die Gatteranschlüsse der Leistungsgatter an Erde gekoppelt sind.
  12. Einrichtung nach Anspruch 9, wobei die mehreren Leistungsgatter automatisch eingeschaltet werden, wenn die Spannung an der Eingangsstromversorgungsschiene unter einen Schwellwert fällt.
  13. Einrichtung nach Anspruch 9, wobei die Last ein Prozessorkern ist.
  14. Einrichtung nach Anspruch 9, wobei sich die mehreren Leistungsgatter auf einem Halbleiterplättchen (on-die) befinden.
  15. Einrichtung nach Anspruch 9, wobei die Source- oder Drain-Anschlüsse der mehreren Leistungsgatter mit dem Ausgang des zweiten VR gekoppelt sind und wobei die Drain- oder Source-Anschlüsse der mehreren Leistungsgatter mit der Eingangsstromversorgungsschiene gekoppelt sind.
  16. Einrichtung gemäß einem der Ansprüche 9 bis 15, wobei der erste und der zweite VR außerhalb des Halbleiterplättchens (off-die) vorliegen und sich auf einer Hauptplatine befinden.
  17. Hauptplatine, umfassend: einen ersten Spannungsregler (Voltage Regulator, VR) mit einem ersten Wirkungsgrad; einen zweiten VR mit einem zweiten Wirkungsgrad, wobei der zweite Wirkungsgrad geringer ist als der erste Wirkungsgrad; Ein-Chip-System (System-on-Chip, SoC), umfassend: mehrere Leistungsgatter, die mit einem Ausgang des ersten VR und mit einem Ausgang des zweiten VR gekoppelt sind; und einen Prozessorkern, der mit den mehreren Leistungsgattern über eine Eingangsstromversorgungsschiene gekoppelt ist; und eine Antenne, die mit dem SOC gekoppelt ist.
  18. Hauptplatine nach Anspruch 17, umfassend eine Impedanz, die mit dem Ausgang des ersten VR und der Eingangsstromversorgungsschiene gekoppelt ist.
  19. Hauptplatine nach Anspruch 17, wobei die Gatteranschlüsse der Leistungsgatter an Erde gekoppelt sind.
  20. Hauptplatine nach Anspruch 17, wobei einige der mehreren Leistungsgatter automatisch eingeschaltet werden, wenn die Spannung an der Eingangsstromversorgungsschiene unter einen Schwellwert fällt.
  21. Hauptplatine nach Anspruch 17, wobei eine Ausgangsspannung, an dem Ausgang des ersten VR, dynamisch erhöht oder verringert wird, basierend auf einer Aktivität eines dritten VR.
  22. Hauptplatine nach Anspruch 17, wobei eine Spannungsidentifikation (Voltage Identification, VID) des ersten VR dynamisch angepasst wird, basierend auf einer Aktivität eines dritten VR.
  23. Hauptplatine gemäß einem der Ansprüche 17 bis 22, wobei der zweite VR ein schnellerer VR ist als der erste VR, wobei sich der zweite VR in einem Halbleiterplättchen befindet, wobei der zweite VR parallel zu dem ersten VR mit einer aktiven Lastlinie angeordnet ist.
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