DE102014001268B4

DE102014001268B4 - Leistungsarchitektur mit mehrfach-spannungsidentifizierung (vid), digital synthetisierbarer low-droput-regler und vorrichtung zur verbesserung der zuverlässigkeit von power-gates

Info

Publication number: DE102014001268B4
Application number: DE102014001268.9A
Authority: DE
Inventors: Ramnarayanan Muthukaruppan; Harish K. Krishnamurthy; Mohit Verma; Pradipta Patra; Uday Bhaskar Kadali
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2013-02-04
Filing date: 2014-01-31
Publication date: 2016-12-08
Anticipated expiration: 2034-02-01
Also published as: US10185382B2; CN103984670A; DE102014001268A1; CN107066069B; TW201502762A; CN107066069A; TWI622873B; US20170315601A1; TW201638718A; US20170031411A1; US9766678B2; TW201706776A; TWI528166B; CN103984670B; US10345881B2; US20140223205A1; TWI603188B

Abstract

Vorrichtung, die Folgendes umfasst: einen ersten Prozessorkern; einen zweiten Prozessorkern; und eine Leistungssteuereinheit (PCU), die so betrieben werden kann, dass folgende Schritte ausgeführt werden: Erzeugen eines ersten Spannungsidentifizierungssignals (VID) für einen nicht auf dem Die befindlichen Regler außerhalb der Vorrichtung, wobei die erste VID in einer ersten Energieversorgung für den ersten Prozessorkern resultiert; und Erzeugen einer zweiten VID, die sich von der ersten VID unterscheidet, wobei die zweite VID in einer zweiten Energieversorgung für den zweiten Prozessorkern resultiert; und als Antwort auf Wechseln der ersten und zweiten Prozessorkerne in einen Niederfrequenzmodus, Reduzieren der ersten Energieversorgung, wobei eine Anzahl eingeschalteter Power-Gate-Bauelemente in dem Regler reduziert wird, und wobei die Power-Gate-Bauelemente wiederholt umgeschaltet werden durch Einschalten von Power-Gate-Bauelementen, die zuvor ausgeschaltet waren, und umgekehrt.

Description

HINTERGRUND
Bei bestehender Low-Dropout-(LDO-)Reglerarchitektur wird Analogspannung verwendet, um die Gate-Ansteuerung des LDO zu steuern. Das Erzeugen der Analogspannung erfordert möglicherweise sorgfältiges ein Design der Schaltung, die die Analogspannung erzeugt. Im Allgemeinen lassen sich derartige Schaltungen nicht gut mit Prozesstechnologien skalieren. Um die Ausgangsspannung des LDO zu regeln, ist möglicherweise Spielraum (z. B. von etwa 50 mV bis 100 mV) zwischen der Eingangsversorgungsspannung und der Ausgangsspannung des LDO erforderlich. Es gibt viele Herausforderungen hinsichtlich des analogen LDO-Ansatzes.
Zum Beispiel ist die Stabilität der Rückkopplungsschleife des analogen LDO möglicherweise extrem von dem parasitären Verhalten des Packages und dem Ausgangspol abhängig. Im Ergebnis werden möglicherweise Abstriche bei der Bandbreite gemacht, um Stabilität der Rückkopplungsschleife zu erhalten. Der analoge LDO besitzt möglicherweise auch einen Minimal-Dropout (z. B. 50 mV bis 100 mV) an seinem Ausgangsknoten bei normalem LDO-Betrieb. Bei sinkenden Eingangsenergieversorgungen wird ein derartiger Minimal-Dropout zu einer Herausforderung. Der analoge LDO besitzt möglicherweise auch einen endlichen Gleichspannungs-(DC, direct current)Offsetfehler aufgrund von Verstärkungsgrenzen, die die DC-Sollpunktgenauigkeit beeinflussen. Auch gibt es bei analogen Designs vielfach Herausforderungen hinsichtlich Integration und Design, insbesondere bei denen, die Dual-Loop-Architektur verwenden. US 2011/0265090 A1 offenbart Spannungsregler, die Betriebsspannungen als VID-Werte an mehrere Prozessorkerne senden. US 2009/0249092 A1 offenbart wiederholtes Anpassen eines VID-Wertes, bis ein gewünschter Spannungswert erzielt wurde. Der Erfindung liegt die Aufgabe zugrunde, Lebensdauer und Zuverlässigkeit von Bauelementen einer Prozessoreinrichtung zu steigern. Diese Aufgabe wird gemäß den nebengeordneten Patentansprüchen gelöst.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Ausführungsformen der Offenbarung werden anhand der unten gegebenen ausführlichen Beschreibung und anhand der zugehörigen Zeichnungen verschiedener Ausführungsformen der Offenbarung besser verstanden werden, die allerdings nicht so aufgefasst werden sollten, dass sie die Offenbarung auf die spezifischen Ausführungsformen einschränken, sondern lediglich zur Erklärung und zum Verständnis dienen.
1 ist eine Leistungsarchitektur mit mehreren Spannungsidentifizierungssignalen gemäß einer Ausführungsform der Offenbarung.
2 ist eine Veranschaulichung der Betriebsarchitektur eines Systems an Chip (SOC), das Power-Gates verwendet, um auf gleichen Leistungspegeln betriebenen Prozessormodulen Energie zuzuführen.
3 ist eine Veranschaulichung der Betriebsarchitektur eines SOC, das Power-Gates verwendet, um auf unterschiedlichen Leistungspegeln betriebenen Prozessormodulen Energie zuzuführen.
4 ist eine Veranschaulichung der Betriebsarchitektur eines SOC, das LDOs verwendet, um auf unterschiedlichen Leistungspegeln betriebenen Prozessormodulen Energie zuzuführen.
5 ist eine Veranschaulichung der Betriebsarchitektur eines SOC, das gemäß einer Ausführungsform der Offenbarung digital synthetisierbare LDO-VRs (DLDO-VRs) verwendet, um auf unterschiedlichen Leistungspegeln betriebenen Prozessormodulen Energie zuzuführen.
6 ist ein DLDO-VR gemäß einer Ausführungsform der Offenbarung.
7 ist ein mathematisches Modell zur Umsetzung eines Controllers des DLDO-VR gemäß einer Ausführungsform der Offenbarung.
8 ist ein Zeitdiagramm, das den Betrieb eines DLDO-VR im Bypass- und LDO-Modus gemäß einer Ausführungsform der Offenbarung veranschaulicht.
9 veranschaulicht ein Rotationsschema, bei dem aktive Power-Gates gemäß einer Ausführungsform der Offenbarung in einer Power-Gate-Bank rotiert werden.
10 zeigt einen Grundriss eines Prozessorkerns mit in Bänken organisierten Power-Gate-Bauelementen gemäß einer Ausführungsform der Offenbarung.
11 ist ein Zeitdiagramm, das die Rotation aktiver Power-Gates in einer Power-Gate-Bank gemäß einer Ausführungsform der Offenbarung veranschaulicht.
12 ist ein intelligentes Bauelement oder ein Computersystem oder ein SOC mit der Mehrfach-VID-Leistungsarchitektur, einem DLDO-VR und/oder einer Vorrichtung zur Verbesserung der Zuverlässigkeit von Power-Gates gemäß einer Ausführungsform der Offenbarung.
AUSFÜHRLICHE BESCHREIBUNG
Für optimale Kompromisse hinsichtlich der Energieleistung werden seit dem Aufkommen von Mehrkernprozessoren möglicherweise für jeden der Prozessoren (und/oder Prozessorkerne) in einem System an Chip (SOC) variable Versorgungsspannungen angeboten. In einer Ausführungsform wird die Versorgungsspannung jedes Prozessors im SOC auf Basis der von ihm abgeforderten Leistung eingestellt. In einer Ausführungsform wird eine unabhängige Energieversorgung für jeden Prozessor auf Basis von Spannungsidentifizierung (VID, voltage identification) bereitgestellt. In einer derartigen Ausführungsform weist jeder Prozessor seine eigene, von seiner eigenen VID gesteuerte Energieversorgung auf. Falls einer der Prozessoren im SOC an einer niedrigeren Energieversorgung laufen muss (z. B. weil er weniger ausgelastet ist), fordert in einer Ausführungsform die mit diesem Prozessor verknüpfte VID ein Energieversorgungsmodul außerhalb des SOC auf, diesem Prozessor eine niedrigere Energieversorgung bereitzustellen. In einer derartigen Ausführungsform werden andere Prozessoren, die Betrieb an einer höheren Energieversorgung erfordern, weiter an einer höheren Energieversorgung betrieben, weil ihre jeweiligen VIDs das Energieversorgungsmodul benachrichtigen, die höhere Energieversorgung aufrechtzuerhalten.
In einer Ausführungsform werden integrierte Spannungsregler (VRs, voltage regulators), die innerhalb des SOC integriert sind, verwendet, um die Energieversorgung für jeden Prozessor im SOC bereitzustellen. In einer derartigen Ausführungsform wird eine Festspannungsschiene als Eingang zum integrierten VR verwendet, und die VID-basierten Energieversorgungsspannungen werden vom integrierten VR für jeden Prozessor erzeugt. In einer Ausführungsform wird der integrierte VR im Modus der Abwärtstransformation von einer höheren Eingangsversorgungsspannung betrieben. In einer Ausführungsform wird der integrierte VR durch Kaskadenschaltung zweier VRs betrieben – ein VR aus einer Akkuquelle (oder Stromanschluss) zum SOC und der andere VR von innerhalb des SOC zu den einzelnen, mit dem jeweiligen Prozessor verknüpften VRs.
Die Ausführungsformen beschreiben eine Vorrichtung (z. B. SOC, Prozessor, Computersystem usw.), die Folgendes umfasst: einen ersten Prozessorkern; einen zweiten Prozessorkern; und eine Leistungssteuereinheit (PCU, power control unit), die für Folgendes betrieben werden kann: Erzeugen einer ersten VID (auch externe VID genannt) für eine VR nicht auf dem Die, außerhalb der Vorrichtung, wobei die erste VID in einer ersten Energieversorgung für den ersten Prozessorkern resultiert; und Erzeugen einer zweiten VID (auch interne VID genannt), die sich von der ersten VID unterscheidet, wobei die zweite VID in einer zweiten Energieversorgung für den zweiten Prozessorkern resultiert.
Eine nicht einschränkende Auswirkung erster (externer) und zweiter (interner) VIDs ist, dass die erste VID für einen Prozessorkern eingestellt ist, der mit höchster Leistung (z. B. Turbomodus mit hohen Frequenz- und Energieanforderungen) betrieben wird, während die zweite VID und andere interne VIDs (d. h. SOC-intern) für andere Prozessorkerne verwendet werden, die bei geringerer Leistung betrieben werden (z. B. Niederenergiemodus, Standby-Modus, Ruhemodus). Indem die VIDs in externe und interne VIDs aufgeteilt werden, wird die Gesamtenergieleistung des SOC optimal gemanagt, weil unterschiedliche Prozessoren an unterschiedlichen Energieversorgungen betrieben werden können.
Die Ausführungsformen beschreiben eine Vorrichtung, z. B. einen digitalen Low-Dropout-(DLDO-)VR, der Folgendes umfasst: mehrere Power-Gate-Transistoren, die von einem Digitalbus steuerbar sind, wobei die mehreren Power-Gate-Transistoren betrieben werden können, um einem Prozessorkern eine erste Energieversorgung bereitzustellen und eine zweite Energieversorgung als Eingang zu empfangen; einen Analog-Digital-Wandler (ADC), um die erste Energieversorgung zu empfangen und eine Digitalausgabe zu erzeugen, die die erste Energieversorgung darstellt; und einen Controller, um die Digitalausgabe, die die erste Energieversorgung darstellt, zu empfangen und den Digitalbus zum Steuern der mehreren Power-Gate-Transistoren zu erzeugen.
Der DLDO-VR hat mehrere technische Auswirkungen. Zu einigen nicht einschränkenden technischen Auswirkungen zählt, dass der DC-Strompfad in einem Controller des DLDO-VR nahezu wegfällt, weil es sich um eine synthetisierte Logik mit niedrigeren Ruhestrom im Standby-Modus handelt. In einer Ausführungsform sind die Koeffizienten des DLDO-VR-Controllers umprogrammierbar, was es gestattet, die Schleife im DLDO-VR spät, sogar nach der Herstellung des SOC, abzustimmen. In einer Ausführungsform gleicht der Controller des DLDO-VR die Polstelle am Ausgangsknoten des DLDO-VR aus, und so ist nahezu kein DC-Verstärkungsfehler in der DLDO-VR-Schleife vorhanden. Der DLDO-VR der Ausführungsformen ermöglicht einen Sanftstart der Power-Gates unter Verwendung digitaler Steuerung. Die Architektur des DLDO-VR ermöglicht es, dass Designer die Kontrolle über die Verteilung ähnlich gewichteter Power-Gates haben, um eine gleichmäßige Energieabgabe an alle Teile der Last (die vom DLDO-VR angesteuert werden) sicherzustellen.
Die Ausführungsform des DLDO-VR ermöglicht den Einsatz von nicht linearen Steuerungsmerkmalen, wie asymmetrische/nicht lineare Verstärkungsfunktionen, um die Droop-Reaktion des VR zu verbessern. Die Ausführungsform des DLDO-VR ermöglicht, dass die Eingangsspannung durch einen digitalen VID-Code definiert wird, was im digitalen Bereich einfacher umzusetzen ist (verglichen mit analogen Schaltungen). Die Ausführungsform des DLDO-VR ermöglicht das integrieren einfacherer DFT-(design-for-test-)Schaltungen, weil mehr Schaltungen des DLDO-VR digital sind (als bei einem normalen LDO). Derartige DFTs können das Testen in der Großserienfertigung (HVM, high volume manufacturing) ermöglichen.
Die Ausführungsformen beschreiben eine Vorrichtung zur Verbesserung der Zuverlässigkeit von Power-Gates, wobei die Vorrichtung Folgendes umfasst: mehrere Zeilen von Power-Gate-Transistoren, und eine Steuereinheit zum Steuern der Power-Gate-Transistoren in jeder Zeile der mehreren Zeilen, wobei die Steuereinheit dazu betrieben werden kann, eine aktive Power-Gate-Zeile zeitlich zu rotieren, so dass die Gesamtzahl aktiver Power-Gates während der Rotation gleich ist.
Eine nicht einschränkende technische Auswirkung der oben erörterten Vorrichtung ist, dass Bauelementealterung und andere Zuverlässigkeitsprobleme (z. B. Elektromigration, Eigenerwärmung usw.) durch das Rotieren der aktiven Power-Gate-Zeile(n) in einer Power-Gate-Bank abgeschwächt werden. Der Begriff „aktiv” bezieht sich im Allgemeinen auf eingeschaltete Bauelemente. Andere technische Auswirkungen der erörterten Ausführungsformen ergeben sich aus der Beschreibung.
In der folgenden Beschreibung werden zahlreiche Details erörtert, um eine gründlichere Erklärung von Ausführungsformen der vorliegenden Offenbarung bereitzustellen. Es wird allerdings für Fachleute ersichtlich werden, dass Ausführungsformen der vorliegenden Offenbarung möglicherweise ohne diese spezifischen Details umgesetzt werden. In anderen Fallen werden gut bekannte Strukturen und Bauelemente in Blockschaltbildform anstatt im Detail gezeigt, um zu vermeiden, dass Ausführungsformen der vorliegenden Offenbarung unverständlich werden.
Es ist anzumerken, dass in den entsprechenden Zeichnungen der Ausführungsformen Signale als Linien dargestellt werden. Einige Linien sind möglicherweise dicker, um entscheidendere Signalpfade anzuzeigen, und/oder weisen Pfeile an einem oder an mehreren Enden auf, um die primäre Informationsflussrichtung anzuzeigen. Solche Angaben sollen nicht einschränkend sein. Stattdessen werden die Linien in Verbindung mit einer oder mehreren Ausführungsbeispielen verwendet, um das einfachere Verständnis einer Schaltung oder einer Logikeinheit zu erleichtern. Jedes dargestellte Signal, wie es durch Design-Erfordernisse oder -Präferenzen vorgegeben wird, umfasst möglicherweise tatsächlich eines oder mehrere Signale, die sich möglicherweise in einer von beiden Richtungen bewegen und möglicherweise mit irgendeiner geeigneten Art von Signalschema umgesetzt werden.
In der Patentschrift und in den Ansprüchen bedeutet der Begriff „verbunden” durchweg eine direkte elektrische Verbindung zwischen den Gegenständen, die verbunden sind, ohne irgendwelche dazwischen geschalteten Bauelemente. Der Begriff „verschaltet” bedeutet entweder eine direkte elektrische Verbindung zwischen den Gegenständen, die verbunden sind, oder eine indirekte Verbindung über eines oder mehrere passive oder aktive dazwischen geschaltete Bauelemente. Der Begriff „Schaltung” bedeutet eine oder mehrere passive und/oder aktive Komponenten, die dazu ausgelegt sind, miteinander zum Bereitstellen einer gewünschten Funktion zu kooperieren. Der Begriff „Signal” bedeutet wenigstens ein Stromsignal, Spannungssignal oder Daten-/Taktsignal. Zur Bedeutung von „ein” oder „der/die/das” zählen Plural-Bezüge. Zur Bedeutung von „in” zählen „in” und „an”.
Der Begriff „Skalieren” bezieht sich im Allgemeinen auf das Umwandeln eines Designs (schematisch und Layout) von einer Prozesstechnologie in eine andere Prozesstechnologie. Der Begriff „Skalieren” bezieht sich im Allgemeinen auch auf das Downsizing von Layout und Bauelementen innerhalb des gleichen Technologieknotens. Die Begriffe „im Wesentlichen”, „in der Nähe”, „ungefähr”, „nahe”, „etwa” beziehen sich im Allgemeinen auf einen Bereich innerhalb von +/–20% eines Zielwerts.
Die Verwendung der Ordnungszahlen-Adjektive „erster”, „zweiter” und „dritter” usw. zum Beschreiben eines gemeinsamen Objekts zeigt lediglich an, dass unterschiedliche Instanzen gleicher Objekte bezeichnet werden, und es ist nicht beabsichtigt, dass dies impliziert, dass die so beschriebenen Objekte in einer gegebenen Reihenfolge, sei es zeitlich, räumlich, in der Rangordnung oder auf irgendeine andere Art, vorkommen müssen, es sei denn, es ist anders spezifiziert.
Zu Zwecken der Ausführungsformen sind die Transistoren Metall-Oxid-Halbleiter-(MOS-, metal Oxide semiconductor)Transistoren, die Drain-, Source, Gate- und Bulk-Anschlüsse enthalten. Zu den Transistoren zählen auch Tri-Gate- und FinFET-Transistoren. Source- und Drain-Anschlüsse sind möglicherweise identische Anschlüsse und werden hierin austauschbar verwendet. Fachleute werden verstehen, dass andere Transistoren, zum Beispiel bipolare Sperrschichttransistoren – BJT-pnp/npn-Transistoren, BiCMOS, CMOS, eFET usw. – verwendet werden können, ohne vom Schutzbereich der Offenbarung abzuweichen. Der Begriff „MN” zeigt einen n-Typ Transistor an (z. B. NMOS, npn-BJT usw.), und der Begriff „MP” zeigt einen p-Typ Transistor an (z. B. PMOS, pnp-BJT usw.).
Der Begriff „Energiezustand” oder „Energiemodus” bezieht sich im Allgemeinen auf den Leistungspegel des Prozessors oder SOC. Energiezustände werden möglicherweise durch den Advanced Configuration and Power Interface (ACPI) Standard, Revision 5.0, veröffentlicht am 23. November 2011, definiert. Allerdings sind die Ausführungsformen nicht auf die ACPI-Energiezustände eingeschränkt. Andere Standards und Nicht-Standards, die einen Energiezustand definieren, werden möglicherweise ebenso verwendet.
1 ist eine Leistungsarchitektur 100 mit mehreren VID-Signalen gemäß einer Ausführungsform der Offenbarung. In einer Ausführungsform umfasst die Leistungsarchitektur 100 einen Prozessor 101, eine integrierte Leistungsmodulschaltung (PMIC, power module integrated circuit) 102 und ein Betriebssystem 103.
In einer Ausführungsform umfasst der Prozessor 101 einen oder mehrere Prozessorkerne 105 _1-N, wobei 'N' eine ganze Zahl größer 1 ist. In einer Ausführungsform kann eine Steuereinheit 104 (z. B. eine Leistungssteuereinheit (PCU, power control unit)) dazu betrieben werden (z. B. über das Betriebssystem 103), wenigstens zwei VID-Codes zu erzeugen, um die Energieversorgung für verschiedene Komponenten des Prozessors 101 bereitzustellen.
In einer Ausführungsform sendet die PCU 104 die VID 107 (auch externe VID oder erste VID genannt) an die PMIC 102. In einer Ausführungsform ist die PMIC 102 eine VR nicht auf dem Die, d. h. nicht auf dem gleichen Die wie der Prozessor 101 integriert. In einer Ausführungsform befindet sich die PMIC 102 im gleichen Package wie das Package für den Prozessor 101. In einer Ausführungsform ist die PMIC 102 vollständig im Prozessor 101 integriert (d. h. die PMIC 102 liegt auf dem gleichen Die wie der Prozessor 101).
In einer Ausführungsform stellt die VID 107 7 Bits VID-Code dar. In anderen Ausführungsformen werden möglicherweise weniger oder mehr Bits verwendet, um die VID darzustellen. In einer Ausführungsform ist die VID 107 ein Anforderungs-Code, um von der PMIC 102 anzufordern, eine Energieversorgung entsprechend der VID 107 bereitzustellen. In einer Ausführungsform empfängt die PMIC 102 eine externe Energieversorgung 106 (z. B. von einem Stromanschluss, Computer-Akku usw.) und erzeugt eine geregelte erste Energieversorgung 108 entsprechend der VID 107. Zum Beispiel zeigt die VID 107 der PMIC 102 an, dass 1,15 V zur Versorgung des Prozessors 101 benötigt werden, Die PMIC 102 erzeugt dann eine geregelte 1,15-V-Energieversorgung als erste Energieversorgung 108. In einer Ausführungsform empfangen einige oder alle Prozessorkerne 105 _1-N die erste Energieversorgung 108.
In einer Ausführungsform sendet die PCU 104 eine zweite VID 109 (auch interne VID genannt) an einige oder alle Prozessorkerne 105 _1-N. In einer Ausführungsform empfängt jeder Prozessorkern eine unabhängige VID (zur Vereinfachung als ein einzelner Bus 109 gezeigt). In einer derartigen Ausführungsform stellt jede unabhängige VID 109 die Energieversorgungseinstellung für den einzelnen Prozessorkern bereit. In einer Ausführungsform enthält jeder Prozessorkern einen digitalen Low-Dropout (DLDO) Spannungsregler, z. B. 110 _1-N, wobei 'N' eine ganze Zahl ist. Die DLDO-VR wird unter Bezugnahme auf 6 beschrieben.
Mit Rückbezug auf 1: In einer Ausführungsform empfängt jede DLDO-VR die erste Energieversorgung 108 als eine Eingangsenergieversorgung, und sie empfängt ebenfalls ihre VID 109, die verwendet wird, um die DLDO-VR anzuweisen, einen jeweiligen Pegel der Ausgangenergieversorgung für diesen Kern zu erzeugen. Zum Beispiel empfängt die DLDO-VR 110 ₁ die VID 109 und erzeugt eine geregelte 0,9-V-Energieversorgung für den Kern-1 105 ₁ unter Verwendung der 1,15 V der ersten Energieversorgung 108. In einem anderen Beispiel empfängt die DLDO-VR 110 ₂ ihre entsprechende VID 109 und erzeugt eine geregelte 0,9-V-Energieversorgung für den Kern-2 105 ₂ unter Verwendung der 1,15 V der ersten Energieversorgung 108 als Eingang. Unter Verwendung des obigen Beispiels kann in einer Ausführungsform die DLDO-VR 110 ₁ nahtlos (d. h. für ihre Last nahtlos) eine geregelte Energieversorgung von 0,9 V aus vorher 1,15 V bereitstellen, sogar wenn die erste Energieversorgung 108 durch die externe VID 107 auf 1,0 V abgesenkt wird.
In einer Ausführungsform sind die einzelnen Prozessorkerne 105 _1-N mit der ersten Energieversorgung 108 über integrierte VRs (z. B. die DLDO-VRs 110 _1-N) verschaltet, und die Ausgangsspannungen dieser integrierten VRs werden über die interne VID 109 definiert. In einer Ausführungsform stellt auch die interne VID 109 7 Bits Code dar, wie die externe VID 107. In anderen Ausführungsformen weisen die interne VID 109 und die externe VID 107 unterschiedliche Bitanzahlen auf.
In einer Ausführungsform wird die Einstellung der externen VID 107 durch die Spannung definiert, die vom Prozessorkern (unter den Prozessorkernen 105 _1-N) gefordert wird, der mit der höchsten Leistung betrieben werden will (z. B. Turbomodus mit großer Energie und hoher Frequenz). In einer Ausführungsform wird der DLDO-VR dieses Prozessorkerns im Bypass-Modus betrieben und empfängt die interne VID 109, um zu veranlassen, dass ein Controller des DLDO-VR alle Power-Gates des DLDO-VR einschaltet. In einer derartigen Ausführungsform wird für alle anderen Prozessorkerne, die eine geringere Leistungsanforderung aufweisen, die interne VID 109 für diese Prozessorkerne so eingestellt, dass entsprechenden DLDO-VRs (oder integrierte VRs) eine geringere Ausgangsspannung aufweisen, um die Anforderung der erforderten Leistung zu erfüllen.
Weil in einer Ausführungsform der mit der höchsten Leistung betriebene Prozessorkern seinen integrierten VR (d. h. DLDO-VR) im Bypass-Modus betreiben wird (d. h. alle oder die meisten Power-Gates sind eingeschaltet), gibt es keinen (oder fast keinen) Leistungsverlust aufgrund der Kaskadenwirkung von zwei oder mehr VRs. In einer derartigen Ausführungsform wird für alle anderen Prozessorkerne, die in einem niedrigeren Leistungsmodus betrieben werden, Energie gespart, weil die Eingangsversorgungsspannung der entsprechenden VRs (d. h. der DLDO-VRs derjenigen Prozessoren, die im niedrigeren Leistungsmodus betrieben werden) herunter skaliert wird. Wenn in einer Ausführungsform alle Prozessorkerne 105 _1-N im gleichen Leistungsmodus betrieben werden, dann befinden sich alle integrierten VRs im Bypass-Modus, und die Spannungen für die Prozessorkerne 105 _1-N werden von der externen VD 107 eingestellt. In einer Ausführungsform können unterschiedliche Prozessorkerne nahtlos in unterschiedliche Energiezustände übergehen, und die internen und externen VIDs (109 und 107) können geändert werden, wie es für verschiedene Szenarien erforderlich ist.
Während die Ausführungsform von 1 eine Leistungsarchitektur mit mehreren VIDs unter Verwendung der DLDO-VRs 110 _1-N veranschaulicht, werden in einer Ausführungsform möglicherweise andere Spannungsregler-Architekturen anstatt der DLDO-VRs 110 verwendet, die mehrere VIDs einsetzen.
2 ist eine Veranschaulichung 200 der Betriebsarchitektur eines System an Chip (SOC), das Power-Gates verwendet, um auf gleichen Leistungspegeln betriebenen Prozessormodulen Energie zuzuführen. Es wird betont, dass diejenigen Elemente in 2, die die gleichen Referenznummern (oder Namen) wie die Elemente irgendeiner anderen Figur aufweisen, auf irgendeine der beschriebenen ähnlichen Art und Weise betrieben werden oder funktionieren können, aber nicht auf solche eingeschränkt sind.
Die Architekturveranschaulichung 200 zeigt das SOC 201, das in mehreren möglichen Leistungsmodi betrieben werden kann. In diesem Beispiel werden drei Leistungsmodi beschrieben – Turbomodus 202, Hochfrequenzmodus (HFM) 203 und Niederfrequenzmodus (LFM, low frequency mode) 204. Die drei Leistungsmodi werden links vom SOC 201 aufgelistet und durch gestrichelte Linien getrennt, die den Pegel der Betriebsenergieversorgung dieses Leistungmodus darstellen.
Zum Beispiel wird der Turbomodus 202, der der höchste Leistungsmodus ist, bei der höchsten Energieversorgung von 1,15 V betrieben. Wenn alles andere gleich ist, können Bauelemente bei höheren Energieversorgungen betrieben werden, mit höheren Geschwindigkeiten als die gleichen, mit geringeren Energieversorgungen betriebenen Bauelemente zu arbeiten. Der HFM 203, der der mittlere Leistungsmodus ist, wird mit einer Energieversorgung von 0,9 V betrieben. Der LFM 204, der der niedrigste Leistungsmodus ist (z. B. Niederenergiemodus, Ruhemodus, Standby-Modus usw.) wird mit einer Energieversorgung von 0,75 V betrieben. Während die Architekturveranschaulichung 200 drei Leistungsmodi zeigt, wird möglicherweise irgendeine Anzahl von Leistungsmodi verwendet. Um die Ausführungsformen nicht unverständlich zu machen, werden drei Leistungsmodi beschrieben.
Die Architekturveranschaulichung 200 zeigt die PMIC 102, die die Eingangsenergie 106 von der Energiequelle (z. B. Akku, Wandsteckdose usw.) empfängt und eine geregelte erste Energieversorgung 108 gemäß der externen VID 107 erzeugt. Die Eingangsenergie 106 ist im Allgemeinen größer als die erste Energieversorgung 108. Zum Beispiel liegt die Eingangsenergie 106 möglicherweise im Bereich von 4,5 V bis 2,6 V, während die erste Energieversorgung 108 im Bereich von 1,5 V bis 0,7 V liegt.
Das SOC 201 wird mit zwei Prozessormodulen gezeigt – Prozessormodul-1 205-1 und Prozessormodul-2 205-2, die betrieben werden können, in irgendeinem der drei Modi zu arbeiten. Allerdings weist das SQC 201 möglicherweise irgendeine Anzahl von Prozessormodulen auf. In einer Ausführungsform hat jedes Prozessormodul wie der Prozessor 101 mehrere Prozessorkerne 105 _1-N. In einer Ausführungsform ist jedes Prozessormodul ein Prozessorkern.
Die Architekturveranschaulichung 200 zeigt beide Prozessormodule 205-1 und 205-2 beim Betrieb im Turbomodus 202, die mit 1,15 V betrieben werden. In einer Ausführungsform werden die jeweiligen DLDO-VRs 110 ₁ und 110 ₂ im Bypass-Modus betrieben (d. h. im Power-Gate-Modus, bei dem alle (oder fast alle) Power-Gates eingeschaltet sind (in diesem Fall PG-1 und PG-2)), um die höchste Energieversorgung für die Prozessormodule 205-1 und 205-2 bereitzustellen. PG-1 und PG-2 werden mit gestrichelten Linien oberhalb der jeweiligen Prozessormodule 205-1 und 205-2 veranschaulicht. In einer Ausführungsform weist die interne VID 109 die jeweiligen DLDO-VRs 110 ₁ und 110 ₂ zum Betrieb im Bypass-Modus an, bei dem alle Power-Gates eingeschaltet sind. Die DLDO-VRs 110 ₁ und 110 ₂ im Power-Gate-Modus werden zum Beispiel als PG-1 und PG-2 gezeigt.
3 und 4 zeigen Architekturveranschaulichungen des SOC, die lediglich die konventionelle externe VID 107 verwenden (d. h. keine interne VID, um unabhängiges Management der Energieversorgungspegel für Prozessormodule zu veranlassen).
3 ist eine Veranschaulichung 300 der Betriebsarchitektur des SOC 301, das Power-Gates verwendet, um auf unterschiedlichen Leistungspegeln betriebenen Prozessormodulen Energie zuzuführen. Es wird betont, dass diejenigen Elemente in 3, die die gleichen Referenznummern (oder Namen) wie die Elemente irgendeiner anderen Figur aufweisen, auf irgendeine der beschriebenen ähnlichen Art und Weise betrieben werden oder funktionieren können, aber nicht auf solche eingeschränkt sind.
Das SOC 301 ist dem SOC 201 ähnlich, außer dass die Prozessormodule des SOC 301 in veränderlichen Leistungsmodi betrieben werden, während die Prozessormodule des SOC 201 im Turbomodus betrieben werden. 3 ist 2 ähnlich, außer dass das Prozessormodul-2 205-2 im HFM 203 betrieben wird, während das Prozessormodul-1 205-1 im Turbomodus 202 betrieben wird.
Falls das Prozessormodul-2 205-2 weiter seine Energieversorgung unter Verwendung des PG-2 empfängt, dann senkt das Prozessormodul-2 205-2 seine Betriebsfrequenz ab, damit das Prozessormodul-2 205-2 im HFM 203 betrieben wird, während es weiterhin eine höhere Energieversorgung vom PG-2 empfängt (das diese Energieversorgung von der ersten Energieversorgung 108 herleitet). Die Architekturveranschaulichung 300 beschreibt die Situation, dass das SOC 301 mit geringerem Wirkungsgrad betrieben wird, weil es die Energieversorgung für das Prozessormodul-2 205-2 unter Verwendung des PG-2 (Power-Gate) bereitstellt und keinen speziell angepassten, geringeren Energieversorgungspegel für das Frozessormodul-2 205-2 bereitstellt.
4 ist eine Veranschaulichung 400 der Betriebsarchitektur des SOC 401, das LDOs verwendet, um auf unterschiedlichen Leistungspegeln betriebenen Prozessormodulen Energie zuzuführen. Es wird betont, dass diejenigen Elemente in 4, die die gleichen Referenznummern (oder Namen) wie die Elemente irgendeiner anderen Figur aufweisen, auf irgendeine der beschriebenen ähnlichen Art und Weise betrieben werden oder funktionieren können, aber nicht auf solche eingeschränkt sind.
Das SOC 401 ähnelt dem SOC 301, außer dass die Prozessormodule ihre jeweiligen Energieversorgungen unter Verwendung von LDOs anstatt von Power-Gates empfangen – das Prozessormodul-1 205-1 empfängt seine Energieversorgung vom LDO-1, während das Prozessormodul-2 205-2 seine Energieversorgung unter Verwendung des LDO-2 empfängt. Um einen LDO zu betreiben, wird eine Eingangsenergieversorgung (erste Energieversorgung 108) so geregelt, dass sie eine Ausgangsenergieversorgung für das Prozessormodul bereitstellt. Damit der LDO korrekt betrieben wird, erfordert der LDO möglicherweise einen Spannungsspielraum.
Um diesen Spielraum bereitzustellen, stellt die PMIC 102 eine erste Energieversorgung 108 so bereit (veranschaulicht in Bezug auf die 2–3, die nur Power-Gates verwenden, um die Energieversorgung für ihre jeweiligen Prozessormodule bereitzustellen), dass sie höher als 1,15 V (z. B. 1,3 V) für den LDO-1 ist, der die Energieversorgung für das Prozessormodul-1 205-1 bereitstellt, das im Turbomodus 202 betrieben wird. Für das Bereitstellen der Energieversorgung für die Prozessormodule unter Verwendung von LDOs wird eine durchgezogene Linie verwendet (im Gegensatz zu den gestrichelten Linien für die Power-Gates PG). In diesem Beispiel empfängt das Prozessormodul-2 205-2 eine geringere Energieversorgung (z. B. 0,9 V), weil der LDO-2, nicht wie PG-2 aus 3, dazu betrieben werden kann, dem Prozessormodul-2 205-2 eine geringere geregelte Energieversorgung unter Verwendung der ersten Energieversorgung 108 bereitzustellen (in diesem Beispiel 1,3 V).
Verglichen mit dem Prozessormodul-2 205-2 aus der Architekturveranschaulichung 300 wird das Prozessormodul-2 205-2 der Architekturveranschaulichung 300 mit höherem Energiewirkungsgrad betrieben, weil der LDO-2 dem Prozessormodul-2 205-2 eine geringere Energieversorgung bereitstellt, was es ihm gestattet, sowohl geringere Energieversorgung als auch eine niedrigere Frequenz zum Betrieb im HFM 203 zu verwenden (was ein niedrigerer Leistungsmodus als der Turbomodus 202 ist). Allerdings wird das SOC 401 möglicherweise insgesamt mit geringerem Energiewirkungsgrad als das SOC 301 betrieben, weil zum Bereitstellen von Energieversorgung für das Leistungsmodul-1 205-1 dem Prozessormodul-1 205-1 eine höhere erste Energieversorgung 108 bereitgestellt wird.
5 ist eine Veranschaulichung 500 der Betriebsarchitektur des SOC 501, das gemäß einer Ausführungsform der Offenbarung digital synthetisierbare LDO-VRs (DLDO-VRs) verwendet, um auf unterschiedlichen Leistungspegeln betriebenen Prozessormodulen Energie zuzuführen. Es wird betont, dass diejenigen Elemente in 5, die die gleichen Referenznummern (oder Namen) wie die Elemente jeder anderen Figur aufweisen, auf irgendeine der beschriebenen ähnlichen Art und Weise betrieben werden oder funktionieren können, aber nicht auf solche eingeschränkt sind. Die Architekturveranschaulichung 500 wendet mehrere unter Bezugnahme auf 1. erörterte VIDs an und löst die unter Bezugnahme auf die 3–4 erörterten Probleme des Energiewirkungsgrads. Um somit die Ausführungsformen der Offenbarung nicht unverständlich zu machen, wird 5 unter Bezugnahme auf die 1–4 veranschaulicht.
In einer Ausführungsform stellt die PMIC 102 die erste Energieversorgung 108 bereit, die auf einen Pegel höchster Leistung zum Betrieb des Prozessormoduls im SOC 501 eingestellt wird. In der Architekturveranschaulichung 500 wird das Prozessormodul-1 505-1 im Turbomodus 202 betrieben, während das Prozessormodul-2 505-2 im Leistungsmodus HFM 203 betrieben wird. Weil der Turbomodus 202 in diesem Beispiel unter Verwendung von 1,15 V betrieben wird, wird die erste Energieversorgung 108 von der PMIC 102 über die externe VID 107, die von der PCU 104 bereitgestellt wird, auf 1,15 V eingestellt. In einer Ausführungsform wird die erste Energieversorgung 108 allen Prozessormodulen des SOC 501 bereitgestellt.
In einer Ausführungsform stellt der DLDO-VR 110 ₁ dem Prozessormodul-1 505-1 Energieversorgung bereit, während der DLDO-VR 110 ₂ dem Prozessormodul-2 505-2 Energieversorgung bereitstellt.. In einer Ausführungsform weist die interne VID 109 der PCU 104 den DLDO-VR 110 ₁ zum Betrieb in einem Bypass-Modus an, weil das Prozessormodul-1 505-1 im höchsten Leistungsmodus betrieben wird (d. h. im Turbomodus 202), der mit dem höchsten Energieversorgungspegel betrieben wird (z. B. mit 1,15 V). In einer derartigen Ausführungsform wird der DLDO-VR 110 ₁ im Bypass-Modus betrieben, indem alle (oder im Wesentlichen alle) Power-Gates eingeschaltet werden, so dass minimaler oder kein Energieabfall von der ersten Energieversorgung 108 zu der dem Prozessormodul-1 505-1 bereitgestellten Energieversorgung vorhanden ist. Weil der DLDO-VR 110 ₁ nicht im LDO-Modus betrieben wird, wird in dieser Ausführungsform kein spezieller Spielraum für den DLDO-VR 110 ₁ benötigt, und so muss die PMIC 102 keine höhere Energieversorgung bereitstellen, wie die unter Bezugnahme auf 4 bereitgestellte.
In einer Ausführungsform stellt der DLDO-VR 110 ₂ dem Prozessormodul-2 505-2 eine Energieversorgung bereit. In einer Ausführungsform weist die interne VID 109 der PCU 104 den DLDO-VR 110 ₂ zum Betrieb im LDO-Modus an, weil das Prozessormodul-2 505-2 in einem niedrigeren Leistungsmodus als der Turbomodus betrieben wird (d. h. im HFM 203), der mit einem niedrigeren Energieversorgungspegel betrieben wird (z. B. mit 0,9 V anstatt 1,15 V). In einer derartigen Ausführungsform wird der DLDO-VR 110 ₂ im LDO-Modus betrieben, indem er in einer Rückkopplungsschleife betrieben wird und genügend Power-Gates einschaltet, so dass die Ausgangsenergieversorgung von der ersten Energieversorgung 108 auf die dem Prozessormodul-2 505-2 bereitgestellte Energieversorgung (z. B. 0,9 V) abfällt. In dieser Ausführungsform wird eine geringere erste Energieversorgung 108 (als die erste Energieversorgung 108 in 4) dem DLDO-VR 1102 als Eingangsenergieversorgung bereitgestellt, und so wird der mit Bezug auf die 3 und 4 beschriebene Verlust an Energiewirkungsgrad in dieser Ausführungsform nicht beobachtet.
6 ist ein DLDO-VR 600 (z. B. DLDO-VR 110 ₁) gemäß einer Ausführungsform der Offenbarung. Es wird betont, dass diejenigen Elemente in 6, die die gleichen Referenznummern (oder Namen) wie die Elemente jeder anderen Figur aufweisen, auf irgendeine der beschriebenen ähnlichen Art und Weise betrieben werden oder funktionieren können, aber nicht auf solche eingeschränkt sind.
In einer Ausführungsform umfasst der DLDO-VR 600 die Logik 601 und die Power-Gates 602, um die gegatete Energieversorgung 613 für die Last 603 bereitzustellen. In einer Ausführungsform umfasst die Logik 601 die Steuereinheit 604, den Analog-Digital-Wandler (ADC, analog to digital converter) 605 und den Digital-Analog-Wandler (DAC, digital to analog converter) 606. In einer Ausführungsform umfasst die Steuereinheit 604 den Controller 604a und den Decoder 604b. In einer Ausführungsform empfängt der Controller 604a eine Ausgabe des ADC 605, um das Signal 611 zu erzeugen, das die Stärke der Power-Gates 602 darstellt. In einer Ausführungsform empfängt der Decoder 604b das Signal 611 und decodiert es in den Digitalcode 612, um die Power-Gates 602 ein-/auszuschalten. In einer Ausführungsform erzeugt der Decoder 604b einen binär codierten Digitalcode 612. In einer Ausführungsform erzeugt der Decoder 604b einen thermometercodierten Digitalcode 612. In einer anderen Ausführungsform setzt der Decoder 604b andere Formen von Codierschemata ein, um den Digitalcode 612 zu erzeugen.
In einer Ausführungsform empfängt der Decoder 604b das Bypass-Signal von der PCU 104, um den DLDO-VR 600 zum Betrieb im Bypass-Modus anzuweisen. In einer Ausführungsform erzeugt der Decoder 604b den Digitalcode 612, um zu veranlassen, dass alle (oder im Wesentlichen alle) Power-Gates einschalten, wenn das Bypass-Signal den Bypass-Modus anzeigt. In einer derartigen Ausführungsform werden der Ausgang des ADC 605 und der Controller 604a überbrückt. In einer Ausführungsform, wenn alle (oder im Wesentlichen alle) Power-Gates 602 eingeschaltet sind, ist die gegatete Energieversorgung 613 im Wesentlichen die gleiche (hinsichtlich Spannungspegel und Stromansteuerung) wie die nicht gegatete Energieversorgung 108 (die gleiche wie Energieversorgung 108). In einer Ausführungsform, wenn das Bypass-Signal anzeigt, dass der DLDO-VR 600 im Normalmodus betrieben werden sollte (d. h. im LDO-Modus), decodiert der Decoder 604b das Signal 611 vom Controller 604a. In einer derartigen Ausführungsform wird der ADC 605 nicht überbrückt und die Rückkopplungsschleife von 608 nach 612 ist funktionsfähig.
In einer Ausführungsform empfängt der Decoder 604b ein Signal pgt_en (power gate enable), um die Power-Gates 602 zu aktivieren oder zu deaktivieren. Wenn zum Beispiel das Prozessormodul im LFM 204 (niedrigster Energiezustand) betrieben wird, wird das Power-Gate 602 ausgeschaltet, so dass die gegatete Energieversorgung 613 nicht potentialgebunden ist. In diesem Beispiel weist das Signal pgt_en den Decoder 604b an, den Digitalcode 612 zu erzeugen, der alle Power-Gate-Bauelemente im Power-Gate 602 ausschaltet. Wenn in einer Ausführungsform das Signal pgt_en aktiviert wird, wird der Decoder 604b im Normalmodus (d. h. LDO-Modus) oder im Bypass-Modus betrieben.
In einer Ausführungsform empfängt der Controller 604a eine digitale Darstellung der gegateten Energieversorgung 613 und bestimmt, ob die gegatete Energieversorgung 613 angehoben oder gesenkt wird, in einer Ausführungsform, im LDO-Modus, veranlasst die Steuereinheit 604, dass Bauelemente des Power-Gates 602 ein- oder ausgeschaltet werden, um den Wirkwiderstand des Power-Gates 602 zu modulieren, um eine gegatete Energieversorgung 613 für einen gegebenen Laststrom (der Last 603) zu erreichen. In einer derartigen Ausführungsform wird das Power-Gate 602 wie ein linearer Spannungsregler mit einem großen Betriebsbereich betrieben. In einer Ausführungsform gleicht der Controller 604a alle dominanten Polstellen im DLDO-VR 600 aus.
In einer Ausführungsform umfasst das Power-Gate 602 p-Typ-Bauelemente (MP1 – MPN, wobei 'N' eine ganze Zahl größer 1 ist) mit Source- und Drain-Anschlüssen, die zwischen der nicht gegateten Energieversorgung 108 und der gegateten Energieversorgung 613 verschaltet sind. In einer derartigen Ausführungsform werden die Gate-Anschlüsse der p-Typ-Bauelemente vom Digitalcode 612 angesteuert. In einer Ausführungsform umfasst das Power-Gate 602 n-Typ-Bauelemente (nicht dargestellt) mit Source- und Drain-Anschlüssen, die zwischen der nicht gegateten Energieversorgung 108 und der gegateten Energieversorgung 613 verschaltet sind. In einer derartigen Ausführungsform werden die Gate-Anschlüsse der n-Typ-Bauelemente von einer Inversen des Digitalcodes 612 angesteuert. In einer Ausführungsform umfasst das Power-Gate 602 eine Kombination von n-Typ- und p-Typ-Bauelementen, die zwischen der nicht gegateten Energieversorgung 108 und der gegateten Energieversorgung 613 verschaltet sind. In einer derartigen Ausführungsform werden die Gate-Anschlüsse der p-Typ-Bauelemente vom Digitalcode 612 angesteuert, während die Gate-Anschlüsse von n-Typ-Bauelementen von der Inversen des Digitalcodes 612 angesteuert werden.
In einer Ausführungsform sind Widerstände in Reihe mit n-Typ- und/oder p-Typ-Bauelementen verschaltet, wobei ein Ende des Widerstands bzw. der Widerstände mit den Source-/Drain-Anschlüüssen der n-Typ- und/oder p-Typ-Bauelemente verschaltet ist, während das andere Ende des Widerstands bzw. der Widerstände mit der gegateten Energieversorgung 613 verschaltet ist. In anderen Ausführungsformen werden möglicherweise andere Kombinationen von Transistoren und aktive/passiven Bauelementen verwendet, um das Power-Gate 602 umzusetzen, das durch den Digitalcode 612 (und/oder durch die Inverse des Digitalcodes 612) steuerbar ist. In einer Ausführungsform werden Bauelemente des Power-Gates 602 im Trioden-Bereich (oder Linearbereich) betrieben, und die gegatete Energieversorgung 613 wird (durch die Steuereinheit 604) durch Ein- und/oder Ausschalten von Bauelementen des Power-Gates 602 moduliert.
In einer Ausführungsform ist der DLDO-VR 600 ein System mit zwei Polstellen. Die erste Polstelle ist dabei die Polstelle, die mit der gegateten Energieversorgung 613 verknüpft ist, die durch die Impedanz der Last 603 und die Ausgangsimpedanz des Power-Gates 602 definiert wird. Die zweite Polstelle ist dabei ein Integrierpol, der vom Controller 604 im Ursprung eingeführt wird, um die bleibende Regelabweichung auf null zu reduzieren. In einer Ausführungsform gleicht die Steuereinheit 604 die mit der gegateten Energieversorgung 613 verknüpfte Polstelle aus, die durch die Impedanz der Last 603 und die Ausgangsimpedanz des Power-Gates 602 (wie sie von der Last 603 wahrgenommen wird) definiert wird. In einer derartigen Ausführungsform wird die mit der gegateten Energieversorgung 613 verknüpfte Polstelle durch Einführen einer Nullstelle und ohne Senken von Schleifenverstärkung und -bandbreite ausgeglichen. Die von der Steuereinheit 604 ausgeführte Leitungskompensation vergrößert Bandbreite und Verstärkung des DLDO-VR 600. Ein mathematisches Modell des Controllers 604a, der die Leitungskompensation ausführt, wird unter Bezugnahme auf 7 beschrieben.
Mit Rückbezug auf 6: In einer Ausführungsform ist der ADC 605 ein Flash-ADC. In einer Ausführungsform ist der ADC 605 ein gefensterter Flash-ADC. in einer Ausführungsform ist der ADC 605 ein Delta-Sigma-ADC. In einer anderen Ausführungsform ist der ADC 605 ein Full-Flash-ADC. In einer Ausführungsform umfasst der ADC 605 mehrere Komparatoren 607-1 bis 607-N, wobei 'N' eine ganze Zahl größer 1 ist. In diesem Beispiel ist N = 6 und somit ist der ADC ein 6-Bit-ADC, der sechs Komparatoren 607-1 bis 607-N aufweist. In einer Ausführungsform ist der Komparator 607-1 ein differenzieller Komparator, der einen Eingang vom DAC 606 und einen anderen Eingang von der gegateten Energieversorgung 613 empfängt. Die Ausgabe des Komparators 607-1 ist ein Digitalsignal, das anzeigt, ob die gegatete Energieversorgung 613 größer oder kleiner als der Eingang vom DAC 606 ist, der eine der Referenzspannungen des Referenzspannungsbusses 606 ist.
In einer Ausführungsform empfängt der DAC 606 die interne VID 109 und wandelt diese in einen Bus mit Referenzsignalen 609 um, die analoge Darstellungen der internen. VID 109 sind. In einer Ausführungsform erzeugt der DAC 606 den Bus mit Referenzsignalen 609, die voneinander jeweils durch 10 mV getrennt sind. In anderen Ausführungsformen werden möglicherweise andere Granularitätsgrade für die Referenzsignale 609 verwendet. In einer Ausführungsform wird der DAC 606 mit einer Kette von Widerständen umgesetzt, die in Reihe zusammen verschaltet sind. in einer Ausführungsform ist der DAC 606 ein stromsteuernder DAC. In einer anderen Ausführungsform ist der DAC 606 ein R/2R-DAC, der eine Alternative zum eingangsseitig binär gewichteten DAC ist.
In einer Ausführungsform empfängt der Komparator 607-6 eine erste Referenzspannung vom Referenzsignalbus 609. In einer Ausführungsform empfängt der Komparator 607-6 eine zweite Referenzspannung vom Referenzsignalbus 609, wobei die zweite Referenzspannung um 'X' mV größer als die erste Referenzspannung ist. In einer Ausführungsform empfängt der Komparator 607-1 eine sechste Referenzspannung vom Referenzsignalbus 609, wobei die sechste Referenzspannung 6 Mal 'X' mV größer als die erste Referenzspannung ist. In anderen Ausführungsformen ist die Belegungsreihenfolge der Referenzsignale 609 zu den Komparatoren des ADC 605 möglicherweise umgekehrt.
In einer Ausführungsform zeigt die Ausgabe 610 des ADC 605 eine digitale Darstellung der gegateten Energieversorgung 613 an. In einer Ausführungsform ist die Ausgabe 610 thermometercodiert und wird von einem Thermometer-Binär-Wandler (nicht dargestellt) in Binärcode gewandelt, und der Binärcode wird der Steuereinheit 604 bereitgestellt. In anderen Ausführungsformen wird die Ausgabe 610 des ADC 605 direkt von der Steuereinheit 604 empfangen, ohne dass sie von Thermometercode in Binärcode gewandelt werden muss.
In einer Ausführungsform kann die Steuereinheit 604 unter Verwendung von RTL (register hardware language) synthetisiert werden, weil Komponenten der Steuereinheit 604 digital sind. Es gibt zahlreiche technische Auswirkungen der Verwendung der digitalen Steuereinheit 604 im DLDO-VR 600. Zu einigen nicht einschränkenden technischen Auswirkungen der Steuereinheit 604 im Besonderen und des DLDO-VRs 600 im Allgemeinen zählt, dass der Gleichstrompfad in der Steuereinheit 604 des DLDO-VR 600 nahezu wegfällt, weil es sich um eine synthetisierte Logik mit niedrigem Ruhestrom im Standby-Modus handelt.
In einer Ausführungsform sind die Koeffizienten des Controllers 604a umprogrammierbar, was es gestattet, die Schleife im DLDO-VR 600 spät, sogar nach der Herstellung des SOC, abzustimmen. In einer Ausführungsform gleicht der Controller 604a die Polstelle am Ausgangsknoten des DLDO-VR 600 aus, und so ist nahezu kein DC-Verstärkungsfehler in der DLDO-VR-Schleife vorhanden. In einer Ausführungsform ermöglicht der DLDO-VR 600 einen Sanftstart des Power-Gates 602 unter Verwendung des Digitalcodes 612. Der DLDO-VR 600 ermöglicht es, dass Designer Kontrolle über die Verteilung von Power-Gate-Bauelementen (z. B. MP1–MFN) mit ähnlichen Gewichten haben, um gleichmäßige Energieabgabe an alle Teile der Last 603 sicherzustellen. Dies wird zum Beispiel sicherstellen, dass die Lastleitung keinen ungleichmäßigen Spannungsabfall veranlasst, auf dessen Basis ein Teil der Last Strom zieht.
In einer Ausführungsform ermöglicht der DLDO-VR 600 den Einsatz von nicht linearen Steuerungsmerkmalen, wie asymmetrische/nicht lineare Verstärkungsfunktionen, um die Droop-Reaktion des VR zu verbessern. Wenn zum Beispiel die Fehlerspannung zum ADC 605 groß genug ist, um den Bereich des gefensterten ADC zu überschreiten, dann wird angenommen, dass der Fehler groß genug ist (d. h. außerhalb der Begrenzung), um zu veranlassen, dass der DLDO-VR 600 die lineare Verstärkungssteuerung verlässt. Unter dieser Bedingung wird sofort, in einer Taktperiode, eine große (programmierbare) Anzahl von FETs in 602 eingeschaltet, um der Last 603 Extraladung bereitzustellen. Ein derartiges nicht lineares Steuerungsmerkmal wird verwendet, um den Droop in der Versorgungsspannung 608 gemäß einer Ausführungsform auszugleichen.
In einer Ausführungsform ermöglicht es der DLDO-VR 600, dass eine Eingangsspannung (z. B. die Referenzsignale 609) durch einen digitalen internen VID-Code 109 definiert wird, was im digitalen. Bereich einfacher umzusetzen ist (als bei analogen Schaltungen). In einer Ausführungsform ermöglicht der DLDO-VR 600 das Integrieren einfacherer DFT-Schaltungen, weil mehr Schaltungen des DLDO-VR 600 digital sind (als bei einem normalen LDO). Derartige DFTs können HVM-Testen ermöglichen.
Ein Anreiz, den DLDO-VR 600 zu verwenden, ist, dass Prozessorkerne (oder -module) eines Prozessors oder SOC glatt in kleinen Schritten (z. B. 10 mV) vom Bypass- in den Regelmodus (d. h. LDO-Modus) übergehen können. Dies ermöglicht die Modulation der gegateten Energieversorgung 613 auf Basis der Prozessor- oder SOC-Leistung mit dynamischer Änderung von Energiezuständen. In einer Ausführungsform ermöglicht der DLDO-VR 600 auch die Feinabstimmung der gegateten Energieversorgung 613 für jeden Prozessorkern (oder für jedes Prozessormodul), der sich auf gleichem Leistungspegel befindet (z. B. Turbomodus 202, HFM 203 usw.), zur Klasseneinteilung wegen zufälliger und systematischer Prozessschwankungen im Die. Aufgrund von Prozessschwankungen benötigen unterschiedliche Prozessorkerne (z. B. 105 _1-N) möglicherweise unterschiedliche Spannungen, sogar um bei gleichen Leistungspegeln zu funktionieren. Zum Beispiel benötigen langsamere Prozessorkerne möglicherweise eine höhere Versorgungsspannung, um die gleiche Leistung abzugeben, und schnellere Prozessorkerne benötigen möglicherweise eine geringere Versorgungsspannung, um die gleiche Leistung wie der langsamere Prozessor abzugeben. In einer Ausführungsform stellt die interne VID 109 die Fähigkeit bereit, die Versorgungsspannung für jeden Prozessorkern um ein vordefiniertes (oder programmierbares) Ausmaß abzustimmen, ohne Spannungspegelumsetzer in der Ein-/Ausgabelogik zu benötigen. In einer Ausführungsform beträgt das vordefinierte (oder programmierbare) Ausmaß +/– 50 mV. In anderen Ausführungsformen werden möglicherweise andere Spannungspegel als vordefiniertes (oder programmierbares) Ausmaß verwendet. Diese Fähigkeit (über die interne VID 109) bietet zusätzliche Energieeinsparungen für das System, weil einzelne Prozessorkerne auf eine geeignete Spannung abgestimmt werden können.
7 ist ein mathematisches Modell 700 zur Umsetzung eines Controllers (z. B. 604a) des DLDO-VR 600 gemäß einer Ausführungsform der Offenbarung. Es wird betont, dass diejenigen Elemente in 7, die die gleichen Referenznummern (oder Namen) wie die Elemente jeder anderen Figur aufweisen, auf irgendeine der beschriebenen ähnlichen Art und Weise betrieben werden oder funktionieren können, aber nicht auf solche eingeschränkt sind.
In einer Ausführungsform umfasst das mathematische Modell 700 eine erste Verzögerungsstufe 701 (Z^–1), die den Eingang 610 vom ADC 605 empfängt. In einer Ausführungsform wird die Ausgabe der Verzögerungsstufe 701 von der zweiten Verzögerungsstufe 702 (Z^–1) empfangen. In einer Ausführungsform werden der Eingang 610 und seine verzögerten Versionen aus den Verzögerungsstufen 701 und 702 durch die Verstärkerstufen 703 (Verstärkung 1), 704 (Verstärkung 2) bzw. 705 (Verstärkung 3) verstärkt, wobei „K” den Verstärkungsbetrag anzeigt. In einer Ausführungsform werden die Ausgaben der Verstärkerstufen 703, 704 und 705 vom Summierer 706 addiert.
In einer Ausführungsform wird die Ausgabe des Summierers 706 von einer anderen Logikeinheit 707 empfangen, die die Ausgabe zum vorigen Wert der Ausgabe addiert und zwei Signale subtrahiert. In einer Ausführungsform wird die Ausgabe 611 des Controllers 604a von einer dritten Verzögerungsstufe 708 (Z^–1) verzögert. In einer Ausführungsform wird die Ausgabe der dritten Verzögerungsstufe 708 weiter von der vierten Verzögerungsstufe 709 (Z^–1) verzögert. In einer Ausführungsform werden die Ausgaben der dritten und vierten Verzögerungsstufe von den Verstärkereinheiten 710 (Verstärkung 4) und 711 (Verstärkung 5) verstärkt. In einer Ausführungsform werden die Ausgaben der Verstärkereinheiten 710 und 711 von der Logikeinheit 707 empfangen. In einer Ausführungsform subtrahiert die Logikeinheit 707 Ausgaben der Verstärkereinheiten 710 und 711 von der Ausgabe des Summierers 706, um die Ausgabe 611 zu erzeugen. In einer Ausführungsform wird die Ausgabe 611 vom Decoder 604h decodiert, um den Digitalcode 612 zum Steuern des Power-Gates 602 zu erzeugen.
In einer Ausführungsform fügt die Logikeinheit 707 Verstärkungen zum Fehlersignal hinzu, fügt eine Integrationsfunktion hinzu, um den DC-Fehler auf null (oder fast auf null) zu reduzieren und fügt auch eine Polstelle und eine Nullstelle hinzu, um den Lastpol auszugleichen. Das Fehlersignal ist die Spannungsdifferenz zwischen dem Ausgangsknoten (z. B. 608) und dem Referenzknoten (z. B. 609) des Reglers (z. B. 600). In einer Ausführungsform gleicht die hinzugefügte Nullstelle die Auswirkung des Lastpols aus, und der hinzugefügte Pol stellt sicher, dass die Verstärkung auf unter 0 dB jenseits einer gewissen Frequenz gedämpft wird.
8 ist ein Zeitdiagramm 800, das den Betrieb eines DLDO-VR (z. B. 600) im Bypass- und LDO-Modus gemäß einer Ausführungsform der Offenbarung veranschaulicht. Es wird betont, dass diejenigen Elemente in 8, die die gleichen Referenznummern (oder Namen) wie die Elemente jeder anderen Figur aufweisen, auf irgendeine der beschriebenen ähnlichen Art und Weise betrieben werden oder funktionieren können, aber nicht auf solche eingeschränkt sind.
Das Zeitdiagramm 800 zeigt die Spannungsregelung durch den DLDO-VR. (z. B. 600) in einem SOC (z. B. 501) mit zwei Prozessormodulen. In diesem Beispiel wird eines der Prozessormodule im LFM 204 betrieben (der in diesem Beispiel bei 0,75 V Energieversorgung betrieben wird), und das andere Prozessormodul, das anfangs im Turbomodus 202 betrieben wird, wird dann im LFM 204 betrieben. Das Zeitdiagramm 800 zeigt das Herunterfahren der Energieversorgung (erste Energieversorgung 108) für die Prozessormodule von 1,15 V auf 0,75 V, weil das im Turbomodus 202 betriebene Prozessormodul sich ebenfalls in den Standby-Modus bewegt (der gleiche wie LFM 204), so dass alle Prozessormodule im SOC jetzt im LFM 204 betrieben werden. Das Zeitdiagramm 800 zeigt, dass vor dem Herunterfahren der ersten Versorgungsspannung 108 die Leistung des Prozessorkerns (unter den Prozessorkernen 105 _1-N), der im Hochleistungsmodus (z. B. Turbomodus 202) läuft, auf eine geringere Leistung abgesenkt wird (z. B. LFM 204), indem die Taktfrequenz des Prozessorkerns reduziert wird, und dann das Herunterfahren der ersten Energieversorgungsspannung 108 eingeleitet wird.
Das erste Signal von oben ist IOSFSB, was die externe VID 107 ist. Die externe VID 107 wird der PMIC 102 von der PCU 104 bereitgestellt, um die erste Energieversorgung 108 einzustellen. Das zweite Signal von oben ist VCC, was die erste Energieversorgung 108 ist. VCC beginnt bei 1,15 V, weil eines der Prozessormodule im Turbomodus 202 betrieben wird, der 1,15 V Energieversorgung erfordert. Der DLDO-VR dieses Prozessormoduls (das im Turbomodus 202 betrieben wird) wird im Bypass-Modus betrieben, wobei alle (oder im Wesentlichen alle) Power-Gates des Power-Gate 602 eingeschaltet sind.
Das dritte Signal von oben ist VR_Mod0_Ctrl (das gleiche wie das Bypass-Signal aus 6, das als Eingang des Decoders 604b empfangen wird). VR_Mod0_Ctrl entspricht dem Prozessormodul, das im Turbomodus 202 betrieben wird und später zum LFM 204 übergeht. Das vierte Signal von oben ist VCC_Mod0, das die Energieversorgung ist (z. B. die gegatete Energieversorgung 613), die vom DLDO-VR des Prozessormoduls erzeugt wird, das anfangs im Turbomodus 202 und dann im LFM 204 betrieben wird.
In diesem Beispiel wird die erste Energieversorgung 108 (die gleiche wie VCC) gemäß dem mit der höchsten Leistung arbeitenden Prozessormodul im SOC eingestellt. Weil das im Turbomodus 202 betriebene Prozessormodul veranlasst, dass die PCU 104 die erste Energieversorgung 108 auf 1,15 V (höchste Energieversorgung) einstellt, empfangen alle Prozessormodule im SOC die erste Energieversorgung 108 von 1,15 V. Später, wenn das mit der höchsten Leistung arbeitende Prozessormodul sich in einen niedrigeren Leistungsmodus bewegt, in diesem Fall in den LFM 204, veranlasst die PCU 104, dass die PMIC 102 die erste Energieversorgung 108 auf 0,75 V einstellt, weil alle Prozessormodule in diesem Leistungsmodus betrieben werden.
In diesem Beispiel passt die PLL (Phase Locked Loop, Phasenregelschleife) des Prozessormoduls, das anfangs im Turbomodus 202 und dann im LFM 204 betrieben wird, ihre Frequenz gemäß dem Leistungsmodus an. Das fünfte Signal von oben ist Mod0_PLL_Clk, welches das PLL-Signal des Prozessormoduls ist, das anfangs im Turbomodus 202 und dann im LFM 204 betrieben wird (d. h. die PLL reduziert ihre Frequenz von 2,4 GHz auf 1,2 GHz).
In diesem Beispiel wird das Prozessormodul im SOC, das im LFM 204 betrieben wurde, weiter in diesem Modus betrieben. Der DLDO-VR für dieses Prozessormodul wird anfangs im LDO-Modus betrieben, weil die erste Energieversorgung 108 auf 1,15 V eingestellt ist, gemäß dem mit der höchsten Leistung arbeitenden Prozessor (der anfangs im Turbomodus 202 betrieben wurde). Wenn das im Turbomodus 202 betriebene Prozessormodul beginnt, im LFM 204 betrieben zu werden, wird die erste Energieversorgung 108 von 1,15 V auf 0,75 V reduziert. Weil die erste Energieversorgung 108 für alle Prozessormodule gesenkt wird, wird der DLDO-VR des im LFM 204 betriebenen Prozessormoduls (welches auch weiter in diesem Modus betrieben wird) jetzt im Bypass-Modus anstatt im LDO-Modus betrieben.
Das sechste Signal von oben ist VR_Mod1_Ctrl, das den DLDO-VR-Betriebsmodus für das Prozessormodul anzeigt, das anfangs im LDO-Modus betrieben wird und dann zum Bypass-Modus wechselt (weil alle Prozessoren im LFM 204 betrieben werden und die erste Energieversorgung 108 von 1,15 V auf die LFM 204 Energieversorgung von 0,75 V gesenkt wird).
Das siebte Signal von oben ist VCC_Mod1, das die Energieversorgung ist, die vom DLDO-VR des Prozessormoduls erzeugt wird, das immer im LFM 204 mit 0,75 V betrieben wird. Das achte Signal von oben ist Mod1_PLL_Clk, das das PLL-Taktsignal des Prozessormoduls ist, das immer im LFM 204 betrieben wird. In diesem Beispiel bleibt Mod1_PLL_Clk bei 1,2 GHz.
9 veranschaulicht ein Rotationsschema 900, bei denn aktive Power-Gates gemäß einer Ausführungsform der Offenbarung in einer Power-Gate-Bank rotiert werden. Es wird betont, dass diejenigen Elemente in 9, die die gleichen Referenznummern (oder Namen) wie die Elemente irgendeiner anderen Figur aufweisen, auf irgendeine der beschriebenen ähnlichen Art und Weise betrieben werden oder funktionieren können, aber nicht auf solche eingeschränkt sind.
Wie unter Bezugnahme auf 6 erörtert wurde, wird der digitale Steuercode 612 verwendet, um Power-Gate-Bauelemente des Power-Gates 602 ein- und auszuschalten. Weil die Power-Gate-Bauelemente durch ein Ein-/Aus-Signal gesteuert werden (anstatt durch ein analoges Biassignal), ist der Kanalwiderstand der Power-Gate-Bauelemente (z. B. MP1–MPN) für eine gegebene Prozessecke (process corner) festgelegt. Um einen ohmschen Spannungsabfall über den Power-Gate-Bauelementen (z. B. MP1–MPN) zu erzeugen, um die Spannung der gegateten Energieversorgung 613 abzusenken, wird, in einer beispielhaften Betriebsbedingung für den DLDO-VR 600, wenn für einen gewissen Energiezustand kleine Ausgangsspannung für die gegatete Energieversorgung 613 benötigt wird (z. B. wenn das Prozessormodul vom Turbomodus 202 zum LFM 204 übergeht), der Wirkwiderstand der Power-Gate-Bauelemente (z. B. MP1–MPN) erhöht. In einer Ausführungsform wird der Wirkwiderstand der Power-Gate-Bauelemente (z. B. MP1–MPN) durch Reduzieren der Anzahl der eingeschalteten Power-Gate-Bauelemente erhöht.
Zur Fortsetzung des Beispiels oben: Für einen gegebenen Laststrom (der Last 603), wird, sobald die Soll-Ausgangsspannung (d. h. die gegatete Energieversorgung 613) gesenkt wird, mehr Strom durch ein gegebenes Power-Gate-Bauelement, das eingeschaltet ist, gepumpt. Es gibt einen Grenzwert für die Strommenge, die durch eine gegebene, mit dem eingeschalteten Power-Gate-Bauelement verknüpfte Durchkontaktierung gepumpt werden kann. Das Überschreiten dieses Stromgrenzwerts kann aufgrund von Eigenerwärmung der Bauelemente Zuverlässigkeitsfehler veranlassen (z. B. Elektromigration).
Zum Beispiel setzt eine Prozesstechnologie einen Stromgrenzwert von etwa 45 μA pro Power-Gate-Bauelement (z. B. MP1 des Power-Gates 602). Unter der Annahme, dass der Nenn-Kanalwiderstand eines Power-Gate-Bauelements (z. B. MP1) etwa 500 Ω beträgt, beim Stromgrenzwert von 45 μA pro Power-Gate-Bauelement, liegt der maximale Spannungsabfall über dem Power-Gate-Bauelement ohne Verletzung des Zuverlässigkeits-Stromgrenzwerts von 45 μA pro Power-Gate-Bauelement bei 22 mV. 22 mV ist ein sehr kleiner Spannungsabfall, wenn möglicherweise ohmsche Spannungsabfälle von etwa 630 mV benötigt werden, um die gegatete Energieversorgung 613 zu erzeugen. Um dieses und andere Probleme zu überwinden, werden aktive Power-Gates in einer Power-Gate-Bank rotiert.
Das Rotationsschema 900 zeigt, wie ein Satz aktiver Power-Gate-Bauelemente (wobei der aktive Satz eines oder mehrere eingeschaltete Power-Gates umfasst) gemäß einer Ausführungsform zeitlich rotiert wird. Das Rotationsschema 900 zeigt fünf Zeitpunkte – 901, 902, 903, 904 und 905. In einer Ausführungsform sind die Power-Gate-Bauelemente des Power-Gates 602 in Bänken organisiert. In einer Ausführungsform sind die Power-Gate-Bauelemente in jeder Bank zusammen nach einem gewichteten Schema gruppiert. Zum Beispiel wird in einer Ausführungsform ein binär gewichtetes Schema verwendet. In einem anderen Beispiel wird ein nach Thermometercode gewichtetes Schema verwendet.
In diesem Beispiel werden fünf Gruppen binär gewichteter Power-Gate-Bauelemente in Bank 0 gezeigt. Die fünf Gruppen binär gewichteter Power-Gate-Bauelemente werden mit 1 bis 5 bezeichnet. Die schattierte Gruppe '1' ist der Satz aktiver Power-Gate-Bauelemente. Wenn die Zeit von 901 nach 902 fortschreitet, verschiebt in einer Ausführungsform ein Controller den aktiven Power-Gate-Bauelementesatz so, dass die vorher ausgeschalteten Power-Gate-Bauelemente jetzt eingeschaltet sind, so dass die Power-Gate-Bauelemente gleichmäßig altern. In dieser Ausführungsform werden Power-Gate-Bauelemente, die zum Zeitpunkt 901 eingeschaltet waren, jetzt zum Zeitpunkt 902 ausgeschaltet, um Zuverlässigkeitsprobleme zu vermeiden. Der Prozess wird mit der Zeit fortgeführt und ein Satz bzw. Sätze von aktiven Power-Gates werden durch die Bank rotiert.
10 zeigt einen Grundriss 1000 eines Prozessorkerns (z. B. 105 ₁ mit in Banken organisierten Power-Gate-Bauelementen gemäß einer Ausführungsform der Offenbarung. Es wird betont, dass diejenigen Elemente in 10, die die gleichen Referenznummern (oder Namen) wie die Elemente jeder anderen Figur aufweisen, auf irgendeine der beschriebenen ähnlichen Art und Weise betrieben werden oder funktionieren können, aber nicht auf solche eingeschränkt sind.
In einer Ausführungsform wird jeder Prozessorkern (z. B. 105 ₁) durch einen konzentrierten Power-Gate-Bauelementesatz mit Energie versorgt, die oben (z. B. 1002) und unten (z. B. 1003) als ein Streifen aus Transistoren liegen. In einer Ausführungsform besteht der Power-Gate-Bauelementesatz aus mehreren Bänken (z. B. 32), und diese sind horizontal verteilt. In einer Ausführungsform besteht jede Bank aus Zeilen (z. B. jeweils 16 Zeilen in 1002 und 1003), und jede Zeile innerhalb einer Bank weist Zellen auf (z. B. 8 Zellen). In diesem Ausführungsbeispiel gibt es insgesamt 32 × 16 × 8 = 4096 Zellen im Power-Gate 602 und 33 Bank-Spalten 1001.
In einer Ausführungsform wird ein Ausgangs-Code von einem Controller an alle Bänke gesendet. In einer Ausführungsform empfängt ein Spalten-Decoder (nicht dargestellt) ebenfalls den Ausgangs-Code, wobei der mit jeder Bank verschaltete Spalten-Decoder entscheidet, welche der 16 × 8 = 128 Zellen in einer Bank eingeschaltet werden müssen. In einer Ausführungsform ist der Controller in der PCU 104 integriert. In anderen Ausführungsformen ist der Controller eine separate Logikeinheit. In einer Ausführungsform kann der Controller dazu betrieben werden, durch Software (z. B. Betriebssystem) oder Hardware (z. B. Sicherungen) außer Kraft gesetzt zu werden.
Zur Fortsetzung des Beispiels: Bei 128 Zellen pro Bank werden 7 Steuerbits zum Steuern aller Zellen in einer Bank verwendet. In diesem Beispiel der Rotation von aktiven Power-Gate-Bauelementesätzen werden die 7 Bits Code, die an jeder Bank angelegt werden, mit jedem Taktzyklus in einer Kreisschleife um ein Bit verschoben.
Für große Dropout-Spannungen, wenn eine oder zwei Zeilen in einer Bank eingeschaltet sind, stellt der Controller in einer Ausführungsform sicher, dass in jedem Taktzeitraum ein anderes Power-Gate-Bauelement eingeschaltet wird, um die Strombelastung über die gesamte Bank über ein Fenster von 16 Zyklen zu verteilen. Dies reduziert die Belastung pro Zeile auf 1/16 und ermöglicht erfolgreiche Umsetzung von digitaler Steuerung des Power-Gates 602, ohne die Kühlrippen der Power-Gate-Bauelemente zu überhitzen und einen Ausfall zu veranlassen.
11 ist ein Zeitdiagramm 1100, das die Rotation aktiver Power-Gates in einer Power-Gate-Bank gemäß einer Ausführungsform der Offenbarung veranschaulicht. Es wird betont, dass diejenigen Elemente in 11, die die gleichen Referenznummern (oder Namen) wie die Elemente irgendeiner anderen Figur aufweisen, auf irgendeine der beschriebenen ähnlichen Art und Weise betrieben werden oder funktionieren können, aber nicht auf solche eingeschränkt sind.
Weil die Power-Gate-Bauelemente (z. B. 602) als Ein-/Aus-Schalter programmiert sind, stellen die Power-Gate-Bauelemente für eine gegebene nicht gegatete Energieversorgungsspannung (z. B. 108) und eine gegatete Energieversorgungsspannung (z. B. 601) einen festen Kanalwiderstand bereit. Um die Soll-Spannung für die gegatete Versorgungsspannung zu erreichen, für einen großen Spannungsunterschied zwischen Eingangs- (z. B. 108) und Ausgangsknoten (z. B. 608), muss in einer Ausführungsform immer mehr Strom durch einen gegebenen Power-Gate-Bauelementekanal (z. B. durch den Kanal bzw. Kanäle eines oder mehrerer von MP_1-N) geleitet werden. Der Stromanstieg erzeugt ein Zuverlässigkeitsproblem für die Metallverbindungen und die Bauelementekanäle, die den Strom zur Last 603 befördern. Das Zeitdiagramm 1100 zeigt ein Verfahren auf, das verwendet wird, um den durchschnittlichen Strom in den Power-Gate-Bauelementen zu reduzieren, indem ein Code-Rotationsschema eingesetzt wird. In einer Ausführungsform wird der Tastgrad der Code-Rotation ausgedehnt, um Kanaltemperatur und Metallbelastung nicht zu überschreiten.
Das Zeitdiagramm 1100 zeigt das Takten und den Tastgrad von Code-Rotationslogik für eine 8-taktige und eine 16-taktige Code-Rotation. Das erste Signal von oben ist ein Taktsignal. In einer Ausführungsform wird eine Zeile Power-Gates jede Taktsignalperiode rotiert. In diesem Beispiel ist das Taktsignal ein 400-MHz-Taktsignal mit einer Periode von 2,5 ns. Der zweite Signalsatz 1101 von oben zeigt an, welche Power-Gate-Zeilen bei einem 8-zyklischen Rotationsschema aktiv sind. Wie gezeigt wird, ist die Rotation einer aktiven Power-Gate-Zeile nach 8 Taktsignalzyklen vollständig. Der zweite Signalsatz 1102 von oben zeigt an, welche Power-Gate-Zeilen bei einem 16-zyklischen Rotationsschema aktiv sind. In diesem Beispiel ist die Rotation einer aktiven Power-Gate-Zeile nach 16 Taktsignalzyklen vollständig.
12 ist ein intelligentes Bauelement oder ein Computersystem oder ein SOC mit der Mehrfach-VID-Leistungsarchitektur, einem DLDO-VR und/oder einer Vorrichtung zur Verbesserung der Zuverlässigkeit von Power-Gates gemäß einer Ausführungsform der Offenbarung. 12 veranschaulicht ein Blockschaltbild einer Ausführungsform einer mobilen Einrichtung, in der Flachsteckverbinder verwendet werden könnten. In einer Ausführungsform stellt die Computereinrichtung 1600 eine mobile Computereinrichtung dar, wie zum Beispiel ein Computer-Tablet, ein Mobiltelefon oder Smartphone, einen drahtlos betriebenen E-Reader oder eine andere drahtlose mobile Einrichtung. Es versteht sich, dass gewisse Komponenten allgemein gezeigt werden und dass nicht alle Komponenten einer derartigen Einrichtung in der Computereinrichtung 1600 gezeigt werden.
In einer Ausführungsform enthält die Computereinrichtung 1600 gemäß den hierin erörterten Ausführungsformen einen ersten Prozessor 1610 mit einem Speicher, der eine Mehrfach-VID-Leistungsarchitektur aus 1 aufweist, und einen zweiten Prozessor 1690 mit einem Speicher, der eine Mehrfach-VID-Leistungsarchitektur aus 1 aufweist. Andere Blöcke der Computereinrichtung 1600 mit IO-Treibern enthalten möglicherweise ebenfalls die Mehrfach-VID-Leistungsarchitektur aus 1. Die verschiedenen Ausführungsformen der vorliegenden Offenbarung umfassen möglicherweise auch eine Netzwerkschnittstelle in 1670, wie zum Beispiel eine drahtlose Schnittstelle, so dass eine Systemausführungsform möglicherweise in eine drahtlosen Einrichtung, zum Beispiel ein Mobiltelefon oder einen PDA (personal digital assistant), integriert wird.
In einer Ausführungsform enthält der erste Prozessor 1610 den DLDO-VR 600 aus 6. In einer Ausführungsform enthält der zweite Prozessor 1690 den DLDO-VR 600 aus 6. Andere Blöcke der Computereinrichtung enthalten möglicherweise ebenfalls den DLDO-VR 600 aus 6.
In einer Ausführungsform enthält der erste Prozessor 1610 eine Vorrichtung zur Verbesserung der Zuverlässigkeit von Power-Gates, die in 9 als ein Ausführrungsbeispiel gezeigt wird. In einer Ausführungsform enthält der zweite Prozessor 1690 eine Vorrichtung zur Verbesserung der Zuverlässigkeit von Power-Gates, die in 9 als ein Ausführungsbeispiel gezeigt wird. Zu anderen Blöcken der Computereinrichtung 1600 zählt möglicherweise auch eine Vorrichtung zur Verbesserung der Zuverlässigkeit von Power-Gates, die in 9 als ein Ausführungsbeispiel gezeigt wird.
In einer Ausführungsform kann der Prozessor 1610 eine oder mehrere physische Einrichtungen enthalten, wie zum Beispiel Mikroprozessoren, Anwendungsprozessoren, Microcontroller, programmierbare Logikbauelemente oder andere Verarbeitungsmittel. Zu den vom Prozessor 1610 durchgeführten Verarbeitungsoperationen zählt die Ausführung auf einer Betriebsplattform oder einem Betriebssystems, auf denen Anwendungen und/oder Einrichtungsfunktionen ausgeführt werden. Zu den Verarbeitungsoperationen zählen Vorgänge in Bezug auf IO (input/output) gegenüber einem menschlichen Nutzer oder gegenüber anderen Einrichtungen. Operationen in Bezug auf Leistungsmanagement und/oder Operationen in Bezug auf das Verbinden der Computereinrichtung 1600 mit anderen Einrichtungen. Zu den Verarbeitungsoperationen zählen möglicherweise auch Operationen in Bezug auf Audio-IO und/oder Display-IO.
In einer Ausführungsform enthält die Computereinrichtung 1600 das Audio-Subsystem 1620, das Hardware- (z. B. Audio-Hardware und Audio-Schaltungen) und Software- (z. B. Treiber, Codecs) Komponenten darstellt, die mit dem Bereitstellen von Audio-Funktionen für die Computereinrichtung verknüpft sind. Zu den Audio-Funktionen können Lautsprecher- und/oder Kopfhörer-Ausgabe ebenso wie Mikrophon-Eingabe zählen. Einrichtungen für derartige Funktionen können in die Computereinrichtung 1600 integriert oder mit der Computereinrichtung 1600 verbunden sein. In einer Ausführungsform interagiert ein Nutzer mit der Computereinrichtung 1600 durch Bereitstellen von Audio-Anweisungen, die vom Prozessor 1610 empfangen und verarbeitet werden.
Das Display-Subsystem 1630 stellt Hardware- (z. B. Bildschirmeinrichtungen) und Software-(z. B. Treiber)Komponenten dar, die ein optisches und/oder taktiles Display für einen Nutzer zur Interaktion mit der Computereinrichtung 1600 bereitstellen. Das Display-Subsystem 1630 enthält die Display-Schnittstelle 1632, die den jeweiligen Bildschirm oder die Hardwareeinrichtung enthält, die verwendet werden, um ein Display für einen Nutzer bereitzustellen. In einer Ausführungsform enthält die Display-Schnittstelle 1632 eine Logik separat vom Prozessor 1610, um wenigstens einige Verarbeitungen in Bezug auf das Display durchzuführen. In einer Ausführungsform enthält das Display-Subsystem 1630 eine Touch-Screen-(oder Touch-Pad-)Eirichtung, die einem Nutzer sowohl Ausgabe als auch Eingabe bereitstellt.
Der IO-Controller 1640 stellt Hardware-Einrichtungen und Software-Komponenten dar, die in Beziehung zu Interaktion mit einem Nutzer stehen. Der IO-Controller 1640 kann dazu betrieben werden, Hardware zu verwalten, die Teil des Audio-Subsystems 1620 und/oder des Display-Subsystems 1630 ist. Zusätzlich veranschaulicht der IO-Controller 1640 einen Verbindungspunkt für zusätzliche Einrichtungen, die mit der Computereinrichtung 1600 verbinden, über die ein Nutzer möglicherweise mit dem System interagiert. Zum Beispiel zählen zu Einrichtungen, die an der Computereinrichtung 1600 angebracht werden können, möglicherweise Mikrophon-Einrichtungen, Lautspreeher- oder Stereosysteme, Video-Systeme oder andere Display-Einrichtungen, Tastatur- oder Kleintastatureinrichtungen oder andere IO-Einrichtungen zur Verwendung mit spezifischen Anwendungen, wie zum Beispiel Kartenlesern oder anderen Einrichtungen.
Wie oben erwähnt wurde, kann der IO-Controller 1640 mit dem Audio-Subsystem 1620 und/oder dem Display-Subsystem 1630 interagieren. Zum Beispiel kann eine Eingabe über ein Mikrophon oder eine andere Audio-Einrichtung Eingaben oder Befehle für eine oder mehrere Anwendungen oder Funktionen der Computereinrichtung 1600 bereitstellen. Zusätzlich kann eine Audio-Ausgabe anstelle von oder zusätzlich zu einer Display-Ausgabe bereitgestellt werden. Falls das Display-Subsystem 1630 in einem anderen Beispiel einen Touch-Screen enthält, fungiert die Display-Einrichtung auch als eine Eingabeeinrichtung, die wenigstens teilweise vom IO-Controller 1640 verwaltet werden kann. Ebenso kann es zusätzliche Knöpfe oder Schalter an der Computereinrichtung 1600 geben, um vom IO-Controller 1640 verwaltete IO-Funktionen bereitzustellen.
In einer Ausführungsform verwaltet der IO-Controller 1640 Bauelemente, wie zum Beispiel Beschleunigungsmesser, Kameras, Lichtsensoren oder andere Umgebungssensoren oder andere Hardware, die zur Computereinrichtung 1600 zählen kann. Die Eingabe kann ebenso Teil einer direkten Nutzerinteraktion sein wie das Bereitstellen von Eingaben aus der Umgebung für das System, um seine Operationen zu beeinflussen (wie zum Beispiel Rauschfilterung, Anpassung von Displays aufgrund von Helligkeitsdetektion, Blitzleuchtenanwendung bei einer Kamera oder andere Merkmale).
In einer Ausführungsform enthält die Computereinrichtung 1600 das Leistungsmanagement 1650, das Akku-Energieverwendung, Aufladen des Akkus und auf Energiesparoperationen bezogene Merkmale verwaltet. Das Speicher-Subsystem 1660 enthält Speicherbauelemente zum Speichern von Informationen in der Computereinrichtung 1600. Der Speicher kann nichtflüchtige (Zustand ändert sich nicht, falls die Energieversorgung des Speicherbauelements unterbrochen wird) und/oder flüchtige (Zustand ist unbestimmt, falls die Energieversorgung des Speicherbauelements unterbrochen wird) Speicherbauelemente enthalten. Das Speicher-Subsystem 1660 kann Anwendungsdaten, Nutzerdaten, Musik, Fotos, Dokumente oder andere Daten speichern ebenso wie Systemdaten (langfristig oder zeitweise), die in Beziehung zur Ausführung der Anwendungen und Funktionen der Computereinrichtung 1600 stehen.
Elemente von Ausführungsformen werden ebenso als ein maschinenlesbares Medium (z. B. Speicher 1660) zum Speichern der computerausführbaren Befehle bereitgestellt (z. B. Befehle zum Umsetzen irgendwelcher anderer, hier erörterter Prozesse). Das maschinenlesbare Medium (z. B. Speicher 1660) enthält möglicherweise, aber ohne darauf eingeschränkt zu sein, Flash-Speicher, Optical Discs, CD-ROMs, DVD-ROMs, RAMs, EPROMs, EEPROMs, Magnet- oder optische Karten, Phase Change Memory (PCM) oder andere Arten maschinenlesbarer Medien, die zum Speichern von elektronischen oder computerausführbaren Befehlen geeignet sind. Zum Beispiel werden Ausführungsformen der Offenbarung möglicherweise als ein Computer-Programm (z. B. BIOS) heruntergeladen, das möglicherweise von einem entfernten Computer (z. B. einem Server) zu einem anfordernden Computer (z. B. einem Client) mittels Datensignalen über eine Kommunikationsverbindung (z. B. eine Modem- oder Netzwerk-Verbindung) übertragen wird.
Zum Konnektivitätssystem 1670 zählen Hardware-Einrichtungen (z. B. drahtlose und/oder drahtgebundene Verbinder und Kommunikations-Hardware) und Saftware-Komponenten (z. B. Treiber, Protokollstacks), um es der Computereinrichtung 1600 zu ermöglichen, mit externen Einrichtungen zu kommunizieren. Die Computereinrichtung 1600 könnte aus separaten Einrichtungen bestehen, wie zum Beispiel anderen Computereinrichtungen, drahtlosen Zugangspunkten oder Basisstationen, ebenso wie Peripheriegeräten, wie zum Beispiel Headset, Druckern oder anderen Einrichtungen.
Das Konnektivitätssystem 1670 kann mehrere unterschiedliche Typen von Konnektivitätssystemen enthalten. Zur Verallgemeinerung wird die Computereinrichtung 1600 mit dem mobilen Konnektivitätssystem 1672 und dem drahtlosen Konnektivitätssystem 1674 veranschaulicht. Das mobile Konnektivitätssystem 1672 bezieht sich im Allgemeinen auf mobile Netzwerk-Konnektivität, die von drahtlosen Trägern bereitgestellt wird, wie sie zum Beispiel über GSM (global system for mobile communications) oder Varianten oder Ableitungen bereitgestellt wird, über CDMA (code division multiple access, Codemultiplexverfahren) oder Varianten oder Ableitungen, über TDM (time division multiplexing, Zeitmultiplexverfahren) oder Varianten oder Ableitungen oder über andere Mobilfunk-Service-Standards. Das drahtlose Konnektivitätssystem (oder die drahtlose Schnittstelle) 1674 bezieht sich auf drahtlose Konnektivität, die nicht mobil ist, und zu der Personal Area Networks (wie zum Beispiel Bluetooth, Near Field usw.), Local Area Networks (wie zum Beispiel Wi-Fi) und/oder Wide Area Networks (wie zum Beispiel WiMax) oder andere drahtlose Kommunikationssysteme zählen können.
Zu den Peripheriegeräte-Verbindungen 1680 zählen Hardware-Schnittstellen und Verbinder ebenso wie Software-Komponenten (z. B. Treiber, Protokollstacks), um Verbindungen zu Peripheriegeräten herzustellen. Es versteht sich, dass die Computereinrichtung 1600 sowohl ein Peripheriegerät („zu” 1682) für andere Computereinrichtungen sein kann als auch Peripheriegeräte („von” 1684) aufweisen kann, die mit ihr verbunden sind. Die Computereinrichtung 1600 weist üblicherweise einen „Docking-”Verbinder auf, um sie mit anderen Computereinrichtungen zum Verwalten (z. B. Herunter- und/oder Heraufladen, Ändern, Synchronisieren) von Inhalten auf der Computereinrichtung 1600 zu verbinden. Zusätzlich kann ein Docking-Verbinder der Computereinrichtung 1600 ermöglichen, mit gewissen Peripheriegeräten verbunden zu werden, die es der Computereinrichtung 1600 ermöglichen, die Ausgabe von Inhalten zu steuern, zum Beispiel an audiovisuelle oder andere Systeme.
Zusätzlich zu einem herstellerspezifischen Docking-Verbinder oder anderer herstellerspezifischer Verbindungs-Hardware kann die Computereinrichtung 1600 Peripheriegeräte-Verbindungen 1680 über gemeinsame oder standardisierte Verbinder herstellen. Zu den verbreiteten Typen können ein USB-Verbinder (Universal Serial Bus) (der irgendeine Anzahl unterschiedlicher Hardware-Schnittstellen enthalten kann), DisplayPort einschließlich MiniDisplayPort (MDP), High Definition Multimedia Interface (HDMI), Firewire oder andere Typen zählen.
Der Bezug in der Patentschrift auf „Ausführungsform”, „eine Ausführungsform”, „einige Ausführungsformen” oder „andere Ausführungsformen” bedeutet, dass ein jeweiliges Merkmal, eine besondere Struktur oder Charakteristik, die in Verbindung mit den Ausführungsformen beschrieben werden, in wenigstens einigen Ausführungsformen, enthalten ist, jedoch nicht notwendigerweise in allen Ausführungsformen. Die verschiedenen Erscheinungsformen von „Ausführungsform”, „eine Ausführungsform” oder „einige Ausführungsformen” beziehen sich nicht notwendigerweise auf die gleichen Ausführungsformen. Falls die Beschreibung ausführt, dass eine Komponente, ein Merkmal, eine Struktur oder Charakteristik „möglicherweise” enthalten ist oder enthalten sein „könnte”, ist es nicht erforderlich, dass die jeweilige Komponente, das Merkmal, die Struktur oder Charakteristik enthalten ist. Falls sich die Beschreibung oder ein Anspruch auf „ein” Element bezieht, bedeutet das nicht, dass nur eines der Elemente vorhanden ist. Falls die Beschreibung oder die Ansprüche sich auf „ein zusätzliches” Element beziehen, schließt das nicht aus, dass mehr als eines der zusätzlichen Elemente vorhanden ist.
Weiterhin werden die jeweiligen Merkmale, Strukturen, Funktionen oder Charakteristika möglicherweise auf irgendeine geeignete Art und Weise in einer oder mehreren Ausführungsformen kombiniert. Zum Beispiel wird möglicherweise eine erste Ausführungsform mit einer zweiten Ausführungsform überall kombiniert, wo sich die jeweiligen mit den beiden Ausführungsformen verknüpften Merkmale, Strukturen, Funktionen oder Charakteristika nicht gegenseitig ausschließen.
Während die Offenbarung in Verbindung mit ihren spezifischen Ausführungsformen beschrieben worden ist, werden viele Alternativen, Modifikationen und Varianten solcher Ausführungsformen für Durchschnittsfachleute angesichts der vorhergehenden Beschreibung ersichtlich werden. Zum Beispiel verwenden möglicherweise andere Speicherarchitekturen, z. B. Dynamic RAM (DRAM), die erörterten Ausführungsformen. Es ist beabsichtigt, dass die Ausführungsformen der Offenbarung alle derartigen Alternativen, Modifikationen und Varianten so einbeziehen, dass sie in den breiten Schutzbereich der beigefügten Ansprüche fallen.
Zusätzlich werden wohlbekannte Versorgungs-/Masse-Verbindungen zu integrierten Schaltungs-(IC-)Chips und anderen Komponenten innerhalb der vorliegenden Figuren zur Vereinfachung der Veranschaulichung und Erörterung möglicherweise gezeigt oder möglicherweise nicht gezeigt, um so die Offenbarung nicht unverständlich zu machen. Weiterhin werden möglicherweise Anordnungen in Form von Blockschaltbildern gezeigt, um zu vermeiden, die Offenbarung unverständlich zu machen, und ebenso angesichts der Tatsache, dass Besonderheiten hinsichtlich der Umsetzung solcher Blockschaltbildanordnungen hochgradig von der Plattform abhängen, auf der die Offenbarung umgesetzt werden soll (d. h. derartige Besonderheiten sollten wohl im Kenntnisbereich eines Fachmanns liegen). Wo spezifische Details (z. B. Schaltungen) dargelegt werden, um Ausführungsbeispiele der Offenbarung zu beschreiben, sollte es für einen Fachmann offensichtlich sein, dass die Offenbarung ohne diese spezifischen Details oder mit ihren Varianten praktiziert werden kann. Die Beschreibung ist somit als veranschaulichend anstatt als einschränkend zu betrachten.
Die folgenden Beispiele betreffen weitere Ausführungsformen. Besonderheiten in den Beispielen werden möglicherweise irgendwo in einer oder mehreren Ausführungsformen verwendet. Alle optionalen Merkmale der hierin beschriebenen Vorrichtung werden möglicherweise auch im Hinblick auf ein Verfahren oder einen Prozess umgesetzt.
Zum Beispiel umfasst eine Vorrichtung in einer Ausführungsform Folgendes: einen ersten Prozessorkern; einen zweiten Prozessorkern; eine Leistungssteuereinheit (PCU), die für Folgendes betrieben werden kann: Erzeugen eines ersten Spannungsidentifizierungssignals (VID-Signal) für einen nicht auf dem Die befindlichen Regler außerhalb der Vorrichtung, wobei die erste VID in einer ersten Energieversorgung für den ersten Prozessorkern resultiert; und Erzeugen einer zweiten VID, die sich von der ersten VID unterscheidet, wobei die zweite VID in einer zweiten Energieversorgung für den zweiten Prozessorkern resultiert.
In einer Ausführungsform ist die zweite Energieversorgung niedriger als die erste Energieversorgung. In einer Ausführungsform wird der zweite Prozessorkern in einem niedrigeren Energiemodus als der erste Prozessorkern betrieben. In einer Ausführungsform umfasst der zweite Prozessorkern einen Low-Dropout-(LDO-)-Regler, um die zweite Energieversorgung als Reaktion auf die zweite VID zu erzeugen. In einer Ausführungsform ist der LDO-Regler ein digitaler LDO-Regler.
In einer Ausführungsform weist der erste Prozessorkern einen digitalen Low-Dropout-(LDO-)Regler auf, der betrieben werden kann, in einem Bypass-Modus zu arbeiten, um die erste Energieversorgung zu erzeugen. In einer Ausführungsform wird der digitale LDO des ersten Prozessorkerns im Bypass-Modus betrieben, indem im Wesentlichen alle Power-Gate-Bauelemente eingeschaltet werden, um die erste Energieversorgung für den ersten Prozessorkern bereitzustellen. In einer Ausführungsform kann die PCU durch ein Betriebssystem betrieben werden.
In einem anderen Beispiel umfasst ein System Folgendes: eine Speichereinheit; eine integrierte Leistungsmodulschaltung (PMIC); und einen Prozessor, der mit der PMIC und der Speichereinheit verschaltet ist, wobei der Prozessor Folgendes umfasst: einen ersten Prozessorkern; einen zweiten Prozessorkern; und eine Leistungssteuereinheit (PCU), die für Folgendes betrieben werden kann: Erzeugen eines ersten Spannungsidentifizierungssignals (VID-Signal) für die PMIC, wobei die erste VID in einer ersten Energieversorgung für den ersten Prozessorkern resultiert; und Erzeugen einer zweiten VID, die sich von der ersten VID unterscheidet, wobei die zweite VID in einer zweiten Energieversorgung für den zweiten Prozessorkern resultiert.
In einer Ausführungsform umfasst das System weiterhin Folgendes: eine drahtlose Schnittstelle, um es dem Prozessor zu ermöglichen, mit anderen Bauelementen zu kommunizieren; und eine Display-Einheit. In einer Ausführungsform entspricht der Prozessor der oben erörterten Vorrichtung.
In einem anderen Beispiel umfasst eine Vorrichtung Folgendes: mehrere Power-Gate-Transistoren, die von einem Digitalbus steuerbar sind, wobei die mehreren Power-Gate-Transistoren betrieben werden können, um einem Prozessorkern eine erste Energieversorgung bereitzustellen und eine zweite Energieversorgung als Eingang zu empfangen; einen Analog-Digital-Wandler (ADC), um die erste Energieversorgung zu empfangen und eine Digitalausgabe zu erzeugen, die die erste Energieversorgung darstellt; und einen Controller, um die Digitalausgabe, die die erste Energieversorgung darstellt, zu empfangen und den Digitalbus zum Steuern der mehreren Power-Gate-Transistoren zu erzeugen.
In einer Ausführungsform umfasst die Vorrichtung weiterhin einen Digital-Analog-Wandler (DAC), um ein Spannungsidentifizierungssignal (VID-Signal) in mehrere Analogsignale für den ADC umzuwandeln. In einer Ausführungsform wird das VID-Signal von einer Leistungssteuereinheit (PCU) erzeugt. In einer Ausführungsform umfasst die Vorrichtung weiterhin einen Decoder, um eine Ausgabe des Controllers zu decodieren, um den Digitalbus zum Steuern der mehreren Power-Gate-Transistoren zu erzeugen. In einer Ausführungsform kann der Decoder dazu betrieben werden, die Vorrichtung zum Betrieb im Bypass-Modus zu veranlassen, indem im Wesentlichen alle der mehreren Power-Gate-Transistoren eingeschaltet werden. In einer Ausführungsform kann der Decoder dazu betrieben werden, ein Digitalsignal zu erzeugen, um alle der mehreren Power-Gate-Transistoren zum Ausschalten zu veranlassen. In einer Ausführungsform umfasst der Controller einen Integrator. In einer Ausführungsform kann der Controller dazu betrieben werden, die Polstelle auszugleichen, die mit einem Knoten verknüpft ist, der die erste Energieversorgung aufweist. In einer Ausführungsform sind die mehreren Power-Gate-Transistoren p-Typ-Transistoren.
In einem anderen Beispiel umfasst ein System Folgendes: eine integrierte Leistungsmodulschaltung (PMIC), um eine Energieversorgung bereitzustellen; und einen mit der PMIC verschalteten Prozessor, wobei der Prozessor Folgendes umfasst: einen ersten Prozessorkern, der einen ersten digitalen Low-Dropout-(LDO-)Regler umfasst, der Folgendes enthält: mehrere Power-Gate-Transistoren, die von einem Digitalbus steuerbar sind, wobei die mehreren Power-Gate-Transistoren dazu betrieben werden können, einem Prozessorkern eine erste Energieversorgung bereitzustellen und die Energieversorgung als Eingang von der PMIC zu empfangen; einen Analog-Digital-Wandler (ADC), um die erste Energieversorgung zu empfangen und eine Digitalausgabe zu erzeugen, die die erste Energieversorgung darstellt; und einen Controller, um die Digitalausgabe, die die erste Energieversorgung darstellt, zu empfangen und den Digitalbus zum Steuern der mehreren Power-Gate-Transistoren zu erzeugen.
In einer Ausführungsform entspricht der erste Prozessorkern der oben erörterten Vorrichtung. In einer Ausführungsform umfasst das System weiterhin einen zweiten Prozessorkern, der einen zweiten digitalen LDO aufweist. In einer Ausführungsform umfasst der Prozessor eine Leistungssteuereinheit (PCU), die zum Erzeugen eines ersten Spannungsidentifizierungssignals (VID-Signal) für die PMIC betrieben werden kann, wobei die erste VID in der Energieversorgung für den ersten digitalen LDO resultiert. In einer Ausführungsform kann die PCU weiterhin dazu betrieben werden, eine zweite VID für den zweiten digitalen LDO zu erzeugen, wobei die zweite VID sich von der ersten VID unterscheidet, wobei die zweite VID in einer zweiten Energieversorgung für den zweiten Prozessorkern resultiert. In einer Ausführungsform kann der erste digitale LDO zum Betrieb im Bypass-Modus betrieben werden., indem im Wesentlichen alle der mehreren Power-Gate-Transistoren eingeschaltet werden.
sIn einer Ausführungsform umfasst die Vorrichtung mehrere Zeilen von Power-Gate-Transistoren; und einen Controller zum Steuern der Power-Gate-Transistoren in jeder Zeile der mehreren Zeilen, wobei der Controller dazu betrieben werden kann, mit der Zeit eine aktive Power-Gate-Zeile zu rotieren, so dass die Gesamtzahl aktiver Power-Gates während der Rotation gleich ist. In einer Ausführungsform umfasst die Vorrichtung weiterhin mehrere Bänke, wobei jede Bank mehrere Zeilen Power-Gate-Transistoren enthält. In einer Ausführungsform umfasst die Vorrichtung weiterhin einen Spalten-Decoder, um zu bestimmen, welche Zeilen Power-Gate-Transistoren in jeder Bank eingeschaltet oder ausgeschaltet werden sollen.
In einer Ausführungsform kann der Controller dazu betrieben werden, den Spalten-Decoder zu steuern. In einer Ausführungsform kann der Controller dazu betrieben werden, mit der Zeit eine aktive Zeile mit Power-Gates in jedem Taktzyklus zu rotieren. In einer Ausführungsform sind die mehreren Zeilen Power-Gate-Transistoren nach einem binär gewichteten Schema organisiert. In einer Ausführungsform sind die mehreren Zeilen mit Power-Gate-Transistoren nach einem nach Thermometercode gewichteten Schema organisiert.
In einem anderen Beispiel umfasst ein System Folgendes: eine integrierte Leistungsmodulschaltung (PMIC), um eine Energieversorgung bereitzustellen; und einen mit der PMIC verschalteten Prozessor, wobei der Prozessor Folgendes umfasst: einen erstes Prozessorkern, der ein Leistungsmodul gemäß der oben erörterten Vorrichtung aufweist. In einer Ausführungsform sind die mehreren Power-Gate-Transistoren von einem Digitalbus steuerbar, wobei die mehreren Power-Gate-Transistoren dazu betrieben werden können, einem Prozessorkern eine erste Energieversorgung bereitzustellen und die Energieversorgung als Eingang von der PMIC zu empfangen.
In einer Ausführungsform umfasst das Leistungsmodul weiterhin Folgendes: einen Analog-Digital-Wandler (ADC), um die erste Energieversorgung zu empfangen und eine Digitalausgabe zu erzeugen, die die erste Energieversorgung darstellt; und einen Controller, um die mehreren Power-Gate-Transistoren der ersten Energieversorgung zu steuern und den Digitalbus zum Steuern der mehreren Power-Gate-Transistoren zu erzeugen.
In einer Ausführungsform umfasst das System weiterhin Folgendes: eine drahtlose Schnittstelle, um es dem Prozessor zu ermöglichen, mit anderen Bauelementen zu kommunizieren. In einer Ausführungsform umfasst das System weiterhin eine Speichereinheit, die mit dem Prozessor verschaltet ist. In einer Ausführungsform umfasst das System weiterhin eine Display-Einheit.

Claims

Vorrichtung, die Folgendes umfasst: einen ersten Prozessorkern; einen zweiten Prozessorkern; und eine Leistungssteuereinheit (PCU), die so betrieben werden kann, dass folgende Schritte ausgeführt werden: Erzeugen eines ersten Spannungsidentifizierungssignals (VID) für einen nicht auf dem Die befindlichen Regler außerhalb der Vorrichtung, wobei die erste VID in einer ersten Energieversorgung für den ersten Prozessorkern resultiert; und Erzeugen einer zweiten VID, die sich von der ersten VID unterscheidet, wobei die zweite VID in einer zweiten Energieversorgung für den zweiten Prozessorkern resultiert; und als Antwort auf Wechseln der ersten und zweiten Prozessorkerne in einen Niederfrequenzmodus, Reduzieren der ersten Energieversorgung, wobei eine Anzahl eingeschalteter Power-Gate-Bauelemente in dem Regler reduziert wird, und wobei die Power-Gate-Bauelemente wiederholt umgeschaltet werden durch Einschalten von Power-Gate-Bauelementen, die zuvor ausgeschaltet waren, und umgekehrt.
Vorrichtung nach Anspruch 1, wobei die zweite Energieversorgung niedriger als die erste Energieversorgung ist.
Vorrichtung nach Anspruch 1 oder 2, wobei der zweite Prozessorkern in einem niedrigeren Energiemodus als der erste Prozessorkern betrieben wird.
Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der zweite Prozessorkern einen Low-Dropout-(LDO-)Regler umfasst, um die zweite Energieversorgung als Reaktion auf die zweite VID zu erzeugen.
Vorrichtung nach Anspruch 4, wobei der LDO-Regler ein digitaler LDO-Regler ist.
Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste Prozessorkern einen digitalen Low-Dropout-(LDO-)Regler aufweist, der betrieben werden kann, in einem Bypass-Modus zu arbeiten, um die erste Energieversorgung zu erzeugen.
Vorrichtung nach Anspruch 6, wobei der digitale LDO des ersten Prozessorkerns im Bypass-Modus betrieben wird, indem im Wesentlichen alle Power-Gate-Bauelemente eingeschaltet werden, um die erste Energieversorgung für den ersten Prozessorkern bereitzustellen.
Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die PCU durch ein Betriebssystem betrieben werden kann.
System, das Folgendes umfasst: eine Speichereinheit; eine integrierte Leistungsmodulschaltung (PMIC); einen mit der PMIC und der Speichereinheit verschalteten Prozessor, wobei der Prozessor eine Vorrichtung nach irgendeinem der Ansprüche 1 bis 8 aufweist; und eine drahtlose Schnittstelle, um es dem Prozessor zu ermöglichen, mit einer anderen Einrichtung zu kommunizieren.
Vorrichtung, die Folgendes umfasst: mehrere Power-Gate-Transistoren, die durch einen Digitalbus steuerbar sind, wobei die mehreren Power-Gate-Transistoren betrieben werden können, einem Prozessorkern eine erste Energieversorgung zur Verfügung zu stellen und eine zweite Energieversorgung als Eingabe zu empfangen; einen Analog-Digital-Wandler (ADC), um die erste Energieversorgung zu empfangen und eine Digitalausgabe zu erzeugen, die die erste Energieversorgung darstellt; und einen Controller, um die Digitalausgabe, die die erste Energieversorgung darstellt, zu empfangen, den Digitalbus zum Steuern der mehreren Power-Gate-Transistoren zu erzeugen, und eine Anzahl an Power-Gate-Transistoren, die eingeschaltet sind, zu reduzieren als Antwort auf Wechseln des Prozessorkerns in einen Niederfrequenzmodus, wobei die Power-Gate-Transistoren wiederholt umgeschaltet werden durch Einschalten von Power-Gate-Bauelementen, die zuvor ausgeschaltet waren, und umgekehrt.
Vorrichtung nach Anspruch 10, die weiterhin einen Digital-Analog-Wandler (DAC) umfasst, um ein Spannungsidentifizierungssignal (VID-Signal) in mehrere Analogsignale für den ADC umzuwandeln, wobei das VID-Signal von einer Leistungssteuereinheit (PCU) erzeugt wird.
Vorrichtung nach Anspruch 10 oder 11, die weiterhin einen Decoder umfasst, um eine Ausgabe des Controllers zu decodieren, um den Digitalbus zum Steuern der mehreren Power-Gate-Transistoren zu erzeugen, und wobei der Decoder zu Folgendem betrieben werden kann: veranlassen, dass die Vorrichtung im Bypass-Modus betrieben wird, indem im Wesentlichen alle der mehreren Power-Gate-Transistoren eingeschaltet werden; oder Erzeugen des Digitalsignals, um zu veranlassen, dass alle der mehreren Power-Gate-Transistoren ausgeschaltet werden.
Vorrichtung nach einem der Ansprüche 10 bis 12, wobei der Controller einen Integrator umfasst.
Vorrichtung nach einem der Ansprüche 10 bis 13, wobei der Controller dazu betrieben werden kann, die Polstelle auszugleichen, die mit einem Knoten, der die erste Energieversorgung aufweist, verknüpft ist, und wobei die mehreren Power-Gate-Transistoren p-Typ-Transistoren sind.
System, das Folgendes umfasst: eine Speichereinheit; eine integrierte Leistungsmodulschaltung (PMIC); einen mit der PMIC und der Speichereinheit gekoppelten Prozessor, wobei der Prozessor eine Vorrichtung nach einem der Vorrichtungsansprüche 10 bis 14 aufweist; und eine drahtlose Schnittstelle, um es dem Prozessor zu ermöglichen, mit einer anderen Einrichtung zu kommunizieren.