TWI528166B - 複數電壓識別（ｖｉｄ）電源架構，數位可合成低壓降調節器及用於改善電源閘之可靠度的設備 - Google Patents

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哈瑞許 克里希納摩希
莫西特 維瑪
普拉蒂塔 佩特拉
烏黛 卡達利
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Description

複數電壓識別(VID)電源架構，數位可合成低壓降調節器及用於改善電源閘之可靠度的設備
本發明係有關複數電壓識別(VID)電源架構，數位可合成低壓降調節器及用於改善電源閘之可靠度的設備。
現有的低壓降(LDO)調節器架構使用類比電壓來控制對LDO的閘驅動。產生類比電壓可能需要仔細之產生類比電路的電路設計。通常這類電路不會隨程序技術良好地擴展。為了調節LDO的輸出電壓，在LDO的輸入電源電壓與輸出電壓之間可能需要(例如，約50mV至100mV的)餘量。關於類比LDO方法，有許多挑戰。
例如，類比LDO之反饋迴路的穩定度可能極度依賴於封裝寄生和輸出極點。於是，為了增加反饋迴路的穩定度，可能引起頻寬上的代價。類比LDO也可針對 LDO正常操作顯示位於其輸出節點(例如，50mV至100mV)的最小壓降。當輸入電源愈來愈低時，上述最小壓降變成一項挑戰。類比LDO也可顯示由於影響DC設定點準確性之增益限制造成的有限直流(DC)偏移誤差。類比設計還有多個整合和設計挑戰，尤其是那些使用雙迴路架構的類比設計。
100‧‧‧電源架構
101‧‧‧處理器
102‧‧‧電源模組積體電路
103‧‧‧作業系統
104‧‧‧控制單元
1051-N‧‧‧處理核心
106‧‧‧外部電源
107‧‧‧外部VID
108‧‧‧第一電源
109‧‧‧內部VID
1101-N‧‧‧數位低壓降電壓調節器
200‧‧‧架構圖
201‧‧‧SOC
202‧‧‧渦輪加速模式
203‧‧‧高頻模式
204‧‧‧低頻模式
205-1‧‧‧處理器模組-1
205-2‧‧‧處理器模組-2
PG-1‧‧‧電源閘
PG-2‧‧‧電源閘
300‧‧‧架構圖
301‧‧‧SOC
400‧‧‧架構圖
401‧‧‧SOC
500‧‧‧架構圖
501‧‧‧SOC
505-1‧‧‧處理器模組-1
505-2‧‧‧處理器模組-2
600‧‧‧DLDO VR
601‧‧‧邏輯
602‧‧‧電源閘
603‧‧‧負載
604‧‧‧控制單元
605‧‧‧類比至數位轉換器
606‧‧‧數位至類比轉換器
613‧‧‧閘控電源
604a‧‧‧控制器
604b‧‧‧解碼器
611‧‧‧信號
612‧‧‧數位碼
607-1-607-N‧‧‧比較器
608‧‧‧供應電壓
609‧‧‧參考信號
610‧‧‧輸出
700‧‧‧數學模型
701‧‧‧第一延遲級
702‧‧‧第二延遲級
703‧‧‧增益級
704‧‧‧增益級
705‧‧‧增益級
706‧‧‧加總單元
707‧‧‧邏輯單元
708‧‧‧第三延遲級
709‧‧‧第四延遲級
710‧‧‧增益單元
711‧‧‧增益單元
800‧‧‧時序圖
900‧‧‧輪換架構
901‧‧‧時間點
902‧‧‧時間點
903‧‧‧時間點
904‧‧‧時間點
905‧‧‧時間點
1000‧‧‧場地佈置圖
1001‧‧‧電池組
1002‧‧‧頂部
1003‧‧‧底部
1100‧‧‧時序圖
1101‧‧‧信號
1102‧‧‧信號
1600‧‧‧計算裝置
1610‧‧‧第一處理器
1690‧‧‧第二處理器
1620‧‧‧音頻子系統
1630‧‧‧顯示子系統
1632‧‧‧顯示介面
1640‧‧‧I/O控制器
1650‧‧‧電源管理
1660‧‧‧記憶體子系統
1670‧‧‧連接
1672‧‧‧蜂巢式連接
1674‧‧‧無線連接
1680‧‧‧周邊連接
將從下面提出的詳細說明及從本揭露之各種實施例的附圖來更充分地了解本揭露之實施例，然而，其不應被用來將本揭露限於特定實施例，而僅用於說明和了解。
第1圖係根據本揭露之一實施例之具有複數電壓識別信號的電源架構。
第2圖係使用將電源供應至在相同效能等級下操作之處理器模組的電源閘之系統晶片(SOC)的操作架構圖。
第3圖係使用將電源供應至在不同效能等級下操作之處理器模組的電源閘之SOC的操作架構圖。
第4圖係使用將電源供應至在不同效能等級下操作之處理器模組的LDO之SOC的操作架構圖。
第5圖係根據本揭露之一實施例之使用將電源供應至在不同效能等級下操作之處理器模組的數位可合成LDO VR(DLDO VR)之SOC的操作架構圖。
第6圖係根據本揭露之一實施例的DLDO VR。
第7圖係根據本揭露之一實施例之用於實作DLDO VR的控制器之數學模型。
第8圖係根據本揭露之一實施例之繪示在旁路和LDO模式下操作DLDO VR的時序圖。
第9圖繪示根據本揭露之一實施例之在一組電源閘中輪換主動電源閘的輪換架構。
第10圖顯示根據本揭露之一實施例之用於具有組織成組之電源閘裝置的處理器核心之場地佈置圖。
第11係繪示根據本揭露之一實施例之在一組電源閘中輪換主動電源閘的時序圖。
第12圖係根據本揭露之一實施例之具有複數VID電源架構、DLDO VR、及/或用於改善電源閘之可靠度的設備之智慧型裝置或電腦系統或SOC。
【發明內容與實施方式】
隨著複數核心處理器的出現，為了最佳功率效能折衷可提供用於系統晶片(SOC)中之每個處理器(及/或處理器核心)的可變電源電壓。在一實施例中，給SOC中之每個處理器的電源電壓係基於來自它所需要的效能來設定。在一實施例中，提出基於電壓識別(VID)之用於每個處理器的獨立電源。在上述實施例中，每個處理器具有它自己被它自己VID控制的電源。在一實施例中，若 SOC中的其中一個處理器需要在較低電源上運行(例如，因為它具有較小工作量要執行)，則關聯於此處理器的VID請求SOC外部的電源模組將較低電源提供給此處理器。在上述實施例中，請求在較高電源上操作的其他處理器繼續在較高電源上操作，因為其各別VID通知電源模組維持較高電源。
在一實施例中，整合於SOC內的積體電壓調節器(VR)係用以為SOC中的每個處理器提供電源。在上述實施例中，使用固定電壓電源軌作為對積體VR的輸入且VID為基的電源電壓係由用於每個處理器的積體VR產生。在一實施例中，積體VR在從較高輸入電源電壓的降壓模式下操作。在一實施例中，積體VR藉由串接兩個VR(一個VR係從電池電源(或電源插座)至SOC，且另一VR係從SOC內至關聯於每個處理器的個別VR)來操作。
本實施例說明一種設備(例如，SOC、處理器、電腦系統等)，其包含：第一處理核心；第二處理核心；及電源控制單元(PCU)，其可操作以：產生用於設備外部之晶粒外VR的第一VID(也稱為外部VID)，第一VID導致用於第一處理核心的第一電源；及產生不同於第一VID的第二VID(也稱為內部VID)，第二VID導致用於第二處理核心的第二電源。
具有第一(外部)和第二(內部)VID的一個非限制效果是第一VID係設置用於以最高效能(例如，具有高頻率和功率要求的渦輪加速模式)操作的處理核心，而第 二VID及其他內部VID(即，SOC內部)係用於以較低效能(例如，低功率模式、待命模式、休眠模式)操作的其他處理核心。藉由將VID分成外部和內部VID，SOC的整體功率效能被最佳地管理，因為不同的處理器能夠在不同的電源上操作。
本實施例說明一種設備，例如，數位低壓降(DLDO)VR，其包含：複數個電源閘電晶體，可被數位匯流排控制，複數個電源閘電晶體可操作以將第一電源提供至處理核心，及接收第二電源作為輸入；一類比至數位轉換器(ADC)，用以接收第一電源且產生第一電源的數位輸出代表；及一控制器，用以接收第一電源的數位輸出代表及產生用於控制複數個電源閘電晶體的數位匯流排。
有數個DLDO VR的技術效果。一些非限制技術效果包括在DLDO VR之控制器中的DC電流路徑之附近消除，因為它是在待命模式下具有低靜止電流的合成邏輯。在一實施例中，DLDO VR控制器的係數是可再編程的，其允許DLDO VR中的迴路即使晚在製造SOC之後仍能被調諧。在一實施例中，DLDO VR的控制器補償DLDO VR之輸出節點上的極點，而因此在DLDO VR迴路中有幾乎為零的DC增益誤差。實施例之DLDO VR使用數位控制而允許能軟啟動電源閘。DLDO VR之架構允許設計者控制具有類似權重之電源閘的分配以確保一致的電源傳送至(DLDO VR所驅動之)負載的所有部分。
DLDO VR之實施例允許採用如不對稱/非線性 增益函數的非線性控制特徵來改善VR的下降反應。DLDO VR之實施例允許輸入電壓能由數位VID碼來定義，其更容易在數位域中實作(相較於類比電路)。當DLDO VR的更多電路為數位時(相較於正規LDO)，DLDO VR之實施例允許整合較簡單的測試設計(DFT)電路。上述DFT能允許高容量製造(HVM)測試。
實施例說明一種設備，用於改善電源閘的可靠度，設備包含：複數個列的電源閘電晶體；及一控制單元，用以控制在複數個列中之各列中的電源閘電晶體，其中控制單元可操作以隨著時間推移而輪換主動電源閘列，使得總主動電源閘在輪換期間係相同的。
上述設備的一項非限制技術效果是裝置老化及其他可靠度問題(例如，電氣移動、自動加熱等)係藉由輪換一組電源閘中的主動電源閘列來緩和。「主動」之詞通常係指打開的裝置。從說明顯而易見所述實施例的其他技術效果。
在下面的說明中，討論了許多細節以提供對本揭露之實施例的更全面性說明。然而，本領域之一個技藝者將清楚明白無需這些具體細節便可實現本揭露之實施例。在其他情況下，以方塊圖形式(而不是詳細地)來顯示熟知結構和裝置以免模糊本揭露之實施例。
請注意在實施例之對應圖中，信號係以線來表示。一些線可能較粗以指示更多構成信號路徑、及/或在一或更多端上具有箭頭以指示主要資訊流方向。這樣的 指示不打算為限制的。反而，結合一或更多示範實施例來使用線以有助於更了解電路或邏輯單元。如設計需要或偏好所指定之任何表示信號實際上可包含可在任一方向上傳送且可以任何適當類型之信號架構來實作的一或更多信號。
在整篇說明書中，及在申請專利範圍中，「連接」之詞係表示所連接事物之間的直接電連接而沒有任何中間裝置。「耦接」之詞係表示所連接事物之間的直接電連接或透過一或更多被動或主動中間裝置的間接連接。「電路」之詞係表示配置以彼此合作來提供期望功能的一或更多被動及/或主動元件。「信號」之詞係表示至少一個電流信號、電壓信號或資料/時脈信號。「一」、「一個」、和「該」之含義包括複數個引用。「中」之含義包括「中」和「上」。
「縮放」之詞通常係指將設計(示意圖和佈置)從一個程序技術轉換成另一程序技術。「縮放」之詞通常係指縮小相同技術節點內的佈置和裝置。「實質上」、「接近」、「近似」、「附近」、「大約」之詞通常係指在目標值的+/-20%內。
除非另有指明，否則使用「第一」、「第二」、和「第三」等的序數形容詞來說明共同物件，僅表示正參考類似物件的不同實例，且不打算意味著必須以特定序列(時間上、或空間上)、分級或以任何其他方式來如此說明物件。
為了實施例之目的，電晶體是金屬氧化物半導體(MOS)電晶體，其包括汲極、源極、閘極、和塊體端。電晶體也可包括三閘極和鰭式場效電晶體。源極和汲極端可以是相同端且本文中可互換使用。本領域之那些技藝者將了解在不脫離本揭露之範圍內可使用其他電晶體，例如，雙極接面電晶體-BJT PNP/NPN、BiCMOS、CMOS、eFET等。「MN」之術語表示n型電晶體(例如，NMOS、NPN BJT等)且「MP」之術語表示p型電晶體(例如，PMOS、PNP BJT等)。
「電源狀態」或「功率模式」之術語一般係指處理器或SOC的效能等級。電源狀態可由發佈於2011年11月23日的先進組態與電力介面(ACPI)規範，修訂版5.0來定義。然而，實施例並不限於ACPI電源狀態。也可使用定義電源狀態的其他標準和非標準。
第1圖係根據本揭露之一實施例之具有複數VID信號的電源架構100。在一實施例中，電源架構100包含處理器101、電源模組積體電路(PMIC)102、及作業系統103。
在一實施例中，處理器101包含一或更多處理核心1051-N，其中「N」是大於1的整數。在一實施例中，控制單元104(例如，電源控制單元(PCU))可操作(例如，經由作業系統103)以產生至少兩個VID碼來將電源提供至處理器101的各種元件。
在一實施例中，PCU 104將VID 107(也稱為 外部VID或第一VID)發送出至PMIC 102。在一實施例中，PMIC 102是晶粒外VR，即，未整合在與處理器101相同的晶粒上。在一實施例中，PMIC 102係位於與處理器101之封裝相同的封裝中。在一實施例中，PMIC 102完全地整合在處理器101中(即，PMIC 102係在與處理器101相同的晶粒上)。
在一實施例中，VID 107是7位元的VID碼。在其他實施例中，可使用更少或更多位元的碼來代表VID。在一實施例中，VID 107係用於請求PMIC 102提供對應於VID 107之電源的請求碼。在一實施例中，PMIC 102接收外部電源106(例如，從電源插座、電腦電池等)且產生對應於VID 107的調節第一電源108。例如，VID 107對PMIC 102指示需要1.15V來供電處理器101。PMIC 102接著產生調節1.15V電源作為第一電源108。在一實施例中，一些或所有處理核心1051-N接收第一電源108。
在一實施例中，PCU 104將第二VID 109(也稱為內部VID)發送出至一些或所有處理核心1051-N。在一實施例中，每個處理器核心接收獨立的VID(為了簡單起見而顯示為單一匯流排109)。在上述實施例中，每個獨立的VID 109為個別處理器核心提供電源設定。在一實施例中，每個處理核心包括數位低壓降(DLDO)電壓調節器，例如，1101-N，其中「N」是整數。參考第6圖來說明DLDO VR。
回去參考第1圖，在一實施例中，每個DLDO VR接收第一電源108作為輸入電源，且也接收其VID 109，其係用以命令DLDO VR為此核心產生特定準位的輸出電源。例如，DLDO VR 1101接收VID 109且使用1.15V第一電源108來產生用於核心-1 1051的0.9V調節電源。在另一實例中，DLDO VR 1102接收其對應VID 109且使用1.15V第一電源108來產生用於核心-2 1052的0.9V調節電源作為輸入。使用上述實例，在一實施例中，即使當第一電源108被外部VID 107降至1.0V時，DLDO VR 1101仍能無縫地(即，對其負載無縫地)從先前的1.15V提供0.9V的調節電源。
在一實施例中，個別處理器核心1051-N係經由積體VR(例如，DLDO VR 1101-N)來耦接至第一電源108且這些積體VR的輸出電壓係由內部VID 109來定義。在一實施例中，內部VID 109也像外部VID 107是7位元的碼。在其他實施例中，內部VID 109和外部VID 107具有不同的位元數。
在一實施例中，外部VID 107設定係由(在處理器核心1051-N中的)處理器核心希望以最高效能(例如，高功率和高頻率-渦輪加速模式)操作所需的電壓來定義。在一實施例中，此處理器核心的DLDO VR在旁路模式下操作且接收內部VID 109以使DLDO VR的控制器打開DLDO VR的所有電源閘。在上述實施例中，針對具有較低效能要求的所有其他處理核心，設定用於那些處理核心 的內部VID 109，使得對應DLDO VR(或積體VR)具有較低輸出電壓以符合對所需效能的要求。
在一實施例中，由於在最高效能下操作的處理核心將使其積體VR(例如，DLDO VR)在旁路模式下操作(即，所有或大部分電源閘都導通)，因此由於兩個或更多VR的串接效應而沒有任何(或幾乎為零)功率耗損。在上述實施例中，針對在較低效能模式下操作的所有其他處理核心，因為用於對應VR(即，在較低效能模式下操作的那些處理器之DLDO VR)的輸入電源電壓被縮小而節省功率。在一實施例中，當所有處理核心1051-N在相同效能模式下操作時，那麼所有積體VR在旁路模式下操作且用於處理核心1051-N的電壓係由外部VID 107設定。在一實施例中，不同的處理核心能無縫地轉變成不同的電源狀態且內部和外部VID(109和107)能根據各種情境所需來改變。
儘管第1圖之實施例繪示具有使用DLDO VR 1101-N之複數VID的電源架構，但在一實施例中，可使用電壓調節器的其他架構來取代採取使用複數VID的DLDO VR 1101-N。
第2圖係使用將電源供應至在相同效能等級下操作之處理器模組的電源閘之系統晶片(SOC)的操作架構圖200。指出具有與任何其他圖的元件相同之參考數字(或名稱)的第2圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
架構圖200顯示能在複數可能的效能模式下操作的SOC 201。在本實例中，描述了三個效能模式-渦輪加速模式202、高頻模式(HFM)203、及低頻模式(LFM)204。這三個效能模式被列於SOC 201的左側且被代表此效能模式之操作電源準位的虛線分開。
例如，為最高效能模式的渦輪加速模式202係以最高電源1.15V來操作。在其他所有條件都相同的情況下，相較於在較低電源操作的相同裝置，在較高電源下，裝置可操作以用較高速度來進行。為中間效能模式的HFM 203係以0.9V的電源來操作。為最低效能模式(例如，低功率模式、休眠模式、待命模式等)的LFM 204係以0.75V的電源來操作。儘管架構圖200顯示三個效能模式，但可使用任何數量的效能模式。為了不模糊實施例，描述了三個效能模式。
架構圖200顯示從電源(例如，電池、牆壁插座等)接收輸入電源106的PMIC 102且根據外部VID 107來產生調節第一電源108。輸入電源106通常高於第一電源108。例如，輸入電源106可能在4.5V至2.6V的範圍中，而第一電源108係在1.5V至0.7V的範圍中。
顯示SOC 201具有兩個處理器模組-處理器模組-1 205-1和處理器模組-2 205-2，其可操作以在三個模式之任一者下進行。然而，SOC 201可具有任何數量的處理器模組。在一實施例中，每個處理器模組係如具有複數處理器核心1051-N的處理器101。在一實施例中，每個處 理模組係處理核心。
架構圖200顯示在渦輪加速模式202下操作的處理器模組205-1和205-2兩者，其在1.15V上操作。在一實施例中，各別DLDO VR 1101和1102在旁路模式下(即，在電源閘模式下，其中所有(或幾乎所有)電源閘(在此例中是PG-1和PG-2)都被打開)操作以將最高電源提供至處理器模組205-1和205-2。PG-1和PG-2係以虛線來繪示在各別處理器模組205-1和205-2上。在一實施例中，內部VID 109命令各別DLDO VR 1101和1102在所有電源閘都被導通的旁路模式下操作。例如，DLDO VR 1101和1102在電源閘模式下被顯示為PG-1和PG-2。
第3圖和第4圖繪示僅使用傳統外部VID 107(即，沒有任何導致用於處理器模組之獨立電源準位管理的內部VID)之SOC的架構圖。
第3圖係使用將電源供應至在不同效能等級下操作之處理器模組的電源閘之SOC 301的操作架構圖300。指出具有與任何其他圖的元件相同之參考數字(或名稱)的第3圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
SOC 301類似於SOC 201，除了SOC 301的處理器模組係在不同效能模式下操作，而SOC 201的處理器模組係在渦輪加速模式下操作以外。第3圖類似於第2圖，除了處理器模組-2 205-2係在HFM 203下操作，而處理器模組-1 205-1係在渦輪加速模式202下操作以外。
若處理器模組-2 205-2繼續使用PG-2來接收其電源，則為了使處理器模組-2 205-2在HFM 203下操作，處理器模組-2 205-2降低了操作頻率，儘管仍從PG-2接收較高電源(其從第一電源108取得此電源)。架構圖300描述當SOC 301由於它使用PG-2(電源閘)來將電源提供至處理器模組-2 205-2且不提供用於處理器模組-2 205-2之定制較低電源準位而在較低效率下操作時的情況。
第4圖係使用將電源供應至在不同效能等級下操作之處理器模組的LDO之SOC 401的操作架構圖400。指出具有與任何其他圖的元件相同之參考數字(或名稱)的第4圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
SOC 401類似於SOC 301，除了處理器模組使用LDO而非電源閘來接收其各別電源以外-處理器模組-1 205-1從LDO-1接收其電源，而處理器模組-2 205-2使用LDO-2來接收其電源。為了操作LDO，調節輸入電源(第一電源108)以為處理器模組提供輸出電源。為了使LDO正確地操作，LDO可能需要電壓餘量。
為了提供此餘量，PMIC 102為LDO-1(其提供用於在渦輪加速模式202下操作的處理器模組-1 205-1之電源)提供高於1.15V(例如，1.3V)的第一電源108(關於第2-3圖所繪示之僅使用電源閘以將電源提供至其各別處理器模組)。使用LDO來提供電源給處理器模組，使用了實線(如相對於用於電源閘PG的虛線)。在本實例中，處理 器模組-2 205-2接收較低電源(例如，0.9V)，因為不同於第3圖之PG-2，LDO-2可操作以使用第一電源108(在本實例中是1.3V)來將較低調節電源提供至處理器模組-2 205-2。
相較於架構圖300的處理器模組-2 205-2，架構圖300的處理器模組-2 205-2係以較高功率效率來操作，因為LDO-2將較低電源提供至處理器模組-2 205-2允許它使用較低電源和較低頻率來在HFM 203(其係比渦輪加速模式202更低的效能模式)下操作。然而，SOC 401可在比SOC 301更低的功率效率下整體操作，因為為了將電源提供至電源模組-1 205-1，便提供較高第一電源108至處理器模組-1 205-1。
第5圖係根據本揭露之一實施例之使用將電源供應至在不同效能等級下操作之處理器模組的數位可合成LDO VR(DLDO VR)之SOC 501的操作架構圖500。指出具有與任何其他圖的元件相同之參考數字(或名稱)的第5圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。架構圖500應用關於第1圖所述之複數VID且解決關於第3-4圖所述之功率效率問題。為了不模糊本揭露之實施例，參考第1-4圖來繪示第5圖。
在一實施例中，PMIC 102提供第一電源108，其被設成操作SOC 501中之處理器模組的最高效能等級。在架構圖500中，處理器模組-1 505-1係在渦輪加速模式202下操作，而處理器模組-2 502-2係在HFM 203 效能模式下操作。由於渦輪加速模式202在本實例中使用1.15V來操作，因此第一電源108經由PCU 104所提供的外部VID 107來被PMIC 102設成1.15V。在一實施例中，第一電源108被提供至SOC 501的所有處理器模組。
在一實施例中，DLDO VR 1101將電源提供至處理器模組-1 505-1，而DLDO VR 1102將電源提供至處理器模組-2 505-2。在一實施例中，來自PCU 104的內部VID 109命令DLDO VR 1101在旁路模式下操作，因為處理器模組-1 505-1正在以最高電源準位(例如，1.15V)來操作的最高效能模式(即，渦輪加速模式202)下操作。在上述實施例中，DLDO VR 1101藉由打開所有(或實質上所有)電源閘來在旁路模式下操作，使得有最小或沒有電力從第一電源108降至提供至處理器模組-1 505-1的電源。在本實施例中，由於DLDO VR 1101未在LDO模式下操作，因此DLDO VR 1101不需要任何特殊餘量且由此PMIC 102不需要提供像關於第4圖所提供之電源的較高電源。
在一實施例中，DLDO VR 1102將電源提供至處理器模組-2 505-2。在一實施例中，來自PCU 104的內部VID 109命令DLDO VR 1102在LDO模式下操作，因為處理器模組-2 505-2正在比以較低電源準位(例如，0.9V而不是1.15V)來操作之渦輪加速模式(即，HFM 203)更低的效能模式下操作。在上述實施例中，DLDO VR 1102藉由在反饋迴路中操作且打開足夠的電源閘來在LDO模式 下操作，使得輸出電源從第一電源108降至提供至處理器模組-2 505-2的電源(例如，0.9V)。在本實施例中，提供較低第一電源108(相較於第4圖之第一電源108)作為給DLDO VR 1102的輸入電源且由此本實施例未觀察到關於第3和4圖所述之功率效率耗損。
第6圖係根據本揭露之一實施例的DLDO VR 600(例如，DLDO VR 1101)。指出具有與任何其他圖的元件相同之參考數字(或名稱)的第6圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
在一實施例中，DLDO VR 600包含邏輯601及電源閘602，用以將閘控電源613提供至負載603。在一實施例中，邏輯601包含控制單元604、類比至數位轉換器(ADC)605、及數位至類比轉換器(DAC)606。在一實施例中，控制單元604包含控制器604a及解碼器604b。在一實施例中，控制器604a接收ADC 605的輸出以產生代表電源閘602之強度的信號611。在一實施例中，解碼器604b接收信號611且將其解碼成數位碼612以打開/關閉電源閘602。在一實施例中，解碼器604b產生二進制編碼數位碼612。在一實施例中，解碼器604b產生溫度計編碼數位碼612。在另一實施例中，解碼器604b採用其他形式的編碼架構來產生數位碼612。
在一實施例中，解碼器604b從PCU 104接收旁路信號以命令DLDO VR 600在旁路模式下操作。在一實施例中，解碼器604b產生數位碼612以使所有(或實質 上所有)電源閘當旁路信號指示旁路模式時打開。在上述實施例中，ADC 605和控制器604a的輸出被略過。在一實施例中，當602的所有(或實質上所有)電源閘602打開時，閘控電源613實質上與非閘控電源108(與第一電源108相同)相同(在電壓準位和電流驅動方面)。在一實施例中，當旁路信號指出DLDO VR 600應在正常模式(即，LDO模式)下操作時，解碼器604b解碼來自控制器604a的信號611。在上述實施例中，ADC 605未被略過且從608至612的反饋迴路係功能性的。
在一實施例中，解碼器604b接收pgt_en信號(電源閘致能)以致能或去能電源閘602。例如，當處理器模組在LFM 204(最低電源狀態)下操作時，電源閘602關閉，使得閘控電源613係浮接的。在本實例中，pgt_en信號命令解碼器604b產生關閉電源閘602中之所有電源閘裝置的數位碼612。在一實施例中，當致能pgt_en信號時，解碼器604b在正常(即，LDO模式)或旁路模式下操作。
在一實施例中，控制器604a接收閘控電源613的數位表示且判斷是否升起或降下閘控電源613。在一實施例中，在LDO模式期間，控制單元604使電源閘602的裝置打開或關閉以調變電源閘602的有效電阻來實現用於(負載603之)特定負載電流的閘控電源613。在上述實施例中，電源閘602操作類似於具有寬操作範圍的線性電壓調節器。在一實施例中，控制器604a補償DLDO VR 600中的任何主要極點。
在一實施例中，電源閘602包含p型裝置(MP1-MPN，其中「N」是大於1的整數)，具有耦接於非閘控電源108與閘控電源613之間的源極和汲極端。在上述實施例中，p型裝置的閘極端會被數位碼612驅動。在一實施例中，電源閘602包含n型裝置(未示出)，具有耦接於非閘控電源108與閘控電源613之間的源極和汲極端。在上述實施例中，n型裝置的閘極端會被數位碼612之反向驅動。在一實施例中，電源閘602包含耦接於非閘控電源108與閘控電源613之間的n型與p型裝置之組合。在上述實施例中，p型裝置的閘極端會被數位碼612驅動，而n型裝置的閘極裝置會被數位碼612之反向驅動。
在一實施例中，電阻器係串聯耦接至n型及/或p型裝置，其中電阻器的一端係耦接至n型及/或p型裝置的源極/汲極端，而電阻器的另一端係耦接至閘控電源613。在其他實施例中，電晶體與主動/被動裝置之其他組合可用以實作可被數位碼612(及/或數位碼612之反向)控制的電源閘602。在一實施例中，電源閘602的裝置係在三極管區(或線性區)中操作且閘控電源613係藉由打開及/或關閉電源閘602的裝置來(被控制單元604)控制。
在一實施例中，DLDO VR 600係雙極點系統。第一極點係關聯於閘控電源613的極點，其係由負載603的阻抗和電源閘602的輸出阻抗來定義。第二極點係 由控制器604在原點引入的積分極點，用以將穩定狀態誤差降至零。在一實施例中，控制單元604補償關聯於閘控電源613的極點，其係由負載603的阻抗和電源閘602的輸出阻抗(如從負載603所見)來定義。在上述實施例中，藉由引入零且不降低迴路增益和頻寬來補償關聯於閘控電源613的極點。控制單元604所進行的超前補償提高DLDO VR 600的頻寬和增益。參考第7圖來說明進行超前補償之控制器604a的數學模型。
回去參考第6圖，在一實施例中，ADC 605係快閃ADC。在一實施例中，ADC 605係視窗快閃ADC。在一實施例中，ADC 605係Sigma Delta ADC。在另一實施例中，ADC 605係全快閃ADC。在一實施例中，ADC 605包含複數個比較器607-1至607-N，其中「N」是大於1的整數。在本實例中，N=6且由此ADC是具有六個比較器607-1至607-N的6位元ADC。在一實施例中，比較器607-1係差動比較器，其接收來自DAC 606的輸入及來自閘控電源613的另一輸入。比較器607-1的輸出係指出閘控電源613是否高於或低於來自DAC 606之輸入的數位信號，其係參考電壓匯流排606的參考電壓之其一者。
在一實施例中，DAC 606接收內部VID 109且將其轉換成參考信號609的匯流排，其係內部VID 109的類比表示。在一實施例中，DAC 606產生參考信號609的匯流排，其中之各者都差別10mV。在其他實施例中， 其他粒度準位可用於參考信號609。在一實施例中，DAC 606係以串聯耦接在一起的一串電阻器來實作。在一實施例中，DAC 606係電流導向式DAC。在另一實施例中，DAC 606係R/2R DAC，其係二進制加權輸入DAC的替代。
在一實施例中，比較器607-6從參考信號609的匯流排接收第一參考電壓。在一實施例中，比較器607-6從參考信號609的匯流排接收第二參考電壓，第二參考電壓為超過第一參考電壓的「X」mV。在一實施例中，比較器607-1從參考信號609的匯流排接收第六參考電壓，第六參考電壓為超過第一參考電壓的六倍「X」mV。在其他實施例中，可顛倒參考信號609至ADC 605之比較器的分配順序。
在一實施例中，ADC 605的輸出610指出閘控電源613的數位表示。在一實施例中，輸出610被溫度計編碼且被溫度計至二進制轉換器(未示出)轉換成二進制碼，且二進制碼被提供至控制單元604。在其他實施例中，ADC 605的輸出610被控制單元604直接地接收而無須從溫度計碼轉換成二進制碼。
在一實施例中，控制單元604能使用RTL(暫存器硬體語言)來合成，因為控制單元604的元件為數位的。在DLDO VR 600中有數個使用數位控制單元604的技術效果。控制單元604的一些非限制技術效果尤其是且DLDO VR 600一般包括在DLDO VR 600之控制單元604 中的DC電流路徑之附近消除，因為它是在待命模式下具有低靜止電流的合成邏輯。
在一實施例中，控制器604a的係數是可再編程的，其允許DLDO VR 600中的迴路即使晚至在製造SOC之後仍被調諧。在一實施例中，控制器604a補償DLDO VR 600之輸出節點上的極點，而因此在DLDO VR迴路中有幾乎為零的DC增益誤差。在一實施例中，DLDO VR 600允許使用數位碼612來軟啟動電源閘602。DLDO VR 600允許設計者以類似權重控制電源閘裝置(例如，MP1-MPN)的分配以確保一致的電源傳送至負載603的所有部分。例如，這將基於負載之哪個部分是汲取電流來確保負載線不會導致不一致的電壓降。
在一實施例中，DLDO VR 600允許採用如不對稱/非線性增益函數的非線性控制特徵來改善VR的下降反應。例如，當給ADC 605的誤差電壓高到足以超過視窗ADC的範圍時，誤差被假設為高到足以(即，出界)使DLDO VR 600從線性增益控制離開。在這種情況下，在602中的大量(可編程)FET在一個時脈週期中立即地打開以將額外電荷提供至負載603。根據一實施例中，這類非線性控制特徵係用以補償供應電壓608中的下降。
在一實施例中，DLDO VR 600允許輸入電壓(例如，參考信號609)能被數位內部VID碼109定義，其更容易在數位域中實作(相較於類比電路)。在一實施例中，當DLDO VR 600的更多電路為數位時(相較於正規 LDO)，DLDO VR 600允許整合較簡單的DFT電路。上述DFT能允許HVM測試。
使用DLDO VR 600的一項誘因是處理器或SOC的處理器核心(或模組)能在小步驟(例如，10mV)中平滑地從旁路轉變成調節模式(即，LDO模式)。這使閘控電源613的調變係基於具有電源狀態之動態變化的處理器或SOC效能。在一實施例中，由於為了重新分級之目的而在晶粒中的隨機和系統程序變化，DLDO VR 600也允許微調閘控電源613給位於相同效能等級(例如，渦輪加速模式202、HFM 203等)的每個處理器核心(或模組)。由於程序變化，即使針對位於相同效能等級的功能，不同處理器核心(例如，1051-N)仍可能需要不同電壓。例如，較慢的處理器核心可能需要較高供應電壓來生產出相同效能且較快的處理器核心可能需要較低供應電壓來生產出與較慢處理器相同的效能。在一實施例中，內部VID 109將調諧供應電壓的能力提供給每個處理器核心一預定(或可編程)量，而無需輸入輸出邏輯中的電壓準位移位器。在一實施例中，預定(或可編程)量為+/-50mV。在其他實施例中，其他電壓準位可用於預定(或可編程)量。這種能力(經由內部VID 109)給予系統額外的省電，因為個別處理器核心能被調諧至合適的電壓。
第7圖係根據本揭露之一實施例之用於實作DLDO VR 600的控制器(例如，604a)之數學模型700。指出具有與任何其他圖的元件相同之參考數字(或名稱)的第 7圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
在一實施例中，數學模型700包含第一延遲級701(Z-1)，其從ADC 605接收輸入610。在一實施例中，延遲級701的輸出被第二延遲級702(Z-1)接收。在一實施例中，來自延遲級701和702的輸入610及其延遲型式分別被增益級703(增益1)、704(增益2)、和705(增益3)放大，其中(K)表示增益量。在一實施例中，增益級703、704、和705的輸出會被加總單元706相加。
在一實施例中，加總單元706的輸出被將輸出與先前輸出值相加且減去兩個信號的另一邏輯單元707接收。在一實施例中，控制器604a的輸出611被第三延遲級708(Z-1)延遲。在一實施例中，第三延遲級708的輸出又被第四延遲級709(Z-1)延遲。在一實施例中，第三和第四延遲級的輸出被增益單元710(增益4)和711(增益5)放大。在一實施例中，增益單元710和711的輸出被邏輯單元707接收。在一實施例中，邏輯單元707從加總單元706的輸出減去增益單元710和711的輸出以產生輸出611。在一實施例中，輸出611被解碼器604b解碼以產生數位碼612來控制電源閘602。
在一實施例中，邏輯單元707將增益加至誤差信號，增加積分函數以將DC誤差降至零(或接近零)，且也增加極點和零以補償負載極點。誤差信號係調節器(例如，600)的輸出節點(例如，608)與參考節點(例如， 609)之間的電壓差。在一實施例中，增加的零補償負載極點的效應且增加的極點確保增益將衰減至低於超過特定頻率的0dB。
第8圖係根據本揭露之一實施例之繪示在旁路和LDO模式下操作DLDO VR(例如，600)的時序圖800。指出具有與任何其他圖的元件相同之參考數字(或名稱)的第8圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
時序圖800顯示藉由在具有兩個處理器模組之SOC(例如，501)中之DLDO VR(例如，600)的電壓調節。在本實例中，處理器模組之其一者係在LFM 204下操作(其在本實例中係在0.75V電源下操作)，且另一處理器模組最初在渦輪加速模式202下操作且接著在LFM 204下操作。時序圖800顯示用於處理器模組之電源(第一電源108)從1.15V斜降至0.75V，因為在渦輪加速模式202下操作的處理器模組也移至待命模式(與LFM 204相同)，使得SOC中的所有處理器模組現在正在LFM 204下操作。時序圖800顯示在斜降第一供應電壓108之前，在高效能模式(例如，渦輪加速模式202)下運行之(處理器核心1051-N中的)處理器核心之效能藉由減少處理器核心的時脈頻率被降至較低效能(例如，LFM 204)，然後引起第一電源電壓108上的傾斜。
來自頂部的第一信號係為外部VID 107的IOSFSB。外部VID 107被PCU 104提供至PMIC 102以設 定第一電源108。來自頂部的第二信號係為第一電源108的VCC。VCC開始於1.15V，因為處理器模組之其一者係在需要1.15V之電源的渦輪加速模式202下操作。(在渦輪加速模式202下操作之)此處理器模組的DLDO VR在打開電源閘602的所有(或實質上所有)電源閘之旁路模式下操作。
來自頂部的第三信號係VR_Mod0_Ctrl(與被接收作為給解碼器604b的輸入之第6圖的旁路信號相同)。VR_Mod0_Ctrl對應於在渦輪加速模式202中且之後轉變成LFM 204操作的處理器模組。來自頂部的第四信號係VCC_Mod0，其係最初在渦輪加速模式202而接著在LFM 204下操作之處理器模組的DLDO VR所產生之電源(例如，閘控電源613)。
在本實例中，第一電源108(與VCC相同)係根據SOC中的最高執行處理器模組來設定。由於在渦輪加速模式202下操作的處理器模組使PCU 104將第一電源108設成1.15V(最高電源)，因此SOC中的所有處理器模組接收1.15V的第一電源108。後來當最高執行處理器模組移至較低效能模式時(在此例中係移至LFM 204)，PCU 104使PMIC 102將第一電源108設成0.75V，因為所有處理器模式係在此效能模式下操作。
在本實例中，最初在渦輪加速模式202且接著在LFM 204下操作之處理器模組的PLL(鎖相迴路)根據效能模式來調整其頻率。來自頂部的第五信號係 Mod0_PLL_Clk，其係最初在渦輪加速模式202且接著在LFM 204下操作之處理器模組的PLL信號(即，PLL將其頻率從2.4GHz降至1.2GHz)。
在本實例中，在LFM 204下操作之SOC中的處理器模組繼續在此模式下操作。用於此處理器模組的DLDO VR最初在LDO模式下操作，因為第一電源108係根據最高執行處理器(其最初在渦輪加速模式202下操作)來設成1.15V。當在渦輪加速模式202下操作的處理器模組開始在LFM 204下操作時，第一電源108從1.15V降至0.75V。由於對所有處理器模組降低第一電源108，因此在LFM 204下操作(且其繼續在此模式下操作)之處理器模組的DLDO VR現在在旁路模式而不是LDO模式下操作。
來自頂部的第六信號係VR_Mod1_Ctrl，其指出用於最初在LDO模式且接著在旁路模式下操作之處理器模組的DLDO VR操作模式(因為所有處理器在LFM 204下操作且第一電源108從1.15V降至0.75V的LFM 204電源)。
來自頂部的第七信號係VCC_Mod1，其係永遠以0.75V在LFM 204下操作之處理器模組的DLDO VR所產生的電源。來自頂部的第八信號係Mod1_PLL_Clk，其係永遠在LFM 204下操作之處理器模組的PLL時脈信號。在本實例中，Mod1_PLL_Clk仍位於1.2GHz。
第9圖繪示根據本揭露之一實施例之在一組 電源閘中輪換主動電源閘的輪換架構900。指出具有與任何其他圖的元件相同之參考數字(或名稱)的第9圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
如關於第6圖所論述，數位控制碼612係用以打開或關閉電源閘602的電源閘裝置。由於電源閘裝置被開/關信號(而不是類比偏移信號)控制，因此對給定程序角固定電源閘裝置(例如，MP1-MPN)的通道電阻。在用於DLDO VR 600的一示範操作情況中，當特定電源狀態需要用於閘控電源613的低輸出電壓時(例如，當處理器模組從渦輪加速模式202轉變成LFM 204時)，為了建立跨電源閘裝置(例如，MP1-MPN)的IR壓降至閘控電源613之較低電壓，增加了電源閘裝置(例如，MP1-MPN)的有效電阻。在一實施例中，藉由減少打開的電源閘裝置數量來增加電源閘裝置(例如，MP1-MPN)的有效電阻。
繼續上述實例，為了降低為目標輸出電壓(即，閘控電源613)之(負載603的)給定負載電流，透過打開的給定電源閘裝置來汲取更多電流。有限制能透過關聯於打開的電源閘裝置之給定通孔來汲取的電流量。超過此電流限制會由於裝置的自動加熱而導致可靠度失效(例如，電氣移動)。
例如，程序技術設置每個電源閘裝置(例如，電源閘602的MP1)約45μA電流的限制。假設電源閘裝置(例如，MP1)的名目通道電阻約為500Ω s，每個電源閘 裝置具有45μA電流的電流限制、跨電源閘裝置的最大電壓降在不違反每個電源閘裝置之45μA電流的可靠度限制下約為22mV。當可能需要約630mV的IP壓降來產生閘控電源613時，22mV係非常小的電壓降。為了克服這一項和其他問題，在一組電源閘中輪換主動電源閘。
輪換架構900顯示根據一實施例之如何及時地輪換一組主動電源閘裝置(其中主動組包含打開的一或更多電源閘)。輪換架構900顯示五個時間點-901、902、903、904、和905。在一實施例中，將電源閘602的電源閘裝置組織成組。在一實施例中，在加權架構中將每組中的電源閘裝置分組在一起。例如，在一實施例中，使用二進制加權架構。在另一實例中，使用溫度計加權架構。
在本實例中，在電池組0中顯示五組二進制加權電源閘裝置。五組二進制加權電源閘裝置被標記為1至5。陰影組「1」係主動電源閘裝置組。在一實施例中，當時間從901進行至902時，控制器移位主動電源閘裝置組，使得先前關閉的電源閘裝置現在打開，如此使電源閘裝置年限一致。在本實施例中，在時間901打開的電源閘裝置現在在時間902關閉以避免可靠度問題。程序隨著時間推移而繼續進行且整個電池組輪換主動電源閘組。
第10圖顯示根據本揭露之一實施例之用於具有組織成組之電源閘裝置的處理器核心(例如，1051)之場地佈置圖1000。指出具有與任何其他圖的元件相同之參考數字(或名稱)的第10圖之那些元件能以類似於所述方 式的任何方式來操作或運作，但並不限於此。
在一實施例中，每個處理器核心(例如，1051)係透過作為一串電晶體之位於頂部(例如，1002)和底部(例如，1003)的集總電源閘裝置組來供電。在一實施例中，電源閘裝置組係由多個電池組(例如，32)構成且它們被水平地散開。在一實施例中，每組係由列(例如，各在1002和1003中的16個列)構成且電池組內的每個列具有電池(例如，8個電池)。在本示範實施例中，在電源閘602和電池組1001的33個行中總共有32×16×8=4096個電池。
在一實施例中，來自控制器的輸出碼被發送至所有電池組。在一實施例中，行解碼器(未示出)也接收輸出碼，其中耦接至每組的行解碼器決定電池組中的16×8=128個電池中的何者需要被打開的。在一實施例中，控制器被整合於PCU 104內。在其他實施例中，控制器係單獨的邏輯單元。在一實施例中，控制器可操作以被軟體(例如，作業系統)或硬體(例如，保險絲)置換。
繼續本實例，若每組有128個電池，則使用7個控制位元來控制電池組中的所有電池。在輪換主動電源閘裝置組的本實例中，對每組所施用之7個位元碼在循環迴圈中之每一時脈週期被移位一個位元。
在一實施例中，針對當打開電池組中的一或兩個列時的大壓降電壓，控制器確保在每一時脈週期打開不同電源閘裝置以將電流應力分配於跨16個週期視窗的整個電池組。這將每個列的應力降至1/16且能夠成功地 實作電源閘602的數位控制而不會過度加熱電源閘裝置散熱片且導致失敗。
第11圖係繪示根據本揭露之一實施例之在一組電源閘中輪換主動電源閘的時序圖1100。指出具有與任何其他圖的元件相同之參考數字(或名稱)的第11圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
由於電源閘裝置(例如，602)被編程為開/關切換器，因此針對給定非閘控電源電壓(例如，108)和閘控電源電壓(例如，601)，電源閘裝置提供固定通道電阻。在一實施例中，為了對閘控電源電壓實現目標電壓，針對輸入(例如，108)與輸出節點(例如，608)之間的大電壓差，愈來愈多的電流必須透過給定電源閘裝置通道(例如，一或更多MP1-N的通道)來被形成通道。增加電流對金屬互連和將電流傳送至負載603的裝置通道產生一項可靠度問題。時序圖1100描繪用以藉由採用碼循環架構來降低電源閘裝置中的平均電流之方法。在一實施例中，延長碼循環工作週期以免違反通道溫度和金屬應力。
時序圖1100顯示用於8時脈和16時脈碼循環之碼循環邏輯的時脈和工作週期。來自頂部的第一信號係時脈信號。在一實施例中，在每一時脈信號週期輪換一列電源閘。在本實例中，時脈信號係具有2.5ns之週期的400MHz時脈信號。來自頂部的第二組信號1101指出對於8週期輪換架構哪些列的電源閘係主動的。如圖所示， 在時脈信號的8個週期之後，完成了輪換主動電源閘列。來自頂部的第二組信號1102指出對於16週期輪換架構哪些列的電源閘係主動的。在本實例中，在時脈信號的16個週期之後，完成了輪換主動電源閘列。
第12圖係根據本揭露之一實施例之具有複數VID電源架構、DLDO VR、及/或用於改善電源閘之可靠度的設備之智慧型裝置或電腦系統或SOC。第12繪示其中能使用平坦表面介面連接器之行動裝置的實施例之方塊圖。在一實施例中，計算裝置1600代表行動計算裝置，如計算平板電腦、行動電話或智慧型手機、具有無線功能的電子閱讀器、或其他無線行動裝置。將了解通常顯示出某些元件，且在計算裝置1600中並非顯示出上述裝置的所有元件。
根據本文所述之實施例，在一實施例中，計算裝置1600包括具有第1圖之複數VID電源架構之記憶體的第一處理器1610、及具有第1圖之複數VID電源架構之記憶體的第二處理器1690。具有I/O驅動器之計算裝置1600的其他區塊也可包括第1圖之複數VID電源架構。本揭露之各種實施例也可包含1670內的網路介面(如無線介面)，使得系統實施例可整合至無線裝置(例如，手機或個人數位助理)中。
在一實施例中，第一處理器1610包括第6圖之DLDO VR 600。在一實施例中，第二處理器1690包括第6圖之DLDO VR 600。計算裝置的其他區塊也可包括 第6圖之DLDO VR 600。
在一實施例中，第一處理器1610包括用於改善如第9圖之示範實施例所示的電源閘之可靠度的設備。在一實施例中，第二處理器1690包括用於改善如第9圖之示範實施例所示的電源閘之可靠度的設備。計算裝置1600的其他區塊也可包括用於改善如第9圖之示範實施例所示的電源閘之可靠度的設備。
在一實施例中，處理器1610能包括一或更多實體裝置，如微處理器、應用程式處理器、微控制器、可編程邏輯裝置、或其他處理工具。由處理器1610進行的處理操作包括執行於其上執行應用程式及/或裝置功能的操作平台或作業系統。處理操作包括有關與人類使用者或與其他裝置之I/O(輸入/輸出)的操作、有關電源管理的操作、及/或有關將計算裝置1600連接至另一裝置的操作。處理操作也可包括有關音頻I/O及/或顯示I/O的操作。
在一實施例中，計算裝置1600包括音頻子系統1620，其代表關聯於將音頻功能提供至計算裝置的硬體(例如，音頻硬體和音頻電路)和軟體(例如，驅動程式、編解碼器)元件。音頻功能能包括揚聲器及/或耳機輸出、以及麥克風輸入。用於上述功能的裝置能整合至計算裝置1600中、或連接至計算裝置1600。在一實施例中，使用者藉由提供被處理器1610接收和處理的音頻命令來與計算裝置1600互動。
顯示子系統1630代表對使用者提供視覺及/或 觸覺顯示以與計算裝置1600互動的硬體(例如，顯示裝置)和軟體(例如，驅動器)。顯示子系統1630包括顯示介面1632，其包括用以對使用者提供顯示的特定螢幕或硬體裝置。在一實施例中，顯示介面1632包括與處理器1610分離的邏輯以進行關於顯示的至少一些處理。在一實施例中，顯示子系統1630包括將輸出和輸入兩者提供給使用者的觸控螢幕(或觸控墊)裝置。
I/O控制器1640代表關於與使用者互動的硬體裝置和軟體元件。I/O控制器1640可操作以管理硬體，其為音頻子系統1620及/或顯示子系統1630的一部分。此外，I/O控制器1640繪示用於額外裝置的連接點，其連接至使用者可藉其與系統互動的計算裝置1600。例如，能附接於計算裝置1600的裝置可包括麥克風裝置、揚聲器或立體聲系統、視頻系統或其他顯示裝置、鍵盤或小鍵盤裝置、或用於與如讀卡機或其他裝置之特定應用程式一起使用的其他I/O裝置。
如上所述，I/O控制器1640能與音頻子系統1620及/或顯示子系統1630互動。例如，透過麥克風或其他音頻裝置的輸入能對計算裝置1600之一或更多應用程式或功能提供輸入或命令。此外，能提供音頻輸出來取代顯示輸出、或除了顯示輸出之外能提供音頻輸出。在另一實例中，若顯示子系統1630包括觸控螢幕，則顯示裝置也當作輸入裝置，其能至少部分地由I/O控制器1640管理。在計算裝置1600上也能有額外的按鈕或開關以提供 I/O控制器1640所管理的I/O功能。
在一實施例中，I/O控制器1640管理如加速度計、照相機、光感測器或其他環境感測器的裝置、或能包括在計算裝置1600中的其他硬體。輸入可以是直接使用者互動的部分，以及將環境輸入提供至系統以影響其操作(如，過濾雜訊、對亮度偵測調整顯示、應用照相機的閃光燈、或其他特徵)。
在一實施例中，計算裝置1600包括電源管理1650，其管理電池電源使用、電池之充電、及關於省電操作的特徵。記憶體子系統1660包括用於將資訊儲存於計算裝置1600中的記憶體裝置。記憶體能包括非揮發性(若中斷給記憶體裝置的電力，則狀態不改變)及/或揮發性(若中斷給記憶體裝置的電力，則狀態是不確定的)記憶體裝置。記憶體子系統1660能儲存應用資料、使用者資料、音樂、相片、文件、或其他資料、以及關於執行計算裝置1600之應用程式和功能的系統資料(無論長期或暫時)。
實施例之元件也提供作為用於儲存電腦可執行指令(例如，用以實作本文所述之任何其他程序的指令)的機器可讀媒體(例如，記憶體1660)。機器可讀媒體(例如，記憶體1660)可包括，但不限於快閃記憶體、光碟、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁性或光學卡、相變記憶體(PCM)、或其他類型之適用於儲存電子或電腦可執行指令的機器可讀媒體。例如，本揭露之實施例可被下載為電腦程式(例如，BIOS)，其可藉由經由 通訊連結(例如，數據機或網路連線)的資料信號從遠端電腦(例如，伺服器)傳送至請求電腦(例如，客戶端)。
連接1670包括用以使計算裝置1600能與外部裝置通訊的硬體裝置(例如，無線及/或有線連接器和通訊硬體)和軟體元件(例如，驅動器、協定堆疊)。計算裝置1600可以是單獨的裝置，如其他計算裝置、無線存取點或基地台、以及如耳機、印表機、或其他裝置的周邊裝置。
連接1670能包括多個不同類型的連接。概括來說，繪示計算裝置1600具有蜂巢式連接1672和無線連接1674。蜂巢式連接1672通常係指無線載波所提供(如經由GSM(行動通訊全球網路)或變化或衍生、CDMA(分碼多工存取)或變化或衍生、TDM(分時多工)或變化或衍生、或其他蜂巢式服務標準所提供)的蜂巢式網路連接。無線連接(或無線介面)1674係指不是蜂巢式的無線連接，且可包括個人區域網路(如藍芽、近場等)、區域網路(如Wi-Fi)、及/或廣域網路(如WiMax)、或其他無線通訊。
周邊連接1680包括用以製造周邊連接的硬體介面和連接器、以及軟體元件(例如，驅動程式、協定堆疊)。將了解計算裝置1600可以是連接至其他計算裝置的周邊裝置(「至」1682)、以及具有連接至它的周邊裝置(「從」1684)兩者。為了如管理(例如，下載及/或上載、改變、同步化)計算裝置1600上的內容之目的，計算裝置1600通常具有「對接」連接器來連接至其他計算裝置。 此外，對接連接器能使計算裝置1600連接至某些周邊裝置，其使計算裝置1600控制輸出至例如視聽或其他系統的內容。
除了專屬對接連接器或其他專屬連接硬體之外，計算裝置1600還能經由共同或標準為基的連接器來製造周邊連接1680。常見類型能包括通用序列匯流排(USB)連接器(其能包括一些不同的硬體介面之任一者)、包括微型顯示埠(MDP)的顯示埠、高解析度多媒體介面(HDMI)、火線、或其他類型。
在本說明書中提到的「一實施例」、「一個實施例」、「一些實施例」、或「其他實施例」係表示結合實施例所述之特定特徵、結構、或特性係包括在至少一些實施例而不一定是所有實施例中。「一實施例」、「一個實施例」、或「一些實施例」的各種出現不一定全指相同的實施例。若本說明書說明「可」、「可能」、或「可以」包括元件、特徵、結構、或特性，則不必包括特定元件、特徵、結構、或特性。若本說明書或申請專利範圍提到「一」或「一個」元件，則並不意味著只有其中一個元件。若本說明書或申請專利範圍提到「額外」元件，則並不排除有超過一個額外元件。
再者，在一或多實施例中，可以任何適當方式來結合特定特徵、結構、功能、或特性。例如，第一實施例在關聯於兩個實施例的特定特徵、結構、功能、或特性並非互斥的任何地方可與第二實施例結合。
儘管已結合其特定實施例來說明本揭露，但本領域之那些通常技藝者有鑑於前面說明將清楚明白上述實施例的許多替換、修改及變化。例如，其他記憶體架構(例如，動態RAM(DRAM))可使用所述之實施例。本揭露之實施例打算包括所有這樣的替換、修改及變化以落在所附之申請專利範圍的廣範圍內。
另外，為了簡單說明和討論，連接至積體電路(IC)晶片及其他元件的熟知電源/接地連線可能或可能不會顯示於所呈現的圖內，而以免模糊本揭露。此外，佈置可以方塊圖形式來顯示以免模糊本揭露，且亦有鑒於關於上述方塊圖佈置之實作的具體細節會高度依賴於實作本揭露的平台之事實(即，上述具體細節應適宜地在本領域之技藝者的範圍內)。這裡提出了具體細節(例如，電路)來說明本揭露之示範實施例，本領域之技藝者應清楚明白無需這些具體細節、或具有這些具體細節之變化便能實現本揭露。因此，本說明被視為說明性而不是限制性的。
下面的實例涉及其他實施例。可在一或更多實施例中的任何地方使用實例中的具體細節。也可針對方法或程序實作本文所述之設備的所有可選特徵。
例如，在一實施例中，一種設備包含：一第一處理核心；一第二處理核心；及一電源控制單元(PCU)，其可操作以：產生用於設備外部之一晶粒外調節器的一第一電壓識別信號(VID)，第一VID導致用於第一處理核心的一第一電源；及產生不同於第一VID的一第 二VID，第二VID導致用於第二處理核心的一第二電源。
在一實施例中，第二電源係低於第一電源。在一實施例中，第二處理核心係在比第一處理核心更低的一功率模式下操作。在一實施例中，第二處理核心包含一低壓降(LDO)調節器，用以回應於第二VID而產生第二電源。在一實施例中，LDO調節器係一數位LDO調節器。
在一實施例中，第一處理核心具有一數位低壓降(LDO)調節器，其可操作以在一旁路模式下進行以產生第一電源。在一實施例中，第一處理核心的數位LDO藉由實質上打開所有電源閘裝置以將第一電源提供至第一處理核心來在旁路模式下操作。在一實施例中，PCU可藉由一作業系統來操作。
在另一實例中，一種系統包含：一記憶體單元；一電源模組積體電路(PMIC)；及一處理器，耦接至PMIC和記憶體單元，處理器包含：一第一處理核心；一第二處理核心；及一電源控制單元(PCU)，其可操作以：產生用於PMIC的一第一電壓識別信號(VID)，第一VID導致用於第一處理核心的一第一電源；及產生不同於第一VID的一第二VID，第二VID導致用於第二處理核心的一第二電源。
在一實施例中，系統更包含：一無線介面，用以使處理器能與另一裝置通訊；及一顯示單元。在一實施例中，處理器係根據上述之設備。
在另一實例中，一種設備包含：複數個電源 閘電晶體，可被一數位匯流排控制，複數個電源閘電晶體可操作以將一第一電源提供至一處理核心，及接收一第二電源作為輸入；一類比至數位轉換器(ADC)，用以接收第一電源且產生第一電源的一數位輸出代表；及一控制器，用以接收第一電源的數位輸出代表及產生用於控制複數個電源閘電晶體的數位匯流排。
在一實施例中，設備更包含：一數位至類比轉換器(DAC)，用以將一電壓識別信號(VID)轉換成用於ADC的複數個類比信號。在一實施例中，VID係由一電源控制單元(PCU)產生。在一實施例中，設備更包含一解碼器，用以解碼控制器的一輸出以產生用於控制複數個電源閘電晶體的數位匯流排。在一實施例中，解碼器可操作以使設備藉由實質上打開複數個電源閘電晶體之所有者來在旁路模式下操作。在一實施例中，解碼器可操作以產生使所有複數個電源閘電晶體關閉的數位信號。在一實施例中，控制器包含一積分器。在一實施例中，控制器可操作以補償關聯於具有第一電源之一節點的極點。在一實施例中，複數個電源閘電晶體係p型電晶體。
在另一實例中，一種系統包含：一電源模組積體電路(PMIC)，用以提供一電源；及一處理器，耦接至PMIC，處理器包含：一第一處理核心，具有一第一數位低壓降(LDO)調節器，包括：複數個電源閘電晶體，可被一數位匯流排控制，複數個電源閘電晶體可操作以將一第一電源提供至一處理核心，及接收電源作為來自PMIC的 輸入；一類比至數位轉換器(ADC)，用以接收第一電源且產生第一電源的一數位輸出代表；及一控制器，用以接收第一電源的數位輸出代表及產生用於控制複數個電源閘電晶體的數位匯流排。
在一實施例中，第一處理核心係根據上述之設備。在一實施例中，系統更包含一第二處理核心，具有一第二數位LDO。在一實施例中，處理器包含一電源控制單元(PCU)，其可操作以產生用於PMIC的一第一電壓識別信號(VID)，第一VID導致用於第一數位LDO的電源。在一實施例中，PCU更可操作以產生用於第二數位LDO的第二VID，第二VID不同於第一VID，第二VID導致用於第二處理核心的一第二電源。在一實施例中，第一數位LDO可操作以藉由實質上打開電源閘電晶體之所有者來在旁路模式下操作。
在一實施例中，設備包含複數個列的電源閘電晶體；及一控制器，用以控制在複數個列中之各列中的電源閘電晶體，其中控制器可操作以隨著時間推移而輪換主動電源閘列，使得總主動電源閘在輪換期間係相同的。在一實施例中，設備更包含複數個電池組，其中每個電池組包括複數個列的電源閘電晶體。在一實施例中，設備更包含一行解碼器，用以判定每組中哪些列的電源閘電晶體被打開或關閉。
在一實施例中，控制器可操作以控制行解碼器。在一實施例中，控制器可操作以隨著時間推移而在每 一時脈週期輪換主動電源閘列。在一實施例中，在二進制加權架構中組織複數個列的電源閘電晶體。在一實施例中，在溫度計加權架構中組織複數個列的電源閘電晶體。
在另一實例中，一種系統包含：一電源模組積體電路(PMIC)，用以提供一電源；及一處理器，耦接至PMIC，處理器包含：一第一處理核心，具有如上所述之設備的一電源模組。在一實施例中，複數個電源閘電晶體係被一數位匯流排控制，複數個電源閘電晶體可操作以將一第一電源提供至一處理核心，及從PMIC接收電源作為輸入。
在一實施例中，電源模組更包含：一類比至數位轉換器(ADC)，用以接收第一電源且產生第一電源的一數位輸出代表；及一控制器，用以接收第一電源的複數個電源閘電晶體及產生用於控制複數個電源閘電晶體的數位匯流排。
在一實施例中，系統更包含：一無線介面，用以使處理器能與其他裝置通訊。在一實施例中，系統更包含一記憶體單元，耦接至處理器。在一實施例中，系統更包含一顯示單元。
提出了摘要，其將使讀者能確定本技術揭露的本質和要旨。了解所提出的摘要將不用來限制申請專利範圍之範圍或含義。下面的申請專利範圍特此被併入詳細說明中，其中主張其本身的每個申請專利範圍係作為單獨的實施例。
100‧‧‧電源架構
101‧‧‧處理器
102‧‧‧電源模組積體電路
103‧‧‧作業系統
104‧‧‧控制單元
1051-N‧‧‧處理核心
106‧‧‧外部電源
107‧‧‧外部VID
108‧‧‧第一電源
109‧‧‧內部VID
1101-N‧‧‧數位低壓降電壓調節器

Claims (19)

  1. 一種設備，包含：一第一處理核心；一第二處理核心；及一電源控制單元(PCU)，其可操作以：產生用於該設備外部之一晶粒外調節器的一第一電壓識別信號(VID)，該第一VID導致用於該第一處理核心的一第一電源；及產生不同於該第一VID的一第二VID，該第二VID導致用於該第二處理核心的一第二電源，其中該第一處理核心具有一數位低壓降(LDO)調節器，其可操作以在一旁路模式下進行以產生該第一電源。
  2. 如申請專利範圍第1項所述之設備，其中該第二電源的準位係低於該第一電源的準位。
  3. 如申請專利範圍第1項所述之設備，其中該第二處理核心係在比該第一處理核心更低的一功率模式下操作。
  4. 如申請專利範圍第1項所述之設備，其中該第二處理核心包含一低壓降(LDO)調節器，用以回應於該第二VID而產生該第二電源。
  5. 如申請專利範圍第4項所述之設備，其中該LDO調節器係一數位LDO調節器。
  6. 如申請專利範圍第1項所述之設備，其中該第一處理核心的該數位LDO藉由實質上打開所有電源閘裝置以將該第一電源提供至該第一處理核心來在旁路模式下操作。
  7. 如申請專利範圍第1項所述之設備，其中該PCU可藉由一作業系統來操作。
  8. 一種系統，包含：一記憶體單元；一電源模組積體電路(PMIC)；一處理器，耦接至該PMIC和該記憶體單元，該處理器具有一種如申請專利範圍第1項至第7項之任一項所述之設備；及一無線介面，用以使該處理器能與另一裝置通訊。
  9. 如申請專利範圍第8項所述之系統，更包含一顯示單元。
  10. 如申請專利範圍第9項所述之系統，其中該顯示單元係一觸控螢幕。
  11. 一種設備，包含：複數個電源閘電晶體，可被一數位匯流排控制，該複數個電源閘電晶體可操作以將一第一電源提供至一處理核心，及接收一第二電源作為輸入；一類比至數位轉換器(ADC)，用以接收該第一電源且產生該第一電源的一數位輸出代表；及一控制器，用以接收該第一電源的該數位輸出代表及產生用於控制該複數個電源閘電晶體的該數位匯流排。
  12. 如申請專利範圍第11項所述之設備，更包含一數位至類比轉換器(DAC)，用以將一電壓識別信號(VID)轉換成用於該ADC的複數個類比信號。
  13. 如申請專利範圍第11項所述之設備，其中該VID係由一電源控制單元(PCU)產生。
  14. 如申請專利範圍第11項所述之設備，更包含一解碼器，用以解碼該控制器的一輸出以產生用於控制該複數個電源閘電晶體的該數位匯流排。
  15. 如申請專利範圍第14項所述之設備，其中該解碼器可操作以使該設備藉由實質上打開該複數個電源閘電晶體之所有者來在旁路模式下操作。
  16. 如申請專利範圍第14項所述之設備，其中該解碼器可操作以產生使所有該複數個電源閘電晶體關閉的數位信號。
  17. 如申請專利範圍第11項所述之設備，其中該控制器包含一積分器。
  18. 如申請專利範圍第11項所述之設備，其中該控制器可操作以補償關聯於具有該第一電源之一節點的極點，且其中該複數個電源閘電晶體係p型電晶體。
  19. 一種系統，包含：一記憶體單元；一電源模組積體電路(PMIC)；一處理器，耦接至該PMIC和該記憶體單元，該處理器具有一種如申請專利範圍第11項至第18項之任一項所述之設備；及一無線介面，用以使該處理器能與另一裝置通訊。
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TW105102032A TWI622873B (zh) 2013-02-04 2014-01-21 複數電壓識別（ｖｉｄ）電源架構，數位可合成低壓降調節器及用於改善電源閘之可靠度的設備

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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103197717B (zh) * 2013-02-28 2015-11-25 华为技术有限公司 自适应电压调整方法、芯片以及系统
US10698432B2 (en) * 2013-03-13 2020-06-30 Intel Corporation Dual loop digital low drop regulator and current sharing control apparatus for distributable voltage regulators
US9823719B2 (en) 2013-05-31 2017-11-21 Intel Corporation Controlling power delivery to a processor via a bypass
CN105378587B (zh) * 2013-06-04 2019-12-17 Trw汽车美国有限责任公司 优化的电源架构
TWI569137B (zh) * 2013-09-04 2017-02-01 Ｉｄｔ歐洲有限公司 Fpga功率管理系統
EP2849020B1 (en) * 2013-09-13 2019-01-23 Dialog Semiconductor GmbH A dual mode low dropout voltage regulator
US9784791B2 (en) * 2014-07-18 2017-10-10 Intel Corporation Apparatus and method to debug a voltage regulator
US9417961B2 (en) * 2014-11-18 2016-08-16 HGST Netherlands B.V. Resource allocation and deallocation for power management in devices
US10528117B2 (en) 2014-12-22 2020-01-07 Qualcomm Incorporated Thermal mitigation in devices with multiple processing units
US9874922B2 (en) * 2015-02-17 2018-01-23 Intel Corporation Performing dynamic power control of platform devices
US9379727B1 (en) 2015-02-23 2016-06-28 Qualcomm Incorporated Transmit digital to analog converter (DAC) spur attenuation
WO2016202223A1 (en) 2015-06-16 2016-12-22 The Hong Kong University Of Science And Technology Three-dimensional power stage and adaptive pipeline control
US9608605B2 (en) * 2015-08-06 2017-03-28 Futurewei Technologies, Inc. Apparatus and scheme for IO-pin-less calibration or trimming of on-chip regulators
US20170052552A1 (en) * 2015-08-21 2017-02-23 Qualcomm Incorporated Single ldo for multiple voltage domains
US10126766B2 (en) 2016-01-26 2018-11-13 Samsung Electronics Co., Ltd. Low dropout voltage (LDO) regulator including a dual loop circuit and an application processor and a user device including the same
US10684671B2 (en) * 2016-05-27 2020-06-16 Qualcomm Incorporated Adaptively controlling drive strength of multiplexed power from supply power rails in a power multiplexing system to a powered circuit
CN106527644B (zh) * 2016-12-20 2019-06-18 成都芯源系统有限公司 一种供电电源及其控制方法
CN106849620B (zh) * 2016-12-30 2019-09-13 华为技术有限公司 电压调整方法、控制器和芯片
US9899922B1 (en) 2017-02-13 2018-02-20 Qualcomm Incorporated Digital sub-regulators
US10122347B2 (en) 2017-04-03 2018-11-06 Intel Corporation Adaptive voltage system for aging guard-band reduction
US10558259B2 (en) 2017-05-25 2020-02-11 International Business Machines Corporation Dynamic voltage control
US10218273B2 (en) * 2017-06-26 2019-02-26 Advanced Micro Devices, Inc. On die voltage regulation with distributed switches
TWI678606B (zh) * 2017-10-27 2019-12-01 緯創資通股份有限公司 強化負載瞬態響應補償的電路以及方法
US10944418B2 (en) 2018-01-26 2021-03-09 Mediatek Inc. Analog-to-digital converter capable of generate digital output signal having different bits
US10908673B2 (en) * 2018-02-07 2021-02-02 Intel Corporation Reliable digital low dropout voltage regulator
DE112019002299T5 (de) 2018-09-14 2021-03-18 Intel Corporation Variabel adaptiver integrierter computational digital low-dropout-regler
US10666259B1 (en) * 2018-12-21 2020-05-26 Intel Corporation Current steering level-shifter
TWI703434B (zh) * 2019-01-08 2020-09-01 崛智科技有限公司 半導體裝置
IT201900003331A1 (it) * 2019-03-07 2020-09-07 St Microelectronics Srl Circuito regolatore di tensione e corrispondente procedimento
US11177729B2 (en) * 2019-04-16 2021-11-16 Nxp Usa, Inc. Adaptive and efficient standby power supply scheme for next generation low power automotive systems
US11073897B2 (en) 2019-07-29 2021-07-27 Micron Technology, Inc. Power management integrated circuit based system management bus isolation
US11163327B2 (en) 2019-11-18 2021-11-02 International Business Machines Corporation Digitally assisted low dropout (LDO) voltage regulator
US11429172B2 (en) * 2020-01-06 2022-08-30 Intel Corporation Digital linear regulator clamping method and apparatus
US11435426B2 (en) 2020-01-09 2022-09-06 International Business Machines Corporation Current measurement in power-gated microprocessors
WO2021221611A1 (en) * 2020-04-28 2021-11-04 Hewlett-Packard Development Company, L.P. Power mode transition
KR20220037280A (ko) 2020-09-17 2022-03-24 삼성전자주식회사 전력 제공 방법 및 이를 이용하는 전자 장치
US11640834B2 (en) * 2020-10-24 2023-05-02 Mediatek Singapore Pte. Ltd. Voltage droop reduction with a secondary power supply
CN112416041B (zh) * 2020-11-18 2023-04-07 海光信息技术股份有限公司 一种数字低压差稳压器、晶体管抗老化方法及电子设备
US20220374035A1 (en) * 2021-05-18 2022-11-24 Texas Instruments Incorporated Digital ldo passgate rotation
TWI801922B (zh) * 2021-05-25 2023-05-11 香港商科奇芯有限公司 電壓調節器
US20210311517A1 (en) * 2021-06-18 2021-10-07 Intel Corporation Voltage Regulator Circuit Systems And Methods
US20210311537A1 (en) * 2021-06-18 2021-10-07 Intel Corporation Supply Voltage Control Systems And Methods For Integrated Circuits
EP4109216A1 (en) * 2021-06-21 2022-12-28 Samsung Electronics Co., Ltd. System-on-chip including low-dropout regulator
US11822418B2 (en) * 2021-11-29 2023-11-21 Dell Products L.P. System and method for power consumption management
US20230208437A1 (en) * 2021-12-23 2023-06-29 Intel Corporation Thermometer encoding and ganging of power gates

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US622943A (en) 1899-04-11 Acetylene-gas generator
US6317069B1 (en) 1999-05-06 2001-11-13 Texas Instruments Incorporated Digital-to-analog converter employing binary-weighted transistor array
US6229443B1 (en) 2000-06-23 2001-05-08 Single Chip Systems Apparatus and method for detuning of RFID tag to regulate voltage
US6552932B1 (en) 2001-09-21 2003-04-22 Sandisk Corporation Segmented metal bitlines
US7013396B2 (en) * 2002-09-26 2006-03-14 Intel Corporation Circuit for enabling dual mode safe power-on sequencing
US7698583B2 (en) * 2002-10-03 2010-04-13 Via Technologies, Inc. Microprocessor capable of dynamically reducing its power consumption in response to varying operating temperature
US7408577B2 (en) * 2003-04-09 2008-08-05 Micron Technology, Inc. Biasing scheme for large format CMOS active pixel sensors
US7131089B2 (en) * 2003-06-20 2006-10-31 Texas Instruments Incorporated Computer program for programming an integrated circuit speed capability indicator
US7760525B2 (en) * 2003-08-21 2010-07-20 Marvell World Trade Ltd. Voltage regulator
US7872454B2 (en) * 2003-08-21 2011-01-18 Marvell World Trade Ltd. Digital low dropout regulator
US7966511B2 (en) * 2004-07-27 2011-06-21 Intel Corporation Power management coordination in multi-core processors
DE102005009364B8 (de) * 2005-03-01 2008-10-16 Infineon Technologies Ag Verfahren zur Steuerung der Spannungsversorgung eines Halbleiter-Bauelements, sowie Halbleiter-Bauelement
KR101108397B1 (ko) * 2005-06-10 2012-01-30 엘지전자 주식회사 멀티-코어 프로세서의 전원 제어 장치 및 방법
US7490254B2 (en) 2005-08-02 2009-02-10 Advanced Micro Devices, Inc. Increasing workload performance of one or more cores on multiple core processors
US7523336B2 (en) * 2006-02-15 2009-04-21 International Business Machines Corporation Controlled power sequencing for independent logic circuits that transfers voltage at a first level for a predetermined period of time and subsequently at a highest level
US7681054B2 (en) * 2006-10-03 2010-03-16 International Business Machines Corporation Processing performance improvement using activity factor headroom
US20080273391A1 (en) * 2007-05-04 2008-11-06 Microchip Technology Incorporated Regulator Bypass Start-Up in an Integrated Circuit Device
US7760011B2 (en) * 2007-08-10 2010-07-20 Texas Instruments Incorporated System and method for auto-power gating synthesis for active leakage reduction
US20090049314A1 (en) * 2007-08-13 2009-02-19 Ali Taha Method and System for Dynamic Voltage and Frequency Scaling (DVFS)
US20090066303A1 (en) * 2007-09-06 2009-03-12 Texas Instruments Incorporated Voltage regulator with testable thresholds
US20090085552A1 (en) * 2007-09-29 2009-04-02 Olivier Franza Power management using dynamic embedded power gate domains
US7710796B2 (en) 2007-11-06 2010-05-04 International Business Machines Corporation Level shifter for boosting wordline voltage and memory cell performance
US8601292B2 (en) * 2008-03-31 2013-12-03 Intel Corporation Supply margining method and apparatus
US8127160B2 (en) * 2008-10-13 2012-02-28 International Business Machines Corporation Dynamic frequency and voltage scaling for a computer processor
JP5374120B2 (ja) * 2008-11-14 2013-12-25 ルネサスエレクトロニクス株式会社 半導体集積回路装置
TWI375915B (en) 2008-12-11 2012-11-01 Asmedia Technology Inc Voltage identification processor, circuit and method for generating voltage
TWI380162B (en) * 2008-12-15 2012-12-21 Asmedia Technology Inc Method for transaforming voltage identification code and computer system
US20100162256A1 (en) * 2008-12-18 2010-06-24 Alexander Branover Optimization of application power consumption and performance in an integrated system on a chip
US8190930B2 (en) * 2009-03-30 2012-05-29 Intel Corporation Methods and apparatuses for controlling thread contention
US8661274B2 (en) * 2009-07-02 2014-02-25 Qualcomm Incorporated Temperature compensating adaptive voltage scalers (AVSs), systems, and methods
US8228080B2 (en) * 2009-07-24 2012-07-24 Freescale Semiconductor, Inc. Device and method for current estimation
KR101053532B1 (ko) 2009-09-30 2011-08-03 주식회사 하이닉스반도체 반도체 메모리 장치 및 비트라인 감지증폭회로 구동방법
US8635470B1 (en) * 2009-12-16 2014-01-21 Applied Micro Circuits Corporation System-on-chip with management module for controlling processor core internal voltages
US8990591B2 (en) * 2009-12-31 2015-03-24 Intel Corporation Power management system for selectively changing the power state of devices using an OS power management framework and non-OS power management framework
US8289798B2 (en) * 2010-03-17 2012-10-16 International Business Machines Corporation Voltage regulator bypass in memory device
US20110265090A1 (en) * 2010-04-22 2011-10-27 Moyer William C Multiple core data processor with usage monitoring
US8441241B2 (en) * 2010-05-03 2013-05-14 Intel Corporation Methods and systems to digitally balance currents of a multi-phase voltage regulator
US8471542B2 (en) * 2010-05-20 2013-06-25 Google Inc. Adaptive gate drive power control systems and methods
US8484498B2 (en) * 2010-08-26 2013-07-09 Advanced Micro Devices Method and apparatus for demand-based control of processing node performance
US8943334B2 (en) * 2010-09-23 2015-01-27 Intel Corporation Providing per core voltage and frequency control
US8539262B2 (en) * 2010-12-09 2013-09-17 Intel Corporation Apparatus, method, and system for improved power delivery performance with a dynamic voltage pulse scheme
TWI421662B (zh) 2010-12-20 2014-01-01 Richtek Technology Corp 改善電壓識別瞬變響應的方法以及電壓調節器
WO2012104673A1 (en) 2011-01-31 2012-08-09 Freescale Semiconductor, Inc. Integrated circuit device, voltage regulation circuitry and method for regulating a voltage supply signal
US20120297232A1 (en) * 2011-05-16 2012-11-22 Bircher William L Adjusting the clock frequency of a processing unit in real-time based on a frequency sensitivity value
EP2795889A4 (en) * 2011-12-21 2015-08-05 Intel Corp APPARATUS, METHOD AND SYSTEM FOR ADAPTIVE ADHESION OF TEMPERATURE REVERSING DEPENDENCE
WO2013100890A1 (en) * 2011-12-27 2013-07-04 Intel Corporation Methods and systems to control power gates during an active state of a gated domain based on load conditions of the gated domain
US9323316B2 (en) * 2012-03-13 2016-04-26 Intel Corporation Dynamically controlling interconnect frequency in a processor
CN104204825B (zh) * 2012-03-30 2017-06-27 英特尔公司 动态测量处理器中的功耗
US9594412B2 (en) * 2012-03-30 2017-03-14 Intel Corporation Controlling power gate circuitry based on dynamic capacitance of a circuit
US8629713B2 (en) * 2012-05-29 2014-01-14 Freescale Semiconductor, Inc. System and method for controlling bypass of a voltage regulator
US8904253B2 (en) * 2012-06-25 2014-12-02 Intel Corporation Method and apparatus for testing I/O boundary scan chain for SoC's having I/O's powered off by default
US9069370B2 (en) * 2012-06-29 2015-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Digital low drop-out regulator
US9081577B2 (en) * 2012-12-28 2015-07-14 Intel Corporation Independent control of processor core retention states
US9823719B2 (en) * 2013-05-31 2017-11-21 Intel Corporation Controlling power delivery to a processor via a bypass
US9904752B2 (en) * 2015-01-28 2018-02-27 Mediatek Inc. Methods for distributing power in layout of IC

Also Published As

Publication number Publication date
TW201706776A (zh) 2017-02-16
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CN107066069A (zh) 2017-08-18
US20170031411A1 (en) 2017-02-02
DE102014001268A1 (de) 2014-08-07
CN103984670A (zh) 2014-08-13

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