JP5374120B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
JP5374120B2
JP5374120B2 JP2008291929A JP2008291929A JP5374120B2 JP 5374120 B2 JP5374120 B2 JP 5374120B2 JP 2008291929 A JP2008291929 A JP 2008291929A JP 2008291929 A JP2008291929 A JP 2008291929A JP 5374120 B2 JP5374120 B2 JP 5374120B2
Authority
JP
Japan
Prior art keywords
power supply
power
supply line
reference potential
reference voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008291929A
Other languages
English (en)
Other versions
JP2010118590A (ja
Inventor
敏夫 佐々木
一樹 福岡
涼 森
義彦 安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2008291929A priority Critical patent/JP5374120B2/ja
Priority to US12/608,105 priority patent/US8044709B2/en
Priority to CN200910222437.9A priority patent/CN101739117B/zh
Publication of JP2010118590A publication Critical patent/JP2010118590A/ja
Priority to US13/244,553 priority patent/US8253481B2/en
Priority to US13/562,157 priority patent/US8421527B2/en
Application granted granted Critical
Publication of JP5374120B2 publication Critical patent/JP5374120B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Description

本発明は、半導体集積回路装置の低消費電力化技術に関し、特に、低消費電力制御が行われる複数の電源領域を備えた半導体集積回路装置における高精度な低消費電力化に有効な技術に関する。
近年、半導体集積回路装置においては、低消費電力化の要求が非常に強くなっており、低消費電力化技術としては、たとえば、コア電源領域（たとえば、論理ブロック毎）を分割し、その分割された領域毎に電源のＯＮ／ＯＦＦを制御するとともに、低速動作時などの場合に、電源電圧ＶＤＤを制御して消費電力を低減するものが知られている。
この低消費電力化技術は、たとえば、ソフトウェアの制御によって、半導体集積回路装置の動作状況を判断し、該半導体集積回路装置を統括するシステムコントローラなどによってコア電源領域のＯＮ／ＯＦＦを制御している。また、制御される電源電圧は、半導体集積回路装置の外部から供給されている。
また、この種の半導体集積回路装置における低消費電力化技術においては、たとえば、横方向に２個設けられた低しきい値ｐチャネルＭＯＳトランジスタと横方向に２個設けられた低しきい値ｎチャネルＭＯＳトランジスタを縦方向に配列し、ｐチャネルＭＯＳトランジスタの上隣に高しきい値ｐチャネルＭＯＳトランジスタを配置し、低しきい値ｎチャネルＭＯＳトランジスタの下隣に高しきい値ｎチャネルＭＯＳトランジスタを配置した基本セルを使用するものがある（たとえば、特許文献１参照）。
特開平１０−１２５８７８号公報
ところが、上記のような半導体集積回路装置における低消費電力化技術では、次のような問題点があることが本発明者により見い出された。
各コアに供給される電源電圧は、要求される動作速度などによって異なっているので、複数の電圧レベルの電源電圧を低速動作時に供給することが望ましい。その場合、電源電圧を供給する電源配線も異なる電源電圧毎に複数本必要となっていまい、レイアウト面積が大きくなるだけでなく、配線ネットとして高抵抗となってしまい、電源電圧ドロップなどを招いてしまう恐れがある。
本発明の目的は、低消費電力化構造における回路レイアウト面積を大幅に増加させることなく、きめ細かな低電圧制御を行うことのできる技術を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、電源電圧が供給される第１の電源線と、基準電圧が供給される第２の電源線と、基準電位が供給される第３の電源線と、該第１の電源線と該第２の電源線との間に接続され、個別の低消費電力モードが制御される電源領域と、制御信号に基づいて、第２の電源線に基準電圧を供給する基準電圧用レギュレータと、第２の電源線と第３の電源線との間に接続され、制御信号に基づいて、第２の電源線と第３の電源線とを導通、または非導通とする電源スイッチ制御部と、電源領域の動作状況をそれぞれ判断し、基準電圧用レギュレータ、および電源スイッチ制御部を制御する消費電力制御部とを備え、該消費電力制御部は、低消費電力モードの１つである低速モードとする際に、基準電圧用レギュレータが基準電圧を第２の電源線に供給させるように制御し、電源スイッチ制御部が第２の電源線と第３の電源線とを非導通とするように制御を行い、低速モードとなる任意の電源領域を、第１の電源線に供給される電源電圧と第２の電源線に供給される基準電圧との間で動作させ、低消費電力モードの１つであるスタンバイモード時には、基準電圧用レギュレータの動作を停止させるように制御し、電源スイッチ制御部が、第２の電源線と第３の電源線とが非導通となるように制御を行い、スタンバイモードとなる任意の電源領域への電源電圧の供給を遮断させ、通常動作時には、基準電圧用レギュレータの動作を停止させ、電源スイッチ制御部が第２の電源線と第３の電源線とを非導通するように制御を行い、通常動作となる任意の電源領域を、第１の電源線に供給される電源電圧と第３の電源線に供給される基準電位との間で動作させるものである。
また、本発明は、電源電圧が供給される第１の電源線と、基準電圧が供給される第２の電源線と、基準電位が供給される第３の電源線と、第１の電源線と第２の電源線との間に接続され、個別の低消費電力モードが制御される電源領域と、制御信号に基づいて、第２の電源線に基準電圧を供給する基準電圧用レギュレータと、第２の電源線と第３の電源線との間に接続され、制御信号に基づいて、第２の電源線と第３の電源線とを導通または非導通、または基準電圧とする電源スイッチ制御部と、該電源領域の動作状況をそれぞれ判断し、基準電圧用レギュレータ、および電源スイッチ制御部を制御する消費電力制御部とを備え、該消費電力制御部は、低消費電力モードの１つである低速モードとする際に、基準電圧用レギュレータは電源スイッチのゲートを制御し、基準電圧を第２の電源線に供給させるように制御し、電源スイッチ制御部が第２の電源線と第３の電源線とを非導通とするように制御を行い、低速モードとなる任意の電源領域を、第１の電源線に供給される電源電圧と第２の電源線に供給される基準電圧との間で動作させ、低消費電力モードの１つであるスタンバイモード時には、基準電圧用レギュレータの動作を停止させるように制御し、電源スイッチ制御部が、第２の電源線と第３の電源線とが非導通となるように制御を行い、スタンバイモードとなる任意の電源領域への電源電圧の供給を遮断させ、通常動作時には、基準電圧用レギュレータの動作を停止させ、電源スイッチ制御部が第２の電源線と第３の電源線とを導通するように制御を行い、通常動作となる任意の電源領域を、第１の電源線に供給される電源電圧と第３の電源線に供給される基準電位との間で動作させるものである。
また、本発明は、電源電圧が供給される第１の電源線と、基準電圧が供給される第２の電源線と、基準電位が供給される第３の電源線と、第１の電源線と第２の電源線との間に接続され、個別の低消費電力モードが制御される電源領域と、第２の電源線と第３の電源線との間に接続され、制御信号に基づいて、第２の電源線と第３の電源線とを導通または非導通とする電源スイッチ制御部と、電源領域の動作状況をそれぞれ判断し、電源スイッチ制御部、および外部接続され、制御信号に基づいて第２の電源線に基準電圧を供給する基準電圧用レギュレータを制御する消費電力制御部とを備え、消費電力制御部は、低消費電力モードの１つである低速モードとする際に、基準電圧用レギュレータは電源スイッチのゲートを制御し、基準電圧を第２の電源線に供給させるように制御し、電源スイッチ制御部が第２の電源線と第３の電源線とを非導通とするように制御を行い、低速モードとなる任意の電源領域を、第１の電源線に供給される電源電圧と第２の電源線に供給される基準電圧との間で動作させ、低消費電力モードの１つであるスタンバイモード時には、基準電圧用レギュレータの動作を停止させるように制御し、電源スイッチ制御部が、第２の電源線と第３の電源線とが非導通となるように制御を行い、スタンバイモードとなる任意の電源領域への電源電圧の供給を遮断させ、通常動作時には、基準電圧用レギュレータの動作を停止させ、電源スイッチ制御部が第２の電源線と第３の電源線とを導通するように制御を行い、通常動作となる任意の電源領域を、第１の電源線に供給される電源電圧と第３の電源線に供給される基準電位との間で動作させるものである。
また、本願のその他の発明の概要を簡単に示す。
本発明は、前記電源スイッチ制御部が、第２の電源線と第３の電源線との間に接続された複数のトランジスタからなるスイッチ部と、該スイッチ部の動作制御を行うスイッチ制御部とよりなり、該スイッチ制御部は、消費電力制御部から出力される制御信号に基づいて、スイッチ制御信号を生成するロジック部と、該ロジック部から出力されるスイッチ制御信号に基づいて、スイッチ部を動作制御する駆動制御信号を生成するインバータ部とを備え、該インバータ部は、ＰチャネルＭＯＳからなる大電力駆動用の第１のトランジスタと、ＰチャネルＭＯＳからなる小電力駆動用の第２のトランジスタと、ＮチャネルＭＯＳからなる第３のトランジスタとからなり、並列接続された第１、および第２のトランジスタと第３のトランジスタとが直列接続された構成からなり、ロジック部は、消費電力制御部がスタンバイモードから通常動作に復帰する制御信号を出力した際に、任意の期間、第２のトランジスタを駆動させた後、第１のトランジスタを駆動させる制御を行うものである。
また、本発明は、前記半導体集積回路装置が、少なくとも２つの半導体チップが搭載されるシステムインパッケージ構成からなり、基準電圧用レギュレータが１つの半導体チップで構成されたものである。
さらに、本発明は、前記基準電圧用レギュレータが生成する基準電圧が、半導体チップ外部に形成された電源バスを介して第２の電源線に給電されるものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）各電源領域毎に高精度な低消費電力制御を行うことができる。
（２）電源領域における低速モードから通常動作モードへの復帰を高速化することができる。
（３）上記（１）、（２）により、半導体集積回路装置における性能を低下させることなく、最適な低消費電力化を実現することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置の構成例を示す説明図、図２は、図１の半導体集積回路装置におけるチップレイアウトの一例を示すレイアウト図、図３は、図１の半導体集積回路装置に設けられた低電力駆動回路におけるレイアウト例を示した説明図、図４は、図１の半導体集積回路装置に設けられた電源スイッチコントローラの構成を示す説明図、図５は、図１の半導体集積回路装置に設けられた電源スイッチコントローラ、および低電力駆動回路による仮想基準電位の電圧制御例を示す説明図、図６は、本発明の実施の形態１による電源スイッチコントローラの他の構成例を示す説明図、図７は、図１の半導体集積回路装置に設けられた電源遮断制御部の動作例を示すタイミングチャートである。
本実施の形態１において、半導体集積回路装置１は、図１に示すように、電源領域となる領域２1 〜２5 、不定伝播防止回路３〜５、電源スイッチコントローラ６〜８、低電力駆動回路９，１０、電源スイッチ部１１〜１３、およびシステムコントローラ１４などから構成されている。
領域２1 〜２5 は、たとえば、機能ブロック毎の領域であり、たとえば、領域２1 〜２3 は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などからなる。また、領域２4 は、たとえば、クロック系統の論理回路領域であり、領域２5 は、アナログ回路などから構成されている。これら領域２4 ，２5 は、低消費電力制御が行われない、常時電源電圧が供給される領域である。
領域２1 と領域２2 、領域２2 と領域２3 、ならびに領域２3 と領域２4 とは、不定伝播防止回路３〜５を介してそれぞれ接続されている。領域２1 〜２4 には、電源電圧ＶＤＤが供給されるように接続されている。領域２5 は、アナログ電源電圧ＶＣＣＡとアナログ基準電位ＶＳＳＡとの間に接続されている。
また、電源スイッチ制御を構成する電源スイッチコントローラ６〜８、基準電圧用レギュレータである低電力駆動回路９，１０、電源スイッチ制御を構成する電源スイッチ部１１〜１３、ならびに消費電力制御部となるシステムコントローラ１４によって電源遮断制御部ＰＣが構成されている。
電源スイッチ部１１は、領域２1 と基準電位ＶＳＳとの間に接続されており、電源スイッチ部１２は、領域２2 と基準電位ＶＳＳとの間に接続され、電源スイッチ部１３は、領域２3 と基準電位ＶＳＳとの間に接続されている。
さらに、電源スイッチ部１１と領域２1 と接続部には、低電力駆動回路９が接続されており、該接続部が、仮想基準電位ＶＳＳＭ１となる。電源スイッチ部１２と領域２2 と接続部には、低電力駆動回路１０が接続されており、この接続部が仮想基準電位ＶＳＳＭ２となっている。
低電力駆動回路９は、システムコントローラ１４から出力されるイネーブル信号ＥＮ１に基づいて、仮想基準電位ＶＳＳＭ１の電圧レベルを制御する。低電力駆動回路１０は、システムコントローラ１４から出力されるイネーブル信号ＥＮ２に基づいて、仮想基準電位ＶＳＳＭ２の電圧レベルを制御する。
電源スイッチ部１１〜１３は、たとえば、複数のＮチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが並列接続された構成からなる。電源スイッチコントローラ６は、電源スイッチ部１１のＯＮ（導通）またはＯＦＦ（非導通）動作の制御を行う。また、電源スイッチコントローラ７は、電源スイッチ部１２のＯＮ／ＯＦＦ動作の制御を行い、電源スイッチコントローラ８は、電源スイッチ部１３のＯＮ／ＯＦＦ動作の制御を行う。
また、電源スイッチコントローラ６〜８、ならびに低電力駆動回路９，１０には、システムコントローラ１４が接続されており、これら電源スイッチコントローラ６〜８、ならびに低電力駆動回路９，１０は、システムコントローラ１４の制御に基づいて動作を行う。システムコントローラ１４は、半導体集積回路装置１の動作を統括する。
半導体集積回路装置１においては、各領域２1 〜２3 と基準電位ＶＳＳとの間に設けられた電源スイッチ部１１〜１３をＯＮ／ＯＦＦさせることによって、各領域２1 〜２3 内での内部電源遮断を行い、スタンバイ（待機）時のリーク電流（サブスレッショルドリーク、ゲートトンネルリーク、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）など)を削減する。
電源スイッチコントローラ６〜８は、システムコントローラ１４から出力されるリクエスト信号ＲＥＱを受けると、電源スイッチ部のＯＮ／ＯＦＦ制御を行う。そして、ＯＮ制御処理が完了した時点で電源復帰完了信号ａｃｋをシステムコントローラ１４に出力する。
また、システムコントローラ１４と電源スイッチコントローラ６〜８の間には、必要に応じて、レベルシフタが挿入される。レベルシフタは、電源電圧ＶＣＣ／電源電圧ＶＤＤ変換を行う。
低消費電力制御による電源遮断時には、遮断された領域からの出力信号はすべて不定となるため、システムコントローラ１４からの制御信号により、不定伝播防止回路３〜５で信号レベルを固定し、電源オン領域への不定伝播による誤動作を防ぐ。
以上のように、半導体集積回路装置１の電源遮断は機能ブロック（領域２1 〜２3 ）毎に実施され、電源の遮断／復帰はシステムコントローラ１４とのハンドシェイクで実施される。
さらに、仮想基準電位ＶＳＳＭ１，ＶＳＳＭ２の電圧レベルを低電力駆動回路９，１０によってそれぞれ制御するので、システムコントローラ１４の指示で半導体集積回路装置１の動作モードに応じた仮想基準電位の電圧レベルが制御される。
たとえば、ＣＰＵ／ＤＳＰなどは、通常の動作モードは高速で使用し、スタンバイ状態に移行したり、低速(モード)で処理したい場合に、低電力駆動回路９，１０によって仮想基準電位ＶＳＳＭ１／ＶＳＳＭ２に、基準電圧となる任意の電圧を印加する。
また、電源スイッチ部によって電源を遮断したスタンバイ状態から、高速動作に移行する際には復帰処理に手続き時間を要するので、高速動作にすばやく復帰したい領域などに低電力駆動回路を付加適用することも有効である。
図２は、図１の半導体集積回路装置におけるチップレイアウトの一例を示すレイアウト図である。
図２において、半導体チップ２６の左上方には、領域２3 がレイアウトされており、該半導体チップ２６の右上方には、領域２2 がレイアウトされている。これら領域２3 と領域２2 との間には、不定伝播防止回路５が配置されている。
領域２2 の下方には、不定伝播防止回路３がレイアウトされており、該不定伝播防止回路３の下方には、領域２1 がレイアウトされている。また、領域２3 の下方には、領域２4 がレイアウトされており、該領域２4 の下方には、領域２5 がレイアウトされている。領域２4 と領域２1 との間には、不定伝播防止回路５が配置されている。
領域２3 の左右両側には、電源スイッチ部１３がそれぞれレイアウトされており、領域２2 の左右両側には、電源スイッチ部１２がそれぞれレイアウトされている。領域２1 の左右両側には、電源スイッチ部１１がそれぞれレイアウトされている。
また、領域２4 の上方には、システムコントローラ１４がレイアウトされており、このシステムコントローラ１４内に電源スイッチコントローラ６〜８がレイアウトされている。
さらに、領域２3 の右側に配置された電源スイッチ部１３の下方には、低電力駆動回路１０がレイアウトされており、領域２1 の左側に配置された電源スイッチ部１３の上方には、低電力駆動回路９がレイアウトされている。
図３は、低電力駆動回路９（，１０）におけるレイアウト例を示した説明図である。
低電力駆動回路９（，１０）のレイアウトは、図２に示したレイアウトの他に、たとえば、図３（ａ）に示すように、領域２1 （，２3 ）の上方、または領域２1 （，２3 ）の上方と下方にレイアウトしたり、図３（ｂ）に示すように、領域２1 （，２3 ）の左右側にそれぞれ配置された電源スイッチ部１１（，１３）の左右側にそれぞれ配置レイアウトするようにしてもよい。
さらに、低電力駆動回路９（，１０）は、図３（ｃ）に示すように、領域２1 （，２3 ）の４つのコーナ部近傍にレイアウトしたり、図３（ｄ）に示すように、領域２1 （，２3 ）の左右側にそれぞれ配置された電源スイッチ部１１（，１３）のレイアウト領域に低電力駆動回路９（，１０）をそれぞれレイアウトするようにしてもよい。
ここで、図３（ｃ）に示す低電力駆動回路９（，１０）を領域２1 （，２3 ）の４つのコーナ部近傍にレイアウトした場合には、該低電力駆動回路９（，１０）の能力によって、４つの低電力駆動回路９（，１０）を駆動するようにしてもよいし、４つのうち、任意の低電力駆動回路９（，１０）を駆動するようにしてもよい。
また、電源スイッチコントローラ６の構成について、図４を用いて説明する。
電源スイッチコントローラ６は、図示するように、ロジック部１５、およびトランジスタ１６〜１８から構成されている。ロジック部１５は、システムコントローラ１４のリクエスト信号ＲＥＱに制御に基づいて、トランジスタ１６〜１８の動作制御を行う。
トランジスタ１６，１７は、ＰチャネルＭＯＳからなり、第１のトランジスタとなるトランジスタ１６は、大駆動電流用のトランジスタであり、第２のトランジスタとなるトランジスタ１７は、小駆動電流用のトランジスタである。トランジスタ１８は、ＮチャネルＭＯＳからなる。
トランジスタ１６，１７の一方の接続部には、電源電圧ＶＣＣがそれぞれ供給されており、これらトランジスタ１６，１７の他方の接続部には、トランジスタ１８の一方の接続部が接続されている。また、トランジスタ１８の他方の接続部には、基準電位ＶＳＳが接続されている。
これらトランジスタ１６〜１８は、インバータ構成となっており、トランジスタ１６，１７とトランジスタ１８との接続部が出力部となり、該出力部からゲート信号ＧＡＴＥが電源スイッチ部１１に出力される。
また、ロジック部１５には、モニタ信号ＭＯＮＩが入力されるように接続されている。このモニタ信号ＭＯＮＩは、電源スイッチコントローラ６から最も離れた電源スイッチ部１１を構成するトランジスタ（図２のノードａ）のゲート電位モニタ信号である。
ロジック部１５は、モニタ信号ＭＯＮＩによって電源スイッチ部１１のゲート電位モニタを可能としている。電源復帰の際、ロジック部１５は、先に小電流駆動用のトランジスタ１７を駆動させることによって、突入電流（仮想基準電位ＶＳＳＭ−基準電位ＶＳＳは、〜ｎＦオーダの電荷が蓄積されているため大電流が流れる）を抑制し、その後、大電流駆動用のトランジスタ１６をＯＮさせるように切替えた後、ロジック部１５に設けられたコンパレータによって、モニタ信号ＭＯＮＩ（たとえば、電源電圧ＶＣＣ×９０％程度）の電位を検出し、電源復帰完了信号ａｃｋ（たとえば、アクティブＨｉ）をシステムコントローラ１４に出力する。
なお、図４では、電源スイッチコントローラ６の構成について説明したが、電源スイッチコントローラ７，８も同様の構成からなる。
図５は、仮想基準電位ＶＳＳＭの電圧制御例を示す説明図である。
この図では、半導体集積回路装置１（図１）において、領域２1 、電源スイッチコントローラ６、低電力駆動回路９、および電源スイッチ部１１に着目した例を示しているが、領域２3 、電源スイッチコントローラ８、低電力駆動回路１０、および電源スイッチ部１３における動作についても同様である。
低電力駆動回路９は、オペアンプ１９、およびトランジスタ２０，２１から構成されるレギュレータからなる。ＰチャネルＭＯＳからなるトランジスタ２０の一方の入力部には、オペアンプ１９の負（−）側入力端子が接続されており、該オペアンプ１９の正（＋）側入力端子には、基準電圧Ｖｒｅｆが入力されるように接続されている。
また、トランジスタ２０のゲートには、システムコントローラ１４からのイネーブル信号ＥＮ１が入力されるように接続されており、該トランジスタ２０の他方の接続部には、ＮチャネルＭＯＳからなるトランジスタ２１の一方の接続部が接続されている。
このトランジスタ２１のゲートには、オペアンプ１９の出力部が接続されており、該トランジスタ２１の他方の接続部には、基準電位ＶＳＳが接続されている。そして、トランジスタ２０とトランジスタ２１との接続部が、仮想基準電位ＶＳＳＭ１となる。
この仮想基準電位ＶＳＳＭ１には、領域２1 、および電源スイッチ部１１を構成する複数のトランジスタＴｓｗの一方の接続部が接続されている。これらトランジスタＴｓｗの他方の接続部には、基準電位ＶＳＳがそれぞれ接続されており、該トランジスタＴｓｗのゲートには、電源スイッチコントローラ６から出力されるゲート信号ＧＡＴＥが入力されるようにそれぞれ接続されている。
図５において、イネーブル信号ＥＮ１がＬｏ信号の際には、電源スイッチコントローラ６がＬｏ信号（ＯＦＦ動作）であり、仮想基準電位ＶＳＳＭ１の電圧レベルは、オペアンプ１９で、たとえば、０．２Ｖ〜０．３Ｖ程度の低電圧に制御され、このとき、領域２1 は、低速モード（低消費電力モード）として制御される。
また、イネーブル信号ＥＮ１がＨｉ信号となると、仮想基準電位ＶＳＳＭ１は開放となり、電源スイッチコントローラ６から出力されるゲート信号ＧＡＴＥがＨｉ信号（＝電源電圧ＶＣＣ）であり、仮想基準電位ＶＳＳＭ１は、Ｌｏ信号レベル（＝基準電位ＶＳＳ）に制御される。
このように、電源遮断制御部ＰＣは、通常動作時において、電源スイッチ部１１を導通状態とし、仮想基準電位ＶＳＳＭ１の電圧レベルを基準電位ＶＳＳとするように設定し、低速モードでは、電源スイッチ部１１を導通状態、仮想基準電位ＶＳＳＭ１を低電圧レベル（０．２Ｖ〜０．３Ｖ程度）とするように設定を行う。
また、電源遮断制御部ＰＣは、スタンバイモード時において、電源スイッチ部１１を非導通状態とし、仮想基準電位ＶＳＳＭ１の電圧レベルをフローティング状態するように設定を行う。
通常、スタンバイ状態から通常動作への復帰は、μｓｅｃのオーダが必要とされるが、低速モードでは、仮想基準電位ＶＳＳＭ１に低電圧を印加することにより、電源電位をある程度下げておくことによって、スタンバイ状態から通常動作への復帰に比べて、通常の電源電圧ＶＤＤレベルになるまでの時間を大幅に短縮することが可能となり、通常動作への復帰を短時間で行うことができる。
たとえば、電源電圧ＶＤＤを約１．２Ｖから約１．０Ｖに低下させることによって、電源電流ＩＤＤ∝（ゲート／ソース間電圧−しきい値電圧Ｖｔｈ）より、電源電流ＩＤＤを４０％〜５０％減ずることが可能（飽和領域）となる。
また、電源電位が低下することによって、クロック信号の周波数が低下し、動作速度も低下することになるので、消費電力Ｐ∝Ｖ2 （電源電圧）×ｆ（クロック周波数）であるので、低速モードとなった領域におけるロジックを構成するＣＭＯＳなどの貫通電流を低減することが可能となり、消費電力を低減することができる。
図５では、電源スイッチ部１１と仮想基準電位ＶＳＳＭ１とを個別に駆動する場合について説明したが、たとえば、図６に示すように、電源スイッチ部１１と仮想基準電位ＶＳＳＭ１と複合的にドライブする構成としてもよい。
この場合、電源スイッチコントローラ６は、一例として突入電流対策を施した図４と同様の構成からなり、この電源スイッチコントローラ６に低電力駆動回路９としてのオペアンプが設けられた構成となっている。
オペアンプの負（−）側入力端子は、仮想基準電位ＶＳＳＭ１となり、該オペアンプの正（＋）側入力端子には、基準電圧Ｖｒｅｆが入力されるように接続されている。そして、オペアンプの出力部には、電源スイッチコントローラ６のロジック部１５が接続されている。
ここで、オペアンプ１９の出力部は、図示しないが、電源スイッチ部１１を構成するトランジスタのゲート、トランジスタ１６，１７の他方の接続部、ならびにトランジスタ１８の一方の接続部にもそれぞれ接続されている。
図６では、電源スイッチコントローラ６のゲート信号ＧＡＴＥがＬｏ信号（ＯＦＦ動作）の時に、たとえば、低電力駆動回路１０がアクティブとなり、イネーブル信号ＥＮ１がＬｏ信号となると仮想基準電位ＶＳＳＭ１のレベルが低電圧（０．２Ｖ〜０．３Ｖ程度）となり、領域２1 の動作が低速に設定（低速モード）され、イネーブル信号ＥＮ１がＨｉ信号で仮想基準電位ＶＳＳＭ１が開放状態となる。
また、低速モードから通常モードに復帰する際には、ゲート信号ＧＡＴＥがＨｉ信号（復帰ＯＮ動作）となり、イネーブル信号ＥＮ１がＨｉ信号となって低電力駆動回路９がインアクティブとなり、仮想基準電位ＶＳＳＭ１に供給される電源が切れる。
低消費電力制御としての低電力駆動（低速モード）を適用する領域（機能モジュール）の例としては、高速かつ低速低電力動作させ、低速に動作させても可能な領域が有効であり、たとえば、ＣＰＵや高速バスなどである。
一方、あまり適しないモジュールとしては、プロトコルなどで一定速度で動作する必要があるプリンタインタフェース、ＵＳＢ、低速バスなどの周辺回路などの機能モジュールと思われるが、これに限定するものではない。
図７は、電源遮断制御部ＰＣの動作例を示すタイミングチャートである。
図７において、上方から下方にかけて、システムコントローラ１４から出力されるイネーブル信号ＥＮ１、システムコントローラ１４から出力されるリクエスト信号ＲＥＱ、電源スイッチコントローラ６から出力されるゲート信号ＧＡＴＥ、ならびに仮想基準電位ＶＳＳＭにおける信号タイミングについてそれぞれ示している。
まず、半導体集積回路装置１の立ち上げ時（期間Ｔ１）においては、電源スイッチ部１１をＯＮさせる際に、先にトランジスタ１７をＯＮさせて突入電流を抑制しつつ立ち上げた後、トランジスタ１６をＯＮさせて電源スイッチ部１１を確実に動作状態に固定させる。
その後、通常の動作（期間Ｔ２）状態となり、電源電圧ＶＤＤはフル振幅（ＶＤＤ〜ＶＳＳ）で最速となる。続いて、スタンバイ動作（期間Ｔ０）では、リクエスト信号ＲＥＱがＬｏレベルとなって、電源スイッチコントローラ６は、電源スイッチ部１１をＯＦＦさせる。
これによって、領域２1 には、電源が供給されなくなり、休止状態となる。このとき、仮想基準電位ＶＳＳＭ＝電源電圧ＶＤＤとなる。そして、スタンバイ動作から低速モードである低電力動作（期間Ｔ３）に遷移する際には、リクエスト信号ＲＥＱがＨｉ信号となると共に、システムコントローラ１４から出力されるイネーブル信号ＥＮ１がＨｉ信号となる。
これによって、低電力駆動回路９は、仮想基準電位ＶＳＳＭを、たとえば、約０．２Ｖ〜約０．３Ｖ程度となるように制御することによって、領域２1 が低速モードである低電力動作となる。
それにより、本実施の形態１によれば、低電力駆動回路９，１０が仮想基準電位ＶＳＳＭの電圧レベルを制御することにより、領域２1，２3 に供給される電源電圧ＶＤＤの電圧レベルを可変することができるので、より細かな低消費電力制御を実現することができる。
また、電源スイッチ部１１をＯＦＦする場合に比較して、通常動作への復帰をより高速にすることができる。
（実施の形態２）
図８は、本発明の実施の形態２による半導体集積回路装置の構成例を示す説明図、図９は、図８の半導体集積回路装置と低電力駆動回路との実装イメージ例を示した説明図である。
本実施の形態２においては、前記実施の形態１の半導体集積回路装置１（図１）の構成から、低電力駆動回路９，１０を取り除いた構成となっており、領域２1 の仮想基準電位ＶＳＳＭの電圧を可変する低電力駆動回路９が半導体集積回路装置１と外部接続されている。
半導体集積回路装置１には、図８に示すように、電源端子Ｐｖｄｄ、グランド端子Ｐｖｓｓ、および第２グランド端子Ｐｖｓｓｍがそれぞれ設けられている。そして、低電力駆動回路９は、第２グランド端子Ｐｖｓｓｍを介して領域２1 に配線されたリング状の仮想基準電位配線２２に接続されている。
低電力駆動回路９は、アンプ９ａ、およびスイッチ９ｂからなり、アンプ９ａの正（＋）側入力端子には、基準電圧Ｖｒｅｆが入力されるように接続されている。また、アンプ９ａの負（−）側入力端子には、該アンプ９ａの出力部が接続されている。
スイッチ９ｂの一方の接続部には、アンプ９ａの出力部が接続されており、該スイッチ９ｂの他方の接続部には、第２グランド端子Ｐｖｓｓｍが接続されている。また、スイッチ９ｂの制御端子には、外部端子であるイネーブル端子Ｐｅｎを介してイネーブル信号ＥＮ１が入力されるように接続されている。
スイッチ９ｂは、制御端子に入力されるイネーブル信号ＥＮ１に基づいて、ＯＮ／ＯＦＦ動作を行い、アンプ９ａが生成する電圧を第２グランド端子Ｐｖｓｓｍを介して仮想基準電位配線２２に供給制御する。その他の構成については、前記実施の形態１の図５、図６と同様となっている。
低電力駆動回路９の配置は、仮想基準電位ＶＳＳＭを比較的低電圧に制御することから電源ノイズを考慮し、また配線抵抗の影響を排除する構成が望ましく、寄生素子を考慮した領域２1 のなるべく近傍に配置できることが望ましい。
なお、図８では、領域２1 の仮想基準電位ＶＳＳＭの電圧を可変する場合について記載したが、前記実施の形態１と同様に、領域２3 における仮想基準電位ＶＳＳＭの電圧も可変する際には、低電力駆動回路１０（図１）と該低電力駆動回路１０が接続される図示しない第２グランド端子、およびイネーブル端子を新たに設けるようにすればよい。
図９は、図８における半導体集積回路装置１と低電力駆動回路９との実装イメージ例を示した説明図である。
まず、半導体集積回路装置１、および電源ＩＣなどからなる低電力駆動回路９が、プリント配線基板２３にそれぞれ実装されている。そして、低電力駆動回路９の出力端子と半導体集積回路装置１の第２グランド端子Ｐｖｓｓｍとは、プリント配線基板２３に形成された配線２４を介して接続されている。
また、低電力駆動回路９の制御端子と半導体集積回路装置１のイネーブル端子Ｐｅｎとは、プリント配線基板２３に形成された配線２５を介して接続されている。
それにより、本実施の形態２では、低電力駆動回路９を半導体集積回路装置１外部に設けることによって、より安定した仮想基準電位ＶＳＳＭの電源制御を行うことができ、低消費電力制御の精度を向上させることができる。
（実施の形態３）
図１０は、本発明の実施の形態３による半導体集積回路装置の上面図、図１１は、図１０のＡ−Ｂ断面図、図１２は、図１０の半導体集積回路装置に設けられた半導体チップの一例を示す断面図である。
前記実施の形態２では、低電力駆動回路９が、半導体集積回路装置１に外部接続された例について説明したが、本実施の形態３では、低電力駆動回路９と半導体集積回路装置１とが、１つのパッケージ内に収納された半導体集積回路装置１ａの例について説明する。
図１０は、半導体集積回路装置１ａの上面図であり、図１１は、図１０のＡ−Ｂ断面図である。
半導体集積回路装置１ａは、図１０、図１１に示すように、半導体集積回路装置１を構成する半導体チップ２６と低電力駆動回路９を構成する半導体チップ２７とが設けられて１つのパッケージを構成するシステムインパッケージからなる。
この半導体集積回路装置１ａには、実装基板２８が設けられており、該実装基板２８の中央部には、半導体チップ２６が実装され、その左側には、半導体チップ２７が実装されている。
半導体チップ２６，２７に設けられた複数の電極部とそれに対応する実装基板２８の主面に形成された電極部とは、バンプ２９を介してそれぞれ接続されている。実装基板２８の主面に形成された電極部には、該実装基板２８に形成された配線パターンやスルーホールなどを介して実装基板２８の裏面に形成された任意の外部端子２８ａにそれぞれ接続されている。
そして、実装基板２８に搭載された半導体チップ２６，２７、およびそれら近傍は、封止樹脂３０によって封止され、パッケージが形成されている。
また、半導体チップ２６には、２つの第２グランド端子Ｐｖｓｓｍが設けられており、これら２つの第２グランド端子Ｐｖｓｓｍと半導体チップ２７の出力端子とは、実装基板２８に形成された配線パターンＰ１を介してそれぞれ接続されている。
半導体チップ２６のイネーブル端子Ｐｅｎと半導体チップ２７のイネーブル信号ＥＮ１の入力端子とは、実装基板２８に形成された配線パターンＰ２を介して接続されている。
図１２は、図１０の半導体集積回路装置１ａに設けられた半導体チップ２６の一例を示す断面図である。
半導体チップ２６は、図示するように、該半導体チップ２６主面側の周辺部にＩ／Ｏ領域２６ａが形成されており、該Ｉ／Ｏ領域２６ａに囲まれるように、論理回路などからなるコア領域２６ｂが形成されている。また、半導体チップ２６の主面には、アレイ状に配列された複数のバンプ２９が形成されている。このバンプ２９は、たとえば、球状のはんだなどのはんだバンプからなる。
このように、半導体集積回路装置１ａと低電力駆動回路９とをシステムインパッケージ構成とすることによって、半導体集積回路装置１ａと低電力駆動回路９とをプリント配線基板上で外部接続する場合に比べて配線などの寄生容量や寄生抵抗などを大幅に削減することができるので、より高精度な仮想基準電位ＶＳＳＭの制御を行うことができる。
それにより、本実施の形態３においては、システムインパッケージ構成の半導体集積回路装置１ａによって、効率の良い低消費電力制御を実現することができる。
また、システムインパッケージ構成によって、部品コストを低減することができる。
（実施の形態４）
図１３は、本発明の実施の形態４による半導体集積回路装置の上面図、図１４は、図１３のＡ−Ｂ断面図である。
本実施の形態４では、仮想基準電位ＶＳＳＭの給電技術について説明する。前記実施の形態３においては、配線パターンＰ１（図１１）を介して仮想基準電位ＶＳＳＭを給電する構成としたが、電源バスを用いて給電を行うようにしてもよい。
図１３は、半導体集積回路装置１ｂの上面図であり、図１４は、図１３のＡ−Ｂ断面図であり、これらは、パッケージが形成される前の状態となっている。
半導体集積回路装置１ｂは、たとえば、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）やＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−Ｌｅａｄｅｄ Ｐａｃｋａｇｅ）などからなる。
この半導体集積回路装置１ｂは、半導体チップ２６と低電力駆動回路９を構成する半導体チップ２７とが設けられた前記実施の形態３の半導体集積回路装置１ａ（図１０、図１１）と同じシステムインパッケージからなる。半導体チップ２６は、ベース基材３１上に搭載されており、該半導体チップ２６の左側には、半導体チップ２７が搭載されている。
半導体チップ２６の外周側には、電源電圧ＶＤＤを供給する額縁状の電源バス３２が形成されており、該電源バス３２の外周側には、仮想基準電位ＶＳＳＭを供給する額縁状の仮想基準電位バス３３が形成されている。この仮想基準電位バス３３の外周側、および半導体チップ２７の外周部側には、基準電位ＶＳＳを供給する額縁状の基準電位バス３４が形成されている。
ベース基材３１の４辺の外周部には、複数のリード３５が形成されている。半導体チップ２６に設けられた２つの第２グランド端子Ｐｖｓｓｍは、ボンディングワイヤ３６，３６ａを介して最短距離で仮想基準電位バス３３に接続されている。
この仮想基準電位バス３３は、ボンディングワイヤ３７を介して半導体チップ２７の出力端子に接続されている。また、電源バス３２は、複数のリード３５のうち、リード３５ｂとボンディングワイヤ３９は電源端子として割り付けられ、基準電位バス３４、リード３５ｃ、ボンディングワイヤ４０、および半導体チップ２７は、グランド端子として割り付けられる。
これら半導体チップ２６，２７、電源バス３２、仮想基準電位バス３３、基準電位バス３４、およびボンディングワイヤ３６，３６ａ，３７〜４０などは、樹脂によって封止され、パッケージが形成されている。
このように、仮想基準電位バス３３を用いて、半導体チップ２６の第２グランド端子Ｐｖｓｓｍに最も近い位置で仮想基準電位ＶＳＳＭを供給することができるので、安定した仮想基準電位ＶＳＳＭの制御を行うことができる。
また、半導体チップ２６内での仮想基準電位ＶＳＳＭ用の配線領域を少なくすることが可能となり、半導体チップ２６における電源配線の占有面積を低減することができる。
（実施の形態５）
図１５は、本発明の実施の形態５による半導体集積回路装置の構成例を示す上面図、図１６は、本発明の実施の形態５による半導体集積回路装置の他の構成例を示す説明図である。
本実施の形態５において、半導体集積回路装置１ｃは、前記実施の形態４と同様に、たとえば、ＱＦＰやＱＦＮなどのパッケージからなるが、低電力駆動回路９が半導体チップではなく、電源ＩＣからなるところが異なる点である。
この場合、半導体集積回路装置１ｃは、図１５に示すように、ベース基材３１の中央部に半導体チップ２６が搭載されており、該半導体チップ２６の外周部には、半導体チップ２６を囲むように額縁状の仮想基準電位バス３３が形成されている。
そして、仮想基準電位バス３３の外周側には、仮想基準電位バス３３を囲むように額縁状の基準電位バス３４が形成されており、該基準電位バス３４の外周側には、基準電位バス３４を囲むように額縁状の電源バス３２が形成されている。
半導体チップ２６の上面には、アレイ状に複数の電極が形成されている。また、電源バス３２の外周側には、複数のインナリード６７が形成されており、このインナリード６７が延在してパッケージから突出してアウタリード６８となっている。
そして、電源ＩＣとして形成された低電力駆動回路９の外部端子が、仮想基準電位バス３３、基準電位バス３４、ならびに電源バス３２とそれぞれ接続されている。また、仮想基準電位バス３３は、ボンディングワイヤ３９を介して半導体チップ２６の第２グランド端子Ｐｖｓｓｍと接続されており、基準電位バス３４は、ボンディングワイヤ４０を介して半導体チップ２６のグランド端子Ｐｖｓｓと接続されている。
さらに、電源バス３２は、ボンディングワイヤ４１を介して半導体チップ２６の電源端子Ｐｖｄｄと接続されている。低電力駆動回路９の電源部には、電源用のインナリード６９からボンディングワイヤ４２を介して接続されており、これにより、電源電圧ＶＣＣが低電力駆動回路９に供給される。また、図示していないが、半導体チップ２６のその他の電極部と任意のインナリード６７ともそれぞれボンディングワイヤで接続されている。
このように、仮想基準電位バス３３、基準電位バス３４、ならびに電源バス３２に電源ＩＣである低電力駆動回路９を配置することにより、バス上の上方空間を有効に活用することができ、半導体集積回路装置１ｃを小型化することができる。
また、図１６に示すように、電源ＩＣである低電力駆動回路９をバス上に配置するのではなく、半導体チップ２６の上部に搭載するようにしてもよい。この場合、仮想基準電位ＶＳＳＭは、ボンディングワイヤ４２を介して仮想基準電位バス３３と接続される。
これにより、半導体集積回路装置１ｃをより小型化することができる。
（実施の形態６）
図１７は、本発明の実施の形態６による半導体集積回路装置の構成例を示す説明図である。
本実施の形態６においては、前記本実施の形態１に示したように、低電力駆動回路９が同一チップ内に設けられた際の仮想基準電位バス３３への給電技術について説明する。ここでも、パッケージ形態は、前記実施の形態４，５と同じくＱＦＰやＱＦＮなどからなるものとする。
この場合、半導体チップ２６の外周側には、図１７に示すように、該半導体チップ２６を囲むように額縁状の仮想基準電位バス３３が形成されており、この仮想基準電位バス３３の外周側には、該仮想基準電位バス３３を囲むように額縁状の基準電位バス３４が形成されている。
そして、基準電位バス３４の外周側には、該基準電位バス３４を囲むように額縁状の電源バス３２が形成されている。この電源バス３２の外周側には、複数のインナリード６７が形成されている。
半導体チップ２６の左上部には、低電力駆動回路９がレイアウトされている。この低電力駆動回路９の下方には、半導体チップ２６の上方から下方にかけて、該低電力駆動回路９から出力される仮想基準電位ＶＳＳＭが出力される電極部４３が形成されている。
そして、電極部４３は、ボンディングワイヤ４４を介して仮想基準電位バス３３と接続されている。また、半導体チップ２６の下方には、仮想基準電位ＶＳＳＭが入力される電極部４５が形成されている。
この電極部４５は、ボンディングワイヤ４６を介して仮想基準電位バス３３に接続されている。よって、低電力駆動回路９から出力される仮想基準電位ＶＳＳＭは、電極部４３、ボンディングワイヤ４４、仮想基準電位バス３３、電極部４５、およびボンディングワイヤ４６を介して給電されることになる。
この場合も、仮想基準電位バス３３を半導体チップ２６の外周部に形成することによって、低速モードに制御したい任意の領域に対して、効率よく仮想基準電位ＶＳＳを給電することができる。
（実施の形態７）
図１８は、本発明の実施の形態７による半導体集積回路装置の構成例を示す説明図である。
本実施の形態７においては、低速モードに制御したい領域が複数ある場合の仮想基準電位バス３３による給電技術について説明する。
ここでは、たとえば、低速モードに制御したい３つの領域４７〜４９があるものとする。この場合、図１８に示すように、半導体チップ２６の外周側に、該半導体チップ２６を囲むように額縁状の仮想基準電位バス３３ａが形成されており、この仮想基準電位バス３３ａの外周側には、額縁状の仮想基準電位バス３３ｂが仮想基準電位バス３３ａを囲むように形成されている。仮想基準電位バス３３ｂの外周側には、額縁状の仮想基準電位バス３３ｃが仮想基準電位バス３３ｂを囲むように形成されている。
仮想基準電位バス３３ａは、領域４８に仮想基準電位ＶＳＳＭ１を供給する。仮想基準電位バス３３ｂは、領域４７に仮想基準電位ＶＳＳＭ２を供給する。仮想基準電位バス３３ｃは、領域４９に仮想基準電位ＶＳＳＭ３を供給する。また、領域４７〜４９の左右側には、それぞれ電源スイッチ部１１が形成されている。
この図１８において、半導体集積回路装置１は、図９と同様に、仮想基準電位ＶＳＳＭ１〜ＶＳＳＭ３が外部給電されるものとし、たとえば、インナリード３７ｂ〜３７ｄからボンディングワイヤ５０〜５２を介して仮想基準電位バス３３ａ〜３３ｃにそれぞれ給電されることになる。
このように、仮想基準電位ＶＳＳＭ１〜ＶＳＳＭ３を外部給電とすることによって、パッケージ封止された後でも、任意に仮想基準電位ＶＳＳＭ１〜ＶＳＳＭ３のレベルを容易に制御することが可能となる。
（実施の形態８）
図１９は、本発明の実施の形態８による半導体装置に設けられた半導体チップの仮想基準電位に用いられる給電用配線の一例を示す説明図である。
本実施の形態８においては、半導体チップ２６における仮想基準電位ＶＳＳＭ１〜ＶＳＳＭ３の給電用配線について説明する。
図１９は、半導体チップ２６の最上位メタル配線のレイアウト例を示した説明図である。
半導体チップ２６の左辺から右辺にかけて、直線状の複数の配線５３、および配線５４が等間隔でそれぞれ形成されている。配線５３は、基準電位ＶＳＳ用の配線であり、配線５４は、電源電圧ＶＤＤ用の配線である。
また、領域４７の上方には、仮想基準電位ＶＳＳＭ１用の配線である配線５５が、領域４７の左辺から右辺にかけて等間隔で形成されている。領域４８の上方には、仮想基準電位ＶＳＳＭ２用の配線である配線５６が、領域４８の左辺から右辺にかけて等間隔で形成されており、領域４９の上方には、仮想基準電位ＶＳＳＭ３用の配線である配線５７が、領域４９の左辺から右辺にかけて等間隔で形成されている。
このように、電源電圧の給電用の幹線となる配線５３，５４を分離することなく、仮想基準電位ＶＳＳＭ３用の配線５５〜５７のみを供給する領域４７〜４９において分離する構成とすることにより、レイアウト面積を低減することができる。
（実施の形態９）
図２０は、本発明の実施の形態９による半導体集積回路装置に設けられたアウタリードの形成例を示す説明図、図２１は、本発明の実施の形態９による半導体集積回路装置の断面図である。
本実施の形態９は、基準電位バス３４をアウタリードとして形成する場合の例について説明する。
この場合、図２０、および図２１に示すように、ベース基材３１の中央部には、半導体チップ２６が搭載されている。このベース基材３１において、半導体チップ２６の外周部には、額縁状の仮想基準電位バス３３が半導体チップ２６を囲むように形成されている。
仮想基準電位バス３３の外周側には、額縁状の電源バス３２が仮想基準電位バス３３を囲むように形成されており、同様に、電源バス３２の外周側には、額縁状の基準電位バス３４が形成されている。
また、半導体チップ２６の周辺部には、複数の電極部が形成されており、任意の電極部と半導体チップ２６の外周部近傍のベース基材３１に形成された仮想基準電位バス３３、電源バス３２、ならびに基準電位バス３４とがボンディングワイヤ５８を介してそれぞれ接続されている。
半導体チップ２６の他の電極部は、基準電位バス３４周辺部に設けられたリード３５とボンディングワイヤ７０を介して接続されている。また、基準電位バス３４の４つのコーナ部が延在してリード５９〜６２が形成されている。
そして、ベース基材３１、半導体チップ２６、仮想基準電位バス３３、電源バス３２、基準電位バス３４、リード３５，５９〜６２、およびボンディングワイヤ５８，７０などが封止樹脂３０によって封止され、パッケージが形成されている。
また、仮想基準電位バス３３、電源バス３２、ならびに基準電位バス３４は、たとえば、テープやヒートスプレッタ接着材などによって接着されている。
（実施の形態１０）
図２２は、本発明の実施の形態１０による本発明の実施の形態９による半導体集積回路装置に設けられた仮想基準電位バスの一例を示す説明図である。
前記本実施の形態７（図１８）では、３つの額縁状の仮想基準電位バス３３による給電技術について説明したが、本実施の形態１０では、その変形例として、額縁状の仮想基準電位バス３３を分割して給電する技術について説明する。
この場合、図２２に示すように、半導体チップ２６の外周側に、該半導体チップ２６を囲むように額縁状の電源バス３２が形成されており、その外周側は、額縁状の基準電位バス３４が形成されている。
そして、電源バス３２の上辺と基準電位バス３４の上辺との間には、直線状の仮想基準電位バス３３ａが形成されている。また、電源バス３２の右辺と基準電位バス３４の右辺との間には、直線状の仮想基準電位バス３３ｂが形成されており、電源バス３２の下辺と基準電位バス３４の下辺との間には、直線状の仮想基準電位バス３３ｃが形成されている。さらに、電源バス３２の左辺と基準電位バス３４の左辺との間には、直線状の仮想基準電位バス３３ｄが形成されている。
仮想基準電位バス３３ａ〜３３ｄは、半導体チップ２６に設けられた４つの第２グランド端子Ｐｖｓｓｍにボンディングワイヤ６３〜６６を介して仮想基準電位ＶＳＳＭ１〜ＶＳＳＭ４をそれぞれ供給する。
このように、仮想基準電位バスを任意に分割することによって、仮想基準電位の種類が多くなっても対応が可能となり、低消費電力を制御する領域が多くなっても高精度な低消費電力制御が可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、１つ以上の機能モジュールが配置された電源領域毎に低消費電力化を制御する半導体集積回路装置に適している。
本発明の実施の形態１による半導体集積回路装置の構成例を示す説明図である。 図１の半導体集積回路装置におけるチップレイアウトの一例を示すレイアウト図である。 図１の半導体集積回路装置に設けられた低電力駆動回路におけるレイアウト例を示した説明図である。 図１の半導体集積回路装置に設けられた電源スイッチコントローラの構成を示す説明図である。 図１の半導体集積回路装置に設けられた電源スイッチコントローラ、および低電力駆動回路による仮想基準電位の電圧制御例を示す説明図である。 本発明の実施の形態１による電源スイッチコントローラの他の構成例を示す説明図である。 図１の半導体集積回路装置に設けられた電源遮断制御部の動作例を示すタイミングチャートである。 本発明の実施の形態２による半導体集積回路装置の構成例を示す説明図である。 図８の半導体集積回路装置と低電力駆動回路との実装イメージ例を示した説明図である。 本発明の実施の形態３による半導体集積回路装置の上面図である。 図１０のＡ−Ｂ断面図である。 図１０の半導体集積回路装置に設けられた半導体チップの一例を示す断面図である。 本発明の実施の形態４による半導体集積回路装置の上面図である。 図１３のＡ−Ｂ断面図である。 本発明の実施の形態５による半導体集積回路装置の構成例を示す上面図である。 本発明の実施の形態５による半導体集積回路装置の他の構成例を示す説明図である。 本発明の実施の形態６による半導体集積回路装置の構成例を示す説明図である。 本発明の実施の形態７による半導体集積回路装置の構成例を示す説明図である。 本発明の実施の形態８による半導体装置に設けられた半導体チップの仮想基準電位に用いられる給電用配線の一例を示す説明図である。 発明の実施の形態９による半導体集積回路装置に設けられたアウタリードの形成例を示す説明図である。 本発明の実施の形態９による半導体集積回路装置の断面図である。 本発明の実施の形態１０による本発明の実施の形態９による半導体集積回路装置に設けられた仮想基準電位バスの一例を示す説明図である。
符号の説明
１ 半導体集積回路装置
２1 〜２5 領域
３〜５ 不定伝播防止回路
６〜８ 電源スイッチコントローラ
９ 低電力駆動回路
９ａ アンプ
９ｂ スイッチ
１０ 低電力駆動回路
１１〜１３ 電源スイッチ部
１４ システムコントローラ
１５ ロジック部
１６〜１８ トランジスタ
１９ オペアンプ
２０，２１ トランジスタ
２２ 仮想基準電位配線
２３ プリント配線基板
２４，２５ 配線
２６，２７ 半導体チップ
２８ 実装基板
２８ａ 外部端子
２９ バンプ
３０ 封止樹脂
３１ ベース基材
３２ 電源バス
３３ 仮想基準電位バス
３３ａ 仮想基準電位バス
３３ｂ 仮想基準電位バス
３３ｃ 仮想基準電位バス
３４ 基準電位バス
３５ リード
３６，３６ａ ボンディングワイヤ
３７，３７ａ ボンディングワイヤ
３７ｂ〜３７ｄ インナリード
３８〜４０ ボンディングワイヤ
４１，４２ ボンディングワイヤ
４３ 電極部
４４ ボンディングワイヤ
４５ 電極部
４６ ボンディングワイヤ
４７〜４９ 領域
５０〜５２ ボンディングワイヤ
５３ 配線
５４ 配線
５５ 配線
５５〜５７ 配線
５８ ボンディングワイヤ
５９〜６２ リード
６３〜６６ ボンディングワイヤ
６７〜６９ インナリード
７０ ボンディングワイヤ
Ｔｓｗ トランジスタ
Ｐｖｄｄ 電源端子
Ｐｖｓｓ グランド端子
Ｐｖｓｓｍ 第２グランド端子
Ｐｅｎ イネーブル端子

Claims (5)

  1. 電源電圧が供給される第１の電源線と、
    基準電圧が供給される第２の電源線と、
    基準電位が供給される第３の電源線と、
    前記第１の電源線と前記第２の電源線との間に接続され、個別の低消費電力モードが制御される電源領域と、
    制御信号に基づいて、前記第２の電源線に前記基準電圧を供給する基準電圧用レギュレータと、
    前記第２の電源線と前記第３の電源線との間に接続され、制御信号に基づいて、前記第２の電源線と前記第３の電源線とを導通または非導通、または基準電圧とする電源スイッチ制御部と、
    前記電源領域の動作状況をそれぞれ判断し、前記基準電圧用レギュレータ、および前記電源スイッチ制御部を制御する消費電力制御部とを備え、
    前記消費電力制御部は、
    低消費電力モードの１つである低速モードとする際に、前記基準電圧用レギュレータが電源スイッチのゲートを制御し、基準電圧を前記第２の電源線に供給させるように制御し、前記電源スイッチ制御部が前記第２の電源線と前記第３の電源線とを非導通とするように制御を行い、低速モードとなる任意の前記電源領域を、前記第１の電源線に供給される電源電圧と前記第２の電源線に供給される基準電圧との間で動作させ、
    低消費電力モードの１つであるスタンバイモード時には、前記基準電圧用レギュレータの動作を停止させるように制御し、前記電源スイッチ制御部が、前記第２の電源線と前記第３の電源線とが非導通となるように制御を行い、スタンバイモードとなる任意の前記電源領域への電源電圧の供給を遮断させ、
    通常動作時には、前記基準電圧用レギュレータの動作を停止させ、前記電源スイッチ制御部が前記第２の電源線と前記第３の電源線とを導通するように制御を行い、通常動作となる任意の前記電源領域を、前記第１の電源線に供給される電源電圧と前記第３の電源線に供給される基準電位との間で動作させることを特徴とする半導体集積回路装置。
  2. 電源電圧が供給される第１の電源線と、
    基準電圧が供給される第２の電源線と、
    基準電位が供給される第３の電源線と、
    前記第１の電源線と前記第２の電源線との間に接続され、個別の低消費電力モードが制御される電源領域と、
    前記第２の電源線と前記第３の電源線との間に接続され、制御信号に基づいて、前記第２の電源線と第３の電源線とを導通または非導通とする電源スイッチ制御部と、
    前記電源領域の動作状況をそれぞれ判断し、前記電源スイッチ制御部、および外部接続され、制御信号に基づいて前記第２の電源線に前記基準電圧を供給する基準電圧用レギュレータを制御する消費電力制御部とを備え、
    前記消費電力制御部は、
    低消費電力モードの１つである低速モードとする際に、前記基準電圧用レギュレータが電源スイッチのゲートを制御し、基準電圧を前記第２の電源線に供給させるように制御し、前記電源スイッチ制御部が前記第２の電源線と前記第３の電源線とを非導通とするように制御を行い、低速モードとなる任意の前記電源領域を、前記第１の電源線に供給される電源電圧と前記第２の電源線に供給される基準電圧との間で動作させ、
    低消費電力モードの１つであるスタンバイモード時には、前記基準電圧用レギュレータの動作を停止させるように制御し、前記電源スイッチ制御部が、前記第２の電源線と前記第３の電源線とが非導通となるように制御を行い、スタンバイモードとなる任意の前記電源領域への電源電圧の供給を遮断させ、
    通常動作時には、前記基準電圧用レギュレータの動作を停止させ、前記電源スイッチ制御部が前記第２の電源線と前記第３の電源線とを導通するように制御を行い、通常動作となる任意の前記電源領域を、前記第１の電源線に供給される電源電圧と前記第３の電源線に供給される基準電位との間で動作させることを特徴とする半導体集積回路装置。
  3. 請求項１または２記載の半導体集積回路装置において、
    前記電源スイッチ制御部は、
    前記第２の電源線と前記第３の電源線との間に接続された複数のトランジスタからなるスイッチ部と、
    前記スイッチ部の動作制御を行うスイッチ制御部とよりなり、
    前記スイッチ制御部は、
    前記消費電力制御部から出力される制御信号に基づいて、スイッチ制御信号を生成するロジック部と、
    前記ロジック部から出力されるスイッチ制御信号に基づいて、前記スイッチ部を動作制御する駆動制御信号を生成するインバータ部とを備え、
    前記インバータ部は、
    ＰチャネルＭＯＳからなる大電力駆動用の第１のトランジスタと、ＰチャネルＭＯＳからなる小電力駆動用の第２のトランジスタと、ＮチャネルＭＯＳからなる第３のトランジスタとからなり、並列接続された前記第１、および前記第２のトランジスタと前記第３のトランジスタとが直列接続された構成からなり、
    前記ロジック部は、
    前記消費電力制御部がスタンバイモードから通常動作に復帰する制御信号を出力した際に、任意の期間、前記第２のトランジスタを駆動させた後、前記第１のトランジスタを駆動させる制御を行うことを特徴とする半導体集積回路装置。
  4. 請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
    前記半導体集積回路装置は、少なくとも２つの半導体チップが搭載されるシステムインパッケージ構成からなり、前記基準電圧用レギュレータが１つの前記半導体チップで構成されたことを特徴とする半導体集積回路装置。
  5. 請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
    前記基準電圧用レギュレータが生成する基準電圧は、
    半導体チップ外部に形成された電源バスを介して前記第２の電源線に給電されることを特徴とする半導体集積回路装置。
JP2008291929A 2008-11-14 2008-11-14 半導体集積回路装置 Expired - Fee Related JP5374120B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2008291929A JP5374120B2 (ja) 2008-11-14 2008-11-14 半導体集積回路装置
US12/608,105 US8044709B2 (en) 2008-11-14 2009-10-29 Semiconductor integrated circuit device
CN200910222437.9A CN101739117B (zh) 2008-11-14 2009-11-13 半导体集成电路器件
US13/244,553 US8253481B2 (en) 2008-11-14 2011-09-25 Semiconductor integrated circuit device
US13/562,157 US8421527B2 (en) 2008-11-14 2012-07-30 Semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008291929A JP5374120B2 (ja) 2008-11-14 2008-11-14 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JP2010118590A JP2010118590A (ja) 2010-05-27
JP5374120B2 true JP5374120B2 (ja) 2013-12-25

Family

ID=42171524

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008291929A Expired - Fee Related JP5374120B2 (ja) 2008-11-14 2008-11-14 半導体集積回路装置

Country Status (3)

Country Link
US (3) US8044709B2 (ja)
JP (1) JP5374120B2 (ja)
CN (1) CN101739117B (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5374120B2 (ja) * 2008-11-14 2013-12-25 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US20100283445A1 (en) * 2009-02-18 2010-11-11 Freescale Semiconductor, Inc. Integrated circuit having low power mode voltage regulator
US8319548B2 (en) * 2009-02-18 2012-11-27 Freescale Semiconductor, Inc. Integrated circuit having low power mode voltage regulator
US8400819B2 (en) * 2010-02-26 2013-03-19 Freescale Semiconductor, Inc. Integrated circuit having variable memory array power supply voltage
US8489906B2 (en) * 2010-05-25 2013-07-16 Freescale Semiconductor, Inc. Data processor having multiple low power modes
JP5498896B2 (ja) * 2010-08-26 2014-05-21 ルネサスエレクトロニクス株式会社 半導体チップ
US8476966B2 (en) * 2010-10-05 2013-07-02 International Business Machines Corporation On-die voltage regulation using p-FET header devices with a feedback control loop
US9035629B2 (en) 2011-04-29 2015-05-19 Freescale Semiconductor, Inc. Voltage regulator with different inverting gain stages
US20130173077A1 (en) * 2011-12-29 2013-07-04 Lsi Corporation Power switch having series-connected switching stages
JP6065480B2 (ja) * 2012-09-14 2017-01-25 株式会社リコー 半導体集積回路および電子回路
FR2999832A1 (fr) 2012-12-14 2014-06-20 St Microelectronics Sa Procede et dispositif de gestion d'une mise sous tension d'un domaine d'un circuit electronique
US9766678B2 (en) 2013-02-04 2017-09-19 Intel Corporation Multiple voltage identification (VID) power architecture, a digital synthesizable low dropout regulator, and apparatus for improving reliability of power gates
US8766707B1 (en) * 2013-03-15 2014-07-01 Seagate Technology Llc Integrated always on power island for low power mode operation
JP6225541B2 (ja) * 2013-07-29 2017-11-08 富士通株式会社 半導体装置
US20150028941A1 (en) * 2013-07-29 2015-01-29 Texas Instruments Incorporated Controlled power switch chain sequencing for both power up and power down of a power domain
KR102021572B1 (ko) * 2013-10-01 2019-09-16 에스케이하이닉스 주식회사 반도체 장치
JP2015122027A (ja) * 2013-12-25 2015-07-02 株式会社東芝 半導体システム、半導体部品、及び電源チップ
KR20150140047A (ko) * 2014-06-05 2015-12-15 삼성전기주식회사 적분 회로, 접촉 감지 장치 및 터치스크린 장치
CN104977961B (zh) * 2015-07-08 2016-06-22 江阴市飞凌科技有限公司 低功耗低电流分享方法
US9653131B1 (en) * 2016-02-12 2017-05-16 Micron Technology, Inc. Apparatuses and methods for voltage level control
US10659045B2 (en) * 2017-06-27 2020-05-19 Silicon Laboratories Inc. Apparatus with electronic circuitry having reduced leakage current and associated methods
WO2020065916A1 (ja) * 2018-09-28 2020-04-02 株式会社ソシオネクスト 半導体装置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583457A (en) * 1992-04-14 1996-12-10 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
JP3569310B2 (ja) * 1993-10-14 2004-09-22 株式会社ルネサステクノロジ 半導体記憶装置
JP4049758B2 (ja) * 1994-06-02 2008-02-20 株式会社ルネサステクノロジ 半導体記憶装置
JP3645593B2 (ja) * 1994-09-09 2005-05-11 株式会社ルネサステクノロジ 半導体集積回路装置
JP3686174B2 (ja) * 1996-07-30 2005-08-24 株式会社ルネサステクノロジ 半導体集積回路装置
TW336353B (en) * 1996-09-12 1998-07-11 Matsushita Electric Ind Co Ltd Semiconductor circuit
JPH10125878A (ja) 1996-10-21 1998-05-15 Nippon Telegr & Teleph Corp <Ntt> ゲートアレイ
JP4390304B2 (ja) * 1998-05-26 2009-12-24 株式会社ルネサステクノロジ 半導体集積回路装置
JP4071378B2 (ja) * 1998-11-17 2008-04-02 株式会社ルネサステクノロジ 半導体回路装置
JP5041631B2 (ja) * 2001-06-15 2012-10-03 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2003168735A (ja) * 2001-11-30 2003-06-13 Hitachi Ltd 半導体集積回路装置
JP3786608B2 (ja) * 2002-01-28 2006-06-14 株式会社ルネサステクノロジ 半導体集積回路装置
JP4001229B2 (ja) * 2002-06-10 2007-10-31 シャープ株式会社 半導体集積回路および半導体モジュール
JP4052923B2 (ja) * 2002-10-25 2008-02-27 株式会社ルネサステクノロジ 半導体装置
KR100594142B1 (ko) * 2003-12-08 2006-06-28 삼성전자주식회사 분리된 전원 링을 가지는 저전력 반도체 칩과 그 제조 및제어방법
JP2005268694A (ja) * 2004-03-22 2005-09-29 Sony Corp 半導体集積回路およびその作製方法
US7126370B2 (en) * 2004-10-28 2006-10-24 International Business Machines Corporation Power gating techniques able to have data retention and variability immunity properties
JP4764086B2 (ja) * 2005-07-27 2011-08-31 パナソニック株式会社 半導体集積回路装置
JP4919959B2 (ja) * 2005-08-02 2012-04-18 パナソニック株式会社 半導体集積回路
KR100753048B1 (ko) * 2005-09-05 2007-08-30 주식회사 하이닉스반도체 반도체 메모리 장치의 주변영역 전압 발생 장치
US20070069807A1 (en) * 2005-09-23 2007-03-29 Intel Corporation Voltage regulation having varying reference during operation
US7265605B1 (en) * 2005-10-18 2007-09-04 Xilinx, Inc. Supply regulator for memory cells with suspend mode capability for low power applications
JP5105462B2 (ja) * 2005-12-27 2012-12-26 ルネサスエレクトロニクス株式会社 半導体集積回路
KR100735677B1 (ko) * 2005-12-28 2007-07-04 삼성전자주식회사 스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리장치
JP4819870B2 (ja) * 2006-02-24 2011-11-24 ルネサスエレクトロニクス株式会社 半導体装置
CN103219985B (zh) * 2006-05-10 2016-09-28 高通股份有限公司 集成电路的功率分配控制的系统及方法
JP5077986B2 (ja) * 2006-08-31 2012-11-21 ルネサスエレクトロニクス株式会社 半導体集積回路
JP4237221B2 (ja) * 2006-11-20 2009-03-11 エルピーダメモリ株式会社 半導体装置
JP2008218722A (ja) * 2007-03-05 2008-09-18 Renesas Technology Corp 半導体集積回路装置
US7705575B2 (en) * 2008-04-10 2010-04-27 Spectralinear, Inc. Standby regulator
US7705627B1 (en) * 2008-10-17 2010-04-27 Samsung Electronics Co., Ltd. Semiconductor device using power gating
DE102008053535B4 (de) * 2008-10-28 2013-11-28 Atmel Corp. Schaltung eines Regelkreises
JP5374120B2 (ja) * 2008-11-14 2013-12-25 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7760009B2 (en) * 2008-12-04 2010-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Power-down circuit with self-biased compensation circuit
US7825720B2 (en) * 2009-02-18 2010-11-02 Freescale Semiconductor, Inc. Circuit for a low power mode

Also Published As

Publication number Publication date
US20120013382A1 (en) 2012-01-19
US20100123515A1 (en) 2010-05-20
US8044709B2 (en) 2011-10-25
US20120293247A1 (en) 2012-11-22
JP2010118590A (ja) 2010-05-27
CN101739117A (zh) 2010-06-16
CN101739117B (zh) 2014-06-18
US8253481B2 (en) 2012-08-28
US8421527B2 (en) 2013-04-16

Similar Documents

Publication Publication Date Title
JP5374120B2 (ja) 半導体集積回路装置
JP4477952B2 (ja) 半導体装置、ｄｃ／ｄｃコンバータおよび電源システム
US7230477B2 (en) Semiconductor integrated circuit device
US9406648B2 (en) Power supply arrangement for semiconductor device
CN101207115B (zh) 半导体集成电路
JP2008028004A (ja) 半導体装置
JP4212551B2 (ja) 半導体集積回路装置
TWI492353B (zh) 使用外部驅動器ｉｃ之雙電力轉換器封裝
KR100594142B1 (ko) 분리된 전원 링을 가지는 저전력 반도체 칩과 그 제조 및제어방법
JPH10107235A (ja) ゲートアレーｌｓｉの構成方法とこれを用いた回路装置
JP2007227665A (ja) 半導体集積回路装置
TW201351589A (zh) 具有內部驅動器ｉｃ之整合式雙電力轉換器封裝
US6822921B2 (en) Semiconductor device having semiconductor memory
JPH11145397A (ja) 半導体集積回路装置
JP5374285B2 (ja) 半導体装置及びその制御方法
JP2010245413A (ja) 半導体集積回路装置
JP2005101522A (ja) 半導体集積回路装置
JP2003318263A (ja) 半導体装置
JP2001077230A (ja) リードフレーム及びそれを用いた半導体装置実装体
JP2005039134A (ja) 半導体集積回路装置
JP2012256786A (ja) 半導体集積回路装置のレイアウト設計方法
JP2010011121A (ja) 半導体装置
JP2000183714A (ja) 半導体集積回路
JP2003124333A (ja) 半導体ｉｃチップ
JP2011159765A (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111028

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130611

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130613

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130802

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130827

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130920

R150 Certificate of patent or registration of utility model

Ref document number: 5374120

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees