KR20200109267A

KR20200109267A - 추가 회로 없이 스캐너블 플립-플롭의 전력 소모를 감시키는 방법

Info

Publication number: KR20200109267A
Application number: KR1020200030369A
Authority: KR
Inventors: 메튜 버진스
Original assignee: 삼성전자주식회사
Priority date: 2019-03-12
Filing date: 2020-03-11
Publication date: 2020-09-22
Also published as: CN111693858A; US11092649B2; CN111693858B; TW202036015A; TWI836012B; US20200292617A1

Abstract

본 발명의 일 측면에 따르면, 장치는 하이 전압을 갖는 제1 파워 신호를 포함할 수 있다. 장치는 로우 전압을 갖는 제2 파워 신호를 포함할 수 있다. 장치는 하이 전압 및 로우 전압 사이를 스위칭하도록 구성된 전압을 갖는 제3 파워 신호를 포함할 수 있다. 장치는 제1 파워 신호 및 제2 파워 신호에 의해 파워를 공급받는 래칭 회로를 포함할 수 있다. 장치는, 적어도, 제1 데이터 신호 및 제2 데이터 신호 사이를 선택하도록 구성되고, 제1 파워 신호, 제2 파워 신호, 및 제3 파워 신호에 의해 파워를 공급받는 선택 회로를 포함할 수 있다.

Description

추가 회로 없이 스캐너블 플립-플롭의 전력 소모를 감시키는 방법{METHOD FOR REDUCING POWER CONSUMPTION IN SCANNABLE FLIP-FLOPS WITHOUT ADDITIONAL CIRCUITRY}

본 발명은 전력 관리에 관한 것으로, 좀 더 상세하게는, 추가 회로 없이 스캐너블 플립-플롭의 전력 소모를 감소시키는 방법에 관한 것이다.

스캔 체인은 DFT(design for testing)에서 사용되는 기법이다. 이것의 목적은 집적 회로(IC; integrated circuit)의 모든 플립-플롭을 관찰하고 설정하는 간단한 방법을 제공함으로써, 좀 더 쉽게 테스트를 수행하기 위함이다. 플립-플롭의 시리즈는 서로 길게 연결되어 체인(예를 들어, 데이지 체인(daisy chain))을 형성한다. 데이터(Scan_in)는 체인의 일단으로 입력되고, 데이터(Scan_out)는 체인의 다른 일단으로 나타난다. 이를 통해 엔지니어는 칩 내부에서 회로가 구동하는 동안, 저장된 플립-플롭들의 값이 무엇인지 관찰할 수 있다.

일반적으로, IC가 정상적으로 동작할 때, 체인(chain) 내의 플립-플롭들은 그것들의 정상적인 논리 작업들을 수행하고, 그것들의 일부인 로직 회로에 의해 지시된 바와 같은 값들을 저장한다. 이후에, 회로는 중단(종종, 중간 연산)될 것이다. 다음 로직 회로와 연결된 플립-플롭들 대신에, 그것들이 스캔 체인의 일부인 것으로 재구성된다. 테스트 데이터는 스캔 체인의 헤드로의 입력(예를 들어, 스캔_인 신호(scan_in signal))이고, 플립-플롭들에 저장된 마지막 값들은 스캔 체인의 테일(예를 들어, 스캔_아웃 신호(sacn_out signal))로 출력된다. 이는 테스트 엔지니어가 내부 값들을 의도한 상태로 설정하고, 일반적으로 볼 수 없는 내부 값들을 볼 수 있도록 한다.

가장 유명한 스캔 체인 표준(scan chain standards)은 IEEE(Institute of Electrical and Electronics Engineers) 1149.1-1990(다른 년도 또는 리비전들을 포함함.) 또는 JTAG(Joint Test Action Group) 표준이다. 그러나, 다양한 다른 스캔 체닝 표준들 또는 기법들이 사용된다. 예를 들어, JTAG 표준은 자체 클럭을 사용하나, 일부 스캔 체인들은 코어 또는 IC의 메인 클럭에서 동작한다. 상술된 내용은 일부 예시들이며, 본 발명이 이에 한정되지 않음이 이해될 것이다.

본 발명의 목적은 추가 회로 없이 플립 플롭의 전력 소모를 감소시킬 수 있는 스캔 체인 플립 플롭 및 장치를 제공하는데 있다.

본 발명의 일 측면에 따르면, 장치는 하이 전압을 갖는 제1 파워 신호를 포함할 수 있다. 상기 장치는 로우 전압을 갖는 제2 파워 신호를 포함할 수 있다. 상기 장치는 상기 하이 전압 및 상기 로우 전압 사이를 스위칭하도록 구성된 전압을 갖는 제3 파워 신호를 포함할 수 있다. 상기 장치는 상기 제1 파워 신호 및 상기 제2 파워 신호에 의해 파워를 공급받는 래칭 회로를 포함할 수 있다. 상기 장치는, 적어도, 제1 데이터 신호 및 제2 데이터 신호 사이를 선택하도록 구성되고, 상기 제1 파워 신호, 상기 제2 파워 신호, 및 상기 제3 파워 신호에 의해 파워를 공급받는 선택 회로를 포함할 수 있다.

본 발명의 다른 측면에 따르면, 장치는 제1 파워 신호 및 제2 파워 신호에 의해 파워를 공급받고, 제1 데이터 신호를 입력으로서 수신하고, 선택된 데이터 신호를 출력하는, 상기 장치의 제1 스테이지를 포함할 수 있다. 상기 장치는 제3 파워 신호, 및 상기 제1 파워 신호 및 상기 제2 파워 신호 중 하나에 의해 파워를 공급받고, 제2 데이터 신호를 입력으로서 수신하고, 상기 제1 스테이지와 연결된, 상기 장치의 제2 스테이지를 포함할 수 있다. 상기 장치는 상기 제1 데이터 신호 및 상기 제2 데이터 신호 중 하나를 상기 선택된 데이터 신호로서 출력하도록 구성될 수 있다.

본 발명의 다른 측면에 따르면, 스캔 체인 플립-플롭은 스캔 인에이블 신호를 기반으로, 데이터 신호 및 스캔-인 신호 사이를 선택하고, 선택된 데이터 신호를 출력하도록 구성된 선택 회로를 포함할 수 있다. 상기 스캔 체인 플립-플롭은 상기 선택된 데이터 신호를 래치하도록 구성된 플립-플롭 회로를 포함할 수 있다. 상기 선택 회로는 적어도 부분적으로, 파워 레일로서 상기 스캔 인에이블 신호와 연결되도록 구성될 수 있다.

하나 또는 그 이상의 구현들의 상세한 설명은 이하의 상세한 설명 및 첨부된 도면을 통해 설명된다. 다른 특징들은 상세한 설명 및 도면들, 및 특허청구범위로부터 명확해질 것이다.

전원 관리를 위한 시스템 및/또는 방법, 그리고 좀 더 상세하는 추가적인 회로 없이 스캐너블 플립-플롭들에서 파워 소모를 감소시키는 방법은 적어도 하나의 도면들과 연관되어 설명되거나 또는 도시되고, 특허청구범위에서 좀 더 완전하게 설명된다.

본 발명에 따르면, 추가 회로 없이 플립 플롭의 전력 소모를 감소시킬 수 있는 스캔 체인 플립 플롭 및 장치가 제공된다.

도 1a, 도 1b, 및 도 1c는 본 발명에 따른 시스템의 예시적인 실시 예의 블록도들이다.
도 2는 본 발명에 따른 시스템의 예시적인 실시 예의 회로도이다.
도 3은 본 발명에 따른 시스템의 예시적인 실시 예의 회로도이다.
도 4는 본 발명에 따른 시스템의 예시적인 실시 예의 회로도이다.
도 5는 본 발명의 이론들에 따라 형성된 장치들을 포함할 수 있는 정보 처리 시스템의 개략적인 블록도이다.
다양한 도면들에서 유사한 참조 번호들은 유사한 구성들을 지칭한다.

다양한 예시적인 실시 예들이 일부 예시적인 실시 예들을 보여주는 첨부된 도면들을 참조하여 더욱 상세하게 설명된다. 그러나, 본문에 게시된 내용은 다양한 다른 형태로 구현될 수 있고, 본문에 설명된 예시적인 실시 예들에 제한되는 것으로 해석되어서는 안 된다. 대신에, 이러한 예시적인 실시 예들은 상세한 설명이 완전하며, 당업자에 의해 본 발명의 기술적 사상이 완전하게 전달될 수 있도록 제공된다. 도면들에서, 계층들 및 영역들의 크기들 및 상대적인 크기들은 명확성을 위하여, 과장된다.

구성 또는 계층이 다른 구성 또는 계층과 "연결된(on, connected to, or coupled to)" 것으로 지칭되는 경우, 이는 직접적으로(directly) 다른 구성 또는 계층과 연결될 수 있거나 또는 하나 또는 그 이상의 중간(intervening) 구성들 또는 계층들이 존재할 수 있음이 이해될 것이다. 대조적으로, 구성이 다른 구성 또는 계층과 "직접적으로 연결된(directly on, directly connected to, or directly coupled to)" 것으로 지칭되는 경우, 중간 구성들 또는 계층들이 존재하지 않는다. 유사한 참조 번호는 전체적으로 유사한 구성들을 지칭한다. 본문에서 사용되는 바와 같이 "및/또는(and/or)"는 연관되어 나열된 목록들 중 하나 또는 그 이상의 조합들의 일부 및 전부를 포함한다.

"제1(first)", "제2(second)", "제3(third)" 등과 같은 용어들은 다양한 요소들, 구성들, 영역들, 계층들, 및/또는 구역들을 설명하기 위하여 본문에서 사용되나, 이러한 요소들, 구성들, 영역들, 계층들, 및/또는 구역들은 이러한 용어들에 한정되지 않음이 잘 이해될 것이다. 이러한 용어들은 하나의 요소, 구성, 영역, 계층, 또는 구역을 다른 하나의 요소, 구성, 영역, 계층, 또는 구역으로부터 구분하기 위해서만 사용된다. 즉, 이하에서 기재되는 제1 요소, 구성, 영역, 계층, 또는 구역은 본 발명의 사상 및 범위로부터 벗어남 없이, 제2 요소, 구성, 영역, 계층, 또는 구역으로 불릴 수 있다.

"~의 아래(beneath, below, lower, under)", "~의 위(above, upper)" 등과 같은 공간적으로 상대적인 용어들(spatially relative terms)은 도면들에서 도시된 다른 하나의 요소(들) 또는 특징(들)과 하나의 요소 또는 특징들과의 관련성을 용이하게 설명하기 위하여 본문에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 지향성에 추가적으로 동작 또는 사용에서 장치의 다른 지향성(orientations)을 포함하는 것으로 의도됨이 잘 이해될 것이다. 예를 들어, 도면들에서 장치가 뒤집어지는 경우, 다른 요소들 또는 특징들의 "아래(below or beneath or under)"로 설명된 요소들은 다른 요소들 또는 특징들의 "상부(above)"로 향할 것이다. 즉, "아래(below, under)"의 예시적인 용어들은 위 및 아래의 방향들을 모두 포함할 수 있다. 장치가 다른 방향(예를 들어, 90도로 회전하거나 또는 다른 방향)을 지향할 수 있고, 본문에서 사용되는 공간적으로 상대적인 설명들은 이에 따라 해석되어야 한다.

마찬가지로, "하이(high)", "로우(low)", "풀-업(pull up), "풀 다운(pull down), "1", 및 "0" 등과 같은 전기적인 용어들 도면에서 도시된 바와 같이, 다른 전압 레벨들 또는 다른 구성들 또는 특징들과 상대적인 전압 레벨 및 전류를 나타내는 설명의 편의를 위하여 상세한 설명에서 사용될 수 있다. 전기적으로 상대적인 용어들은 도면들에 도시된 전압들 또는 전류들에 추가적으로 사용 또는 동작에서 장치의 다른 기준 전압들을 포함하는 것으로 의도된다. 예를 들어, 도면들에서 장치 또는 신호들이 반전되거나 또는 다른 기준 전압들, 전류들, 또는 전하들을 사용하는 경우, "하이(high)" 또는 "풀 업(pull up)"으로 설명되는 구성들은 새로운 기준 전압 또는 전류와 비교하여 "로우(low)" 또는 풀 다운(pull down)"일 수 있다. 즉, "하이(high)"의 예시적인 용어는 상대적으로 낮거나 또는 높은 전압 또는 전류를 모두 포함할 수 있다. 장치는 다른 전기적은 프레임들의 기준에 기반될 수 있고, 상세한 설명에서 사용되는 전기적으로 상대적인 설명들에 따라 해석될 수 있다.

상세한 설명에서 사용되는 용어들은 오직 특정 실시 예에 대한 설명의 목적을 위한 것이며, 본 발명의 한정을 의도하는 것은 아니다. 상세한 설명에서 사용되는 바와 같이, 단수 형태들(singular forms)은, 명확히 다르게 정의되지 않는 한, 복수 형태들(plural forms)을 포함하도록 의도된다. "포함하다(comprise)" 용어는, 상세한 설명에 사용되는 경우, 열거된 특징들, 단계들, 동작들, 요소들, 및/또는 구성들의 존재를 특정하나, 하나 또는 그 이상의 다른 특징들, 단계들, 동작들, 요소들, 구성들, 및/또는 그것들의 그룹들의 추가 또는 존재를 배제하지 않는다.

예시적인 실시 예들이 이상적인 실시 예들(및 중간 구조들)의 예시적인 도면인 단면도를 참조하여 상세한 설명에서 설명된다. 이와 같이, 예를 들어 제조 기술 및/또는 허용 오차와 같은 결과로서의 도면들의 형상으로부터의 변형이 예상되어야 한다. 즉, 예시적인 실시 예들은 상세한 설명에에 도시된 특정 형상의 영역들에 한정되는 것으로 해석되어서는 안되며, 예를 들어 제조로부터 초래되는 형상의 편차를 포함해야 한다. 예를 들어, 직사각형으로 도시된 주입된 영역은 일반적으로, 주입된 영역에서부터 주입되지 않은 영역으로의 이진 변화 라기보다는, 둥근 또는 곡선의 피쳐 및/또는 모서리에서의 주입 농도의 기울기를 가질 것이다. 마찬가지로, 주입에 의해 형성된 매립 영역은 매립 영역과 주입이 일어나는 표면 사이의 영역에 약간의 주입을 초래할 수 있다. 따라서, 도면들에 도시 된 영역들은 본질적으로 개략적이며, 그 형상들은 디바이스의 영역의 실제 형상을 설명하기 위한 것이 아니며 본 발명의 범위를 제한하려는 것이 아니다.

다르게 정의되지 않는 한, 본문에서 사용되는 모든 용어들(기술적 및 과학적 용어들을 포함함)은 당업자에 의해 공통적으로 이해될 수 있는 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술 및/또는 본 명세서와 관련하여 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본문에서 정의되지 않는 한 이상적이거나 지나치게 형식적인 의미로 해석되지 않아야 한다.

이하에서, 첨부된 초면들을 참조하여, 예시적인 실시 예들이 상세하게 설명될 것이다.

도 1a는 본 발명에 따른 시스템(170)의 예시적인 실시 예의 블록도이다. 도시된 실시 예에서, 시스템(200170)은 더 큰 스캔 체인의 일부의 상세도를 포함할 수 있다.

도시된 실시 예에서, 시스템(170)은 복수의 플립-플롭들(172a, 172b, 172c)을 포함할 수 있다. 플립-플롭들(172)은 클럭 신호(177)에 의해 제어되거나 또는 동기화된다. 시스템(170)은 복수의 로직 회로들(174)을 포함할 수 있다. 도시된 실시 예에서, 플립-플롭들(172a, 172c)은 로직 회로들(174)의 입력들 및 출력들을 각각 저장할 수 있다.

각 플립-플롭은, 정상 동작 동안, 플립-플롭으로의 새로운 데이터를 기입하기 위한 D 입력 포트, 및 플립-플롭으로부터 저장된 데이터를 읽기 위한 Q 출력 포트를 포함할 수 있다. 더욱이, 각 플립-플롭은, 스캔 체인 모드(scan chain mode)에서, 플립-플롭으로 새로운 데이터를 기입하는 스캔-인(SI; scan-in) 입력 포트를 포함할 수 있다. 상술된 구성은 단순히 일 실시 예이며, 본 발명이 이에 한정되지 않음이 이해될 것이다.

정상 동작 동안, 데이터는 제1 플립-플롭(예를 들어, 플립-플롭(172a))의 Q 출력 포트로부터, 로직 회로들(174)을 통해, 제2 및 제3 플립-플롭들(예를 들어, 플립-플롭들(172b, 172c))의 D 입력 포트로 전송된다. 이러한 실시 예에서, 로직 회로들(174)을 통과하기 위한 시간이 소모된다. 일반적으로 이러한 시간 구간은 플립-플롭들의 홀딩 타이밍 요구들을 만족시키는데 충분하다.

반대로, 시스템(170)이 스캔 모드인 경우, 데이터가 스캔 체인을 따라 시프트됨에 따라, 로직 회로들(174)이 바이패스(bypass)될 수 있다. 이러한 실시 예에서, 데이터는 제1 플립-플롭(예를 들어, 플립-플롭(172a))의 Q 출력 포트로부터, 제2 플립-플롭(예를 들어, 플립-플롭(172b))의 SI 입력 포트로 직접 전송되고, 이후에, 제2 플립-플롭(예를 들어, 플립-플롭(172b))의 Q 출력 포트로부터 스캔 체인의 다음 플립-플롭(예를 들어, 플립-플롭(172c))의 SI 입력 포트로 전송된다. 플립-플롭들 사이에는 회로들이 없거나 또는 매우 일부만 존재하기 때문에, 스캔 모드에서, 2개의 플립-플롭들 사이의 지연(delay)은 매우 작다. 다양한 실시 예들에서, 지연은 플립-플롭들의 홀딩 타임 요구들을 위반할 만큼 충분히 작을 수 있다.

가끔, 시스템에 지연 회로들(미도시)을 삽입하는 것이 해결책이다. 이러한 지연 회로들은 회로 내에서 전력 및 면적을 소모한다. 가끔, 이러한 지연 회로들은 플립-플롭들 자체로 집적될 수 있다. 예를 들어, 인버터들의 시리즈는 SI 포트의 입력부 전에 추가될 수 있다. 공통 또는 유일한 설계 스킴(common or uniform design scheme)이 칩 전체에서 사용되는 경우, 이러한 추가 지연 회로들은, 그것들이 특정 플립-플롭에 대하여 필요한지와 무관하게, 모든 플립-플롭들에 추가된다.

도 1b 및 도 1c는 본 발명에 따른 시스템(100)의 예시적인 실시 예의 블록도들이다. 다양한 실시 예들에서, 시스템(100)은 집적된 스캔 기능을 갖는 플립-플롭 또는 스캐너블 플립-플롭을 포함할 수 있다. 다양한 실시 예에서, 시스템(100)은 프로세서, 중앙 처리 유닛(CPU; central processor unit), 그래픽 처리 유닛(GPU; graphic processor unit), 시스템-온-칩(SOC; system-on-chip) 등과 같은 집적 회로(IC; integrated circuit)에 포함될 수 있다. 상술된 내용은 단순히 일부 예시적인 실시 예들이며, 본 발명이 이에 한정되지 않음이 이해될 것이다.

이러한 실시 예에서, 회로(100)는 선택 회로 또는 멀티플렉서(MUX; multiplexer)(142), 및 메모리 구성 회로(memory element circuit)(144)를 포함할 수 있다. 도시된 실시 예에서, 메모리 구성 회로(144)는 마스터부(146) 및 슬레이브부(148)를 포함할 수 있다. 상술된 내용은 단순히 하나의 예시적인 실시 예이며, 본 발명이 이에 한정되지 않음이 이해될 것이다.

도 4는 본 발명에 따른 회로(400)의 예시적인 실시 예의 블록도이다. 상술된 바와 같이, 회로(400)는 클럭 신호(402)에 의해 제어될 수 있다. 회로(400)는 클럭 신호(402)가 회로(100)에 의해 내부 처리를 위해 어떻게 처리될 수 있는지를 보여준다.

도시된 실시 예에서, 클럭 신호(402)는 2개의 파생 클럭 신호들, CKB(122), CKP(124)을 생성할 수 있다. 이러한 실시 예에서, 회로(400)는 서로 직렬로 연결된 2개의 인버터들(482, 484)을 포함할 수 있다. 이는, 부분적으로, 클럭 신호(402)를 클린시키기 위해(예를 들어, 공통 전압 레벨로부터 전압을 복원하기 위해) 행해질 수 있다.

이러한 실시 예에서, 더 빠른 클럭 신호 CKB(122)는 인버터(482)에 의해 생성될 수 있고, 가장 빠른 클럭 신호(402)의 반전일 수 있다. 더 느린 클럭 신호 CKP(124)는 인버터(484)에 의해 생성될 수 있다. 클럭 신호들(122, 124)은 클럭 신호(402)의 지연된 (클럭(122)의 경우, 반전된) 버전일 수 있다.

도 1b를 다시 참조하면, 클럭 신호들 CKB(122) 및 CKP(124)은 회로(300100)의 특정 부분들을 제어하도록 구성될 수 있다.

도시된 실시 예에서, 선택 회로(142)는 정상 동작 입력 D(112) 및 스캔 체인 입력 SI(116) 사이를 선택할 수 있다. 이는 스캔 인에이블 신호 SE(117)를 기반으로 행해질 수 있다. 선택 회로(142)는 선택된 입력 신호 DMUX(115)를 생성할 수 있다.

선택된 입력 신호 DMUX(115)는 마스터부(146)로 전송될 수 있다. 마스터부(146)는 (DT(115T)를 형성하는) 패스 또는 전송 게이트(154), 및 2개의 피드백 인버터들(156, 158)을 포함할 수 있다. 만약 더 늦은 클럭 신호 CKP(124)가 (패스-게이트(154)를 클로징하는) 하이 값으로 안정화되기 전에, 선택된 입력 신호 DMUX(115)가 변경되는 경우, 홀드 페일(hold failure)이 발생하고, 마스터부(146)는 잘못된 값을 저장한다.

슬레이브부(148)는 패스-게이트(164) 및 2개의 피드백 인버터들(166, 168)을 포함할 수 있다. 패스-게이트(164)가 오픈된 경우, 마스터부(124)로부터의 출력 신호가 피드백 인버터들(166, 168)에 저장되고, 신호 Q(104)가 출력된다.

도시된 실시 예에서, 슬레이브부(148)의 출력은 인버터(160)를 통해 통과될 수 있다. 인버터(160)는 QN 출력 신호(104)를 출력할 수 있다. 일부 실시 예들에서, 복수의 인버터들이 사용될 수 있다. 상술된 구성은 단순히 일 실시 예이며, 본 발명이 이에 한정되지 않음이 이해될 것이다.

도시된 실시 예 및 시스템의 대부분의 블록도들에서, 전원 신호들은 명확성을 위해 생략된다. 일반적으로 고 전압 레일(Vdd) 및 저 전압 레일(Vss 또는 접지)의 2개의 전원 신호들 또는 레일들이 존재할 수 있다. 도시된 실시 예에서, 전원 레벨들은 MUX(142)에 대하여 도시된다.

도시된 실시 예에서, MUX(142)는 일반적으로, 고 전압 레일 Vdd(132)에 의해 전원을 공급받을 수 있다. 그리고, MUX(142)는 적어도 부분적으로, 정상 저 전압 레일 Vss(도 1b에는 미도시)에 의하지 않고, 스캔 인에이블 신호(117)(또는 좀 더 정확하게는, 인버터(170)를 통한 스캔 인에이블 신호의 반전 SEN(118))에 의해 전원을 더 공급받을 수 있다.

이러한 실시 예에서, SEN(118)을 MUX(142)로의 저 전압 레일 또는 접지로서 사용하는 것은 플립-플롭(144)에 대한 홀딩 타임이 (접지로서 Vss를 사용하는 것과 비교하여) 낮아지도록 스캔 인 신호(116)가 지연되게 할 수 있다. 이러한 실시 예에서, 스캔 인 신호(116)는 상술된 바와 같이, 홀딩 페일에 덜 민감해질 수 있다.

다양한 실시 예들에서, 스캔 테스트 모드가 인에이블되지 않은 경우, MUX(142)의 스캔 회로는 스위칭하지 않거나, 효율적이지 않거나, 또는 실질적으로 전원이 오프될 수 있다. 이러한 실시 예에서, 접지 신호로서 SEN(118)을 사용하는 것은 추가적인 회로(실제 추가적인 AND 게이트)의 사용 없이 의사-AND 게이트를 생성할 수 있다. 더욱이, MUX(142)의 스캔 회로를 턴-오프함으로써, 누설 전류가 감소될 수 있다.

도 1c는 본 발명에 따른 시스템(100)의 예시적인 실시 예의 블록들이다. 도 1c는 도면들, 특히 전압 파워 레일들로부터 일반적으로 제거된 시스템(100)의 양상을 강조한다.

도시된 실시 예에서, 제어, 입력, 및 출력 신호들 및/또는 그것들의 참조번호들은 대부분 생략된다. 대신에, 파워 레일들이 명시적으로 도시된다. 도시된 실시 예에서, 시스템(100)은 3개의 파워 레일들: 고 전압 신호 Vdd(132), 저 전압 또는 접지 신호 Vss(134), 및 제3 전원 신호 SEN(118)에 의해 전원을 공급받을 수 있다.

일반적으로, 플립-플롭(144)은 파워 레일들 Vdd(132) 및 Vss(134)에 의해 전원을 공급받을 수 있다. 다양한 실시 예들에서, 플립-플롭(144)은 2개의 전원 소스들(고 전압 및 저전압 또는 접지)을 사용하는 CMOS(complementary metal-oxide-semiconductor) 기법을 사용하여 구현될 수 있다.

도시된 실시 예에서, 선택 회로 또는 MUX(142)는 3개의 전압 소스들 또는 레일들을 사용한다. 도시된 실시 예에서, 고 파워 신호 Vdd(132)는 MUX(142)의 전체 회로에 대한 고 전압 레일로서 동작할 수 있다. MUX(142)의 일부는 저 전압 신호 Vss(134)를 접지 또는 전압 레일로서 사용할 수 있다. 그리고, MUX(142)의 제2 또는 다른 일부는 스캔 인에이블 신호 SEN(118)을 접지 또는 파워 레일로서 사용할 수 있다.

다양한 실시 예들에서, 파워 신호들 Vdd(132) 및 Vss(134)은 높거나 또는 낮은 것 중 하나인 상대적으로 일정한 전압을 가질 수 있고, 시스템(100)의 동작(예를 들어, 파워 온 및 오프와 같은 이벤트를 제외한 동작) 동안, 필수적으로(essentially) 안정 상태(steady state)에 있을 수 있다. 반대로, 파워 신호 스캔 인에이블(118)은, 시스템(100)의 동작 동안, 하이로부터 로우(그리고 역으로) 스위치될 수 있다.다양한 실시 예들에서, SEN(118) 신호는 Vdd(132) 및 Vss(134)를 파워 레일들로서 사용하는 다른 회로(미도시)에 의해 생성될 수 있고, 이에 따라, 그것들에 의해 생성된 2개의 전압들 사이에서 스위칭될 수 있다. 그러나, 다양한 실시 예들에서, 3개의 전압 상태(Vdd(132) 및 Vss(134)와 다름)를 갖는 것은 일부 실시 예에서, 이점을 가질 수 있다.

상술된 바와 같이, 시스템(100)이 스캔 모드(scan mode)로 진입하거나 또는 나가기 때문에, SEN(118) 신호는 하이 전압 및 로우 전압 레벨들 사이에서 스위칭될 수 있다. 이러한 실시 예에서, SEN(118) 신호가 실질적으로, 하이 파워 레일 Vdd(132)와 같은 전압인 경우, CMOS 회로는 턴-오프되거나 또는 파워 다운될 수 있다. 이는 CMOS 회로를 구동하는데 필요한 전압 차이가 더 이상 존재하지 않기 때문이다. 반면에, SEN(118)이 로우이거나 또는 Vss(134)와 같은 레벨인 경우, CMOS 회로는 턴-온되고 정상적으로 동작할 수 있다.

도 2는 본 발명의 실시 예에 따른 회로(200)의 예시적인 실시 예의 회로도이다. 다양한 실시 예들에서, 회로(200)는 도 1b의 마스터부의 패스-게이트 및 선택 회로를 포함할 수 있다.

도시된 실시 예에서, 회로(200)는 PMOS(P-type metal-oxide-semiconductor) 트랜지스터들(212, 214, 216, 232, 234, 236)을 포함할 수 있다. 회로(200)는 NMOS(N-type metal-oxide-semiconductor) 트랜지스터들(222, 224, 226, 242, 244, 246)을 포함할 수 있다. 회로(200)는 스캔 인에이블 신호 SEN(118)(의 반전)에 의해 상대적으로 낮은 전압이 제공되는 제2 스테이지 또는 동적 신호부(dynamic signal portion)(202), 및 공통 접지 Vss(134)에 의해 상대적으로 낮은 전압이 제공되는 제1 스테이지 또는 정지 신호부(204)(static signal portion)를 포함할 수 있다.

트랜지스터들(212, 214, 216)은 직렬로 연결될 수 있고, 동적 신호부(202)의 일부일 수 있다. 트랜지스터들(212, 214, 216)은 하이 전압 Vdd(132) 및 제1 스테이지(204)의 트랜지스터(236) 사이에 연결될 수 있다. 트랜지스터들(214, 216)은 스캔 입력 신호 SI(116)를 입력(예를 들어, 게이트 단자)으로서 취할 수 있다. 반면에, 트랜지스터(212)는 스캔 인에이블 신호의 반전 SEN(118)을 입력으로서 사용할 수 있다.

트랜지스터들(222, 224, 226)은 직렬로 연결될 수 있으며, 동적 신호부(202)의 일부일 수 있다. 트랜지스터들(222, 224, 226)은 트랜지스터(242) 및 로우 전압 레일 사이에 연결될 수 있다. 이 경우에서, 로우 전압 레일은 스캔 인에이블 신호의 반전 SEN(118)이다. 트랜지스터들(222, 224)은 신호 SI(116)를 입력으로서 취할 수 있다. 트랜지스터(226)는 비-반전된 스캔 인에이블 신호 SE(117)를 입력으로서 사용할 수 있다.

도시된 실시 예에서, 트랜지스터들(222, 224, 226)을 위한 로우 전압 또는 접지는 스캔 인에이블 신호의 반전 SEN(118)일 수 있다. 신호가 변화하거나 또는 스위칭되기 때문에, 파워가 동작이라 불린다.

트랜지스터들(232, 234, 236)은 직렬로 연결될 수 있다. 트랜지스터들(232, 234, 236)은 하이 전압 Vdd(132) 및 트랜지스터(242) 사이에 연결될 수 있다. 코어 파워 신호가 변화하지 않기 때문에, 파워 또는 하이 전압은 정지(static)라 불린다. 트랜지스터들(232, 234)은 정지 신호부(204)의 일부일 수 있다. 트랜지스터(232)는 데이터 신호 D(112)를 입력으로서 취할 수 있다. 트랜지스터(234)는 스캔 인에이블 신호 SE(117)를 입력으로서 취할 수 있다.

트랜지스터들(242, 244, 246)은 직렬로 연결될 수 있다. 트랜지스터들(242, 244, 246)은 로우 전압 Vss(134) 및 트랜지스터(242) 사이에 연결될 수 있다. 트랜지스터들(244, 246)은 정지 신호부(204)의 일부일 수 있다. 트랜지스터(246)는 신호 D(112)를 입력으로서 취할 수 있고, 트랜지스터(244)는 반전된 스캔 인에이블 신호 SEN(118)를 입력으로서 취할 수 있다.

도시된 실시 예에서, 트랜지스터들(236, 242)은, 상술된 바와 같이, 메모리 엘리먼트 회로의 마스터부의 패스-게이트일 수 있다. 도시된 실시 예에서, 트랜지스터(236)는 늦은 클럭 신호(later clock signal) CKP(124)를 입력으로서 수신할 수 있다. 트랜지스터(242)는 빠른 클럭 신호(earlier clock signal) CKB(122)를 입력으로서 수신할 수 있다. 트랜지스터들(236, 242)은 신호 DT(115T)를 출력할 수 있다.

도시된 실시 예에서, 반전된 스캔 인에이블 신호(118)가 로우이거나 또는 실질적으로 Vss(134)와 같은 전압인 경우, 반전된 스캔 인에이블 신호(118)와 연결된 동적 스테이지(202)의 일부(트랜지스터들(222, 224, 226))은 효율적으로 턴-온될 수 있다. SE(117) 및 SEN(118)을 입력받는 트랜지스터들(226, 244)은 데이터 신호 D(112) 상에서, 스캔 입력 신호 SI(116)를 선택할 수 있다.

반대로, 도시된 실시 예에서, 반전된 스캔 인에이블 신호(118)가 하이인 경우(즉, Vdd(132)와 동일한 경우), 반전된 스캔 인에이블 신호(118)와 연결된 동적 스테이지(202)의 일부(트랜지스터들(222, 224, 226))은 효율적으로 파워-다운될 수 있다. 이는 MOS 트랜지스터들이 효율적으로 동작하기 위해 소스 및 드레인 단자들 사이의 특정 전압 차이를 필요로 하고, 소스 및 드레인 단자들 사이의 전압 차이가 없는 경우, 그것들이 본질적으로 턴-오프되기 때문이다. 이는 정지 스테이지(204)로 약한 드라이브를 생성할 수 있고, 이는 데이터 신호 D(112)가 선택되고 통과될 때 무시되거나 또는 “돈-케어(don't care)”일 수 있다.

이러한 실시 예에서, 회로(200)의 AND 게이트와 같은 부분의 일부가 턴-오프됨에 따라, 동적 부(202)는 파워를 절약하면서 스위칭되지 않는다. 마찬가지로, Vdd(132) 및 접지(현재 SEN(118))이 종종 동일 전압이기 때문에, Vdd(132)로부터 접지(일반적으로 Vss(134))로의 누설 전류는 상당히 감소된다. 다양한 실시 예들에서, 이는 15%의 누설 전류를 감소시키고, 1%의 전체 파워를 감소시킬 수 있다.

지연 회로들 또는 버퍼들을 추가하지 않음으로써, 본 발명의 실시 예들은 설명된 플립-플롭이 종래의 MS(master/slave) 플립-플롭과 유사한 데이터 경로 속도 및 클럭 파워 소비를 갖도록 동작하게 할 수 있다. 본 발명의 실시 예들은 종래의 지연 회로들보다 저 작은 면적 및 저 낮은 파워 요구를 가질 수 있다. 상술된 내용은 일부 예시적인 실시 예들이며, 본 발명이 이에 제한되지 않음이 이해될 것이다.

도 3은 본 발명의 실시 예에 따른 회로(300)의 예시적인 실시 예의 회로도이다. 다양한 실시 예들에서, 회로(#00)는 도 1b의 선택 회로 및 마스터부의 패스-게이트를 포함할 수 있다.

도시된 실시 예에서, 회로(300)는 PMOS(P-type metal-oxide-semiconductor) 트랜지스터들(312, 314, 316, 332, 334, 336)을 포함할 수 있다. 회로(300)는 NMOS(N-type metal-oxide-semiconductor) 트랜지스터들(322, 324, 326, 342, 344, 346)을 포함할 수 있다. 회로(300)는 스캔 인에이블 신호 SE(117)에 의해 상대적으로 높은 전압을 제공받는 제2 스테이지 또는 동적 신호부(302), 및 파워 레일 Vdd(132)에 의해 상대적으로 높은 전압을 제공받는 제1 스테이지 또는 정지 신호부(304)를 포함할 수 있다.

트랜지스터들(312, 314, 316)은 직렬로 연결될 수 있고, 동적 신호부(302)의 일부일 수 있다. 트랜지스터들(312, 314, 316)은 스위칭 신호 SE(117)(고전압 신호로서 동작함.) 및 제1 스테이지(304)의 트랜지스터(336) 사이에 연결될 수 있다. 트랜지스터들(314, 316)은 스캔 인 신호 SI(116)를 입력(예를 들어, 게이트 단자)으로서 취할 수 있다. 반면에, 트랜지스터(312)는 스캔 인에이블 신호의 반전 SEN(118)을 입력으로서 사용할 수 있다.

트랜지스터들(322, 324, 326)은 직렬 연결될 수 있고, 동적 신호부(302)의 일부일 수 있다. 트랜지스터들(322, 324, 326)은 트랜지스터(342) 및 저 전압 레일 사이에 연결될 수 있고, 이 경우, 저 전압 레일은 정지 신호(static signal) 및 공통 접지 Vss(134)이다. 트랜지스터들(322, 324)은 신호 SI(116)를 입력으로서 취할 수 있다. 트랜지스터(326)는 비-반전된 스캔 인에이블 신호 SE(117)를 입력으로서 사용할 수 있다.

트랜지스터들(332, 334, 336)은 직렬로 연결될 수 있다. 트랜지스터들(332, 334, 336)은 고 전압 Vdd(132) 및 트랜지스터(342) 사이에 연결될 수 있다. 코어 파워 신호가 변하지 않기 때문에, 파워 또는 고 전압은 정지(static)인 것으로 불린다. 트랜지스터들(332, 334)은 정지 신호부(304)의 일부일 수 있다. 트랜지스터(332)는 데이터 신호 D(112)를 입력으로서 취할 수 있다. 트랜지스터(334)는 스캔 인에이블 신호 SE(117)를 입력으로서 취할 수 있다.

트랜지스터들(342, 344, 346)은 직렬로 연결될 수 있다. 트랜지스터들(342, 344, 346)은 저 전압 Vss(134) 및 트랜지스터(342) 사이에 연결될 수 있다. 트랜지스터들(344, 346)은 정지 신호부(304)의 일부일 수 있다. 트랜지스터(346)는 신호 D(112)를 입력으로서 취할 수 있다. 트랜지스터(344)는 반전된 스캔 인에이블 신호 SEN(118)을 입력으로서 취할 수 있다.

도시된 실시 예에서, 트랜지스터들(336, 342)은, 상술된 바와 같이, 메모리 엘리먼트 회로의 마스터부의 패스-게이트일 수 있다. 도시된 실시 예에서, 트랜지스터(336)는 늦은 클럭 신호(later clock signal) CKP(124)를 입력으로서 수신할 수 있다. 트랜지스터(342)는 빠른 클럭 신호(earlier clock signal) CKB(122)를 입력으로서 수신할 수 있다. 트랜지스터들(336, 342)은 신호 DT(115T)를 출력할 수 있다.

도시된 실시 예에서, 스캔 인에이블 신호(117)가 Vdd(132)와 실질적으로 동일한 전압이거나 또는 높은 경우, 스캔 인에이블 신호(117)와 연결된 동적 스테이지(302)의 일부(트랜지스터들(312, 314, 316))는 효율적으로 턴-온된다. SEN(118) 및 SE(117)을 입력으로 갖는 트랜지스터들(316, 334)은 데이터 신호 D(112) 상에서, 스캔 인 신호 SI(116)를 선택할 수 있다.

반대로, 도시된 실시 예에서, 반전된 스캔 인에이블 신호(118)가 로루인 경우(즉, Vss와 동일한 전압인 경우), 스캔 인에이블 신호(117)와 연결된 동적 스테이지(302)의 일부(트랜지스터들(312, 314, 316)은 실질적으로 파워-다운될 수 있다. 이는 MOS 트랜지스터들이 실질적으로 동작하기 위해서는, 소스 및 드레인 단자들 사이의 특정 전압 차이를 요구하고, 드레인 및 소스 단자들 사이의 전압 차이가 없는 경우, 본질적으로 턴-오프되기 때문이다. 이는 정지 스테이지(304)로의 약한 드라이브를 제공하고, 약한 드라이브는 데이터 신호 D(112)선택되고 통과될 때, 무시되거나 또는 "돈-케어(don't care)"일 수 있다.

이러한 실시 예에서, 회로(300)의 AND 게이트와 같은 부분의 일부를 턴-오프시킴으로써, 동적부(302)가 파워를 절약하면서 스위칭되지 않는다. 마찬가지로, 고 전압 레일(일반적으로 Vdd(132)로부터 접지로의 누설 전류가 상당히 감소된다. 다양한 실시 예들에서, 이는 15%의 누설 전류를 감소시키고, 1%의 전체 파워를 감소시킬 수 있다.

도 5는 본 발명의 이론에 따라 형성된 반도체 장치들을 포함할 수 있는 정보 처리 시스템(500)의 개략적인 블록도이다.

도 5를 참조하면, 정보 처리 시스템(500)은 본 발명의 이론들에 따라 구성된 하나 또는 그 이상의 장치들을 포함할 수 있다. 다른 실시 예에서, 정보 처리 시스스템(500)은 본 발명의 이론들에 따른 하나 또는 그 이상의 기법들을 사용하거나 또는 실행할 수 있다.

다양한 실시 예들에서, 정보 처리 시스템(500)은, 예를 들어, 랩탑, 데스크탑, 워크스테이션, 서버, 블레이드 서버, 개인용 디지털 장치(PDA; personal digital assistant), 스마트폰, 태블릿, 및 다른 적절한 컴퓨터들과 같은 컴퓨팅 장치, 또는 가장 머신, 또는 그것들의 가상 컴퓨팅 장치를 포함할 수 있다. 다양한 실시 예들에서, 정보 처리 시스템(500)은 사용자(미도시)에 의해 사용될 수 있다.

본 발명의 실시 예에 따른 정보 처리 시스템(500)은 CPU(central processing unit), 로직, 또는 프로세서(510)를 포함할 수 있다. 일부 실시 예들에서, 프로세서(510)는 하나 또는 그 이상의 기능 유닛 블록들(FUBs; functional unit blocks) 또는 조합 로직 블록들(CLBs; combinational logic blocks)(515)을 포함할 수 있다. 이러한 실시 예에서, 조합 로직 블록은 다양한 부울 로직 연산(예를 들어, NAND, NOR, NOT, XOR), 안정화 로직 장치(stabilizing logic devices)(예를 들어, 플립-플롭, 래치), 다른 로직 장치들, 또는 그것들의 조합을 포함할 수 있다. 이러한 조합 로직 동작들은 단순하거나 또는 복잡한 방식으로, 입력 신?C르을 처리하여 의도한 결과를 달성하도록 구성될 수 있다. 동기화 조합 로직 동작들의 일부 예시들이 설명되었으나, 본 발명이 이에 제한되지 않으며, 비동기 동작들 또는 그것들의 조합이 본 발명에 포함될 수 있음이 이해될 것이다. 일 실시 예에서, 조합 로직 동작들은 복수의 CMOS(complementary metal oxide semiconductors) 트랜지스터들을 포함할 수 있다. 다양한 실시 예들에서, 이러한 CMOS 트랜지스터들은 로직 동작들을 수행하는 게이트들로 정렬될 수 있으며, 다른 기술들이 본 발명의 범위 내에서 포함되거나 또는 사용될 수 있음이 이해될 것이다.

본 발명의 실시 예에 따른 정보 처리 시스템(500)은 휘발성 메모리(520)(예를 들어, 랜덤 액세스 메모리(RAM; Random Access Memory))를 더 포함할 수 있다. 본 발명의 실시 예에 따른 정보 처리 시스템(500)은 불휘발성 메모리(530)(예를 들어, 하드 드라이브, 광학 메모리, 낸드 또는 플래시 메모리)를 더 포함할 수 있다. 일부 실시 예들에서, 휘발성 메모리(520), 불휘발성 메모리(530), 및 그것들의 조합 또는 일부 중 하나는 "스토리지 매체(storage medium)"으로 지칭될 수 있다. 다양한 실시 예들에서, 휘발성 메모리(520) 및/또는 불휘발성 메모리(530)는 반-영구적 또는 실질적으로 영구적인 형태로 데이터를 저장하도록 구성될 수 있다.

다양한 실시 예들에서, 정보 처리 시스템(500)은 정보 처리 시스템(500)이 그것의 일부와 통신 네트워크를 통한 통신을 허용하도록 구성된 하나 또는 그 이상의 네트워크 인터페이스(540)를 포함할 수 있다. Wi-Fi 프로토콜의 예는 IEEE(Institute of Electrical and Electronics Engineers) 802.11g, IEEE 802.11n를 포함할 수 있으나, 이에 한정되지 않는다. 셀룰러 프로토콜의 예들은, IEEE 802.16m(일명, 무선-MAN(Wireless-Metropolitan Area Network)) Advanced, LTE(Long Term Evolution) Advanced, EDGE(Enhanced Data rates for GSM (Global System for Mobile Communications) Evolution), HSPA+(Evolved High-Speed Packet Access)를 포함할 수 있으나, 이에 한정되지 않는다. 유선 프로토콜의 예들은, IEEE 802.3 (일명, Ethernet), 파이버 채널(Fibre Channel), 전원 라인 통신(Power Line communication)(예를 들어, HomePlug, IEEE 1901)을 포함할 수 있으나, 이에 한정되지 않는다. 상술된 내용은 단순히 일부 예시적인 실시 예들이며, 본 발명이 이에 한정되지 않음이 이해될 것이다.

본 발명에 따른 정보 처리 시스템(500)은 사용자 인터페이스 유닛(550)(예를 들어, 디스플레이 어댑터, 햅틱 인터페이스, 휴먼 인터페이스 장치 등)을 더 포함할 수 있다. 다양한 실시 예들에서, 사용자 인터페이스 유닛(550)은 사용자로부터 입력을 수신하거나 또는 사용자에게 출력을 제공하도록 구성될 수 있다. 장치들의 다른 종류들은 사용자와의 통신을 제공하기 위하여 사용될 수 있다. 예를 들어, 사용자에게 제공되는 피드백은 시각 피드백, 음성 피드백, 촉각 피드백 등과 같은 감각 피드백(sensory feedback)의 형태일 수 있고, 사용자로부터의 입력은 음성, 소리, 촉각 입력을 포함하는 형태로 수신될 수 있다.

다양한 실시 예들에서, 정보 처리 시스템(500)은 하나 또는 그 이상의 다른 장치들 또는 하드웨어 구성들(560)(예를 들어, 디스플레이 또는 모니터, 키보드, 마우스, 카메라, 지문 인식기, 비디오 프로세서 등)을 포함할 수 있다. 상술된 내용은 단순히 일부 예시적인 예들이며, 본 발명이 이에 한정되지 않음은 잘 이해될 것이다.

본 발명에 따른 정보 처리 시스템(500)은 하나 또는 그 이상의 시스템 버스들(505)을 더 포함할 수 있다. 이러한 실시 예에서, 시스템 버스(505)는 프로세서(510), 휘발성 메모리(520), 불휘발성 메모리(530), 네트워크 인터페이스(540), 사용자 인터페이스 유닛(550), 및 하나 또는 그 이상의 하드웨어 구성들(560)을 통신적으로 연결하도록 구성될 수 있다. 프로세서(510)에 의해 처리된 데이터 또는 불휘발성 메모리(530)의 외부로부터 입력된 데이터는 불휘발성 메모리(530) 또는 휘발성 메모리(520) 중 하나에 저장될 수 있다.

다양한 실시 예들에서, 정보 처리 시스템(500)은 하나 또는 그 이상의 소프트웨어 구성들(570)을 포함하거나 또는 실행할 수 있다. 일부 실시 예들에서, 소프트웨어 구성들(570)은 운영 체제(OS; operating system) 및/또는 애플리케이션을 포함할 수 있다. 일부 실시 예들에서, OS는 하나 또는 그 이상의 서비스들을 애플리케이션으로 제공하고, 애플리케이션 및 다양한 하드웨어 구성들(예를 들어, 프로세서(510, 네트워크 인터페이스(540) 등) 사이의 매개체로써 동작하거나 또는 관리하도록 구성될 수 있다. 이러한 실시 예에서, 정보 처리 시스템(500)은 하나 또는 그 이상의 네이티브 애플리케이션들을 포함할 수 있다. 하나 또는 그 이상의 네이티브 애플리케이션들은 불휘발성 메모리(530) 등에 설치될 수 있고, 프로세서(510)에 의해 직접적으로 실행되고, OS와 직접적으로 통신하도록 구성될 수 있다. 이러한 실시 예에서, 네이티브 애플리케이션들은 미리 컴파일된 기계 실행 코드(pre-compiled machine executable code)를 포함할 수 있다. 일부 실시 예들에서, 네이티브 애플리케이션들은 소스 또는 객체 코드를 프로세서(510)에 의해 실행되는 실행 가능한 코드로 변환하도록 구성되는 가상 실행 머신(VM; virtual execution machine)(예를 들어, 자바 가상 머신, 마이크로소프트 공통 언어 런타임 등) 또는 스크립트 해석기(예를 들어, csh(C shell), AppleScript, AutoHotkey 등)를 포함할 수 있다.

상술된 반도체 장치들은 다양한 패키징 기법들을 사용하여 밀폐될 수 있다. 예를 들어, 본 발명의 이론들에 따라 구성된 반도체 장치들은 POP(package on package) 기법, BGA(ball grid arrays) 기법, CSP(chip scale packages) 기법, PLCC(plastic leaded chip carrier) 기법, PDIP(plastic dual in-line package) 기법, die in waffle pack 기법, die in wafer form 기법, COB(chip on board) 기법, CERDIP(ceramic dual in-line package) 기법, PMQFP(plastic metric quad flat package) 기법, PQFP(plastic quad flat package) 기법, SOIC(small outline package) 기법, SSOP(shrink small outline package) 기법, TSOP(thin small outline package) 기법, TQFP(thin quad flat package) 기법, SIP(system in package) 기법, MCP(multi-chip package) 기법, WFP(wafer-level fabricated package) 기법, WSP(wafer-level processed stack package) 기법, 또는 당업자에게 잘 알려진 다른 기법들을 사용하여 밀폐(encapsulated)될 수 있다.

방법 단계들은 입력 데이터에 대하여 동작하고, 출력을 생성함으로써 컴퓨터 프로그램을 실행하여 기능을 수행하는 하나 또는 그 이상의 프로그램 가능한 프로세서들에 의해 수행될 수 있다. FPGA(field programmable gate array) 또는 ASIC(application specific integrated circuit)와 같은 특정 목적의 로직 회로(special purpose logic circuitry)에 의해 방법들이 수행될 수 있고, 장치가 구성될 수 있다.

다양한 실시 예들에서, 컴퓨터 판독 가능한 매체는 실행될 때, 장치가 방법 단계들의 적어도 일부를 수행하는 명령어들을 포함할 수 있다. 일부 실시 예들에서, 컴퓨터 판독 가능한 매체는 자기 매체, 광매체, 다른 매치 또는 그것들의 조합(예를 들어, CD-ROM, 하드 드라이브, 읽기 전용 메모리, 플래시 드라이브 등)에 포함될 수 있다. 이러한 실시 예에서, 컴퓨터 판독 가능한 매체는 유형의 비-일시적으로 내장된 제조품일 수 있다.

본 발명의 이론들이 예시적인 실시 예를 참조하여 설명되었으나, 당업자는 본 발명의 기술적 사상 및 범위로부터의 벗어남 없이 실시 예들을 다양하네 변형할 수 있을 것이다. 그러므로, 상술된 실시 예들은 한정 사항이 아니며, 단순히 설명을 위한 것임이 잘 이해될 것이다. 즉, 본 발명의 사상은 이하의 특허청구범위 및 그것의 동등물들의 가능 넓은 가능한 해석에 의해 결정되어야 하며, 앞서 설명된 상세한 설명의 의해 한정되거나 또는 제한되지 않아야 한다. 그러므로, 첨부된 특허청구범위는 실시 예의 모든 변형들 및 변화들을 포함하도록 의도됨이 잘 이해될 것이다.

Claims

장치에 있어서,
하이 전압(high voltage)를 갖는 제1 파워 신호;
로우 전압(low voltage)를 갖는 제2 파워 신호;
상기 하이 전압 및 상기 로우 전압 사이를 스위칭하도록 구성된 전압을 갖는 제3 파워 신호;
상기 제1 파워 신호 및 상기 제2 파워 신호에 의해 파워를 공급받는 래칭 회로; 및
적어도 제1 데이터 신호 및 제2 데이터 신호 사이를 선택하도록 구성되고, 상기 제1 파워 신호, 상기 제2 파워 신호, 및 상기 제3 파워 신호에 의해 파워를 공급받는 선택 회로를 포함하는 장치.
제 1 항에 있어서,
상기 제3 파워 신호가 상기 로우 전압인 경우, 상기 선택 회로는 상기 제2 데이터 신호를 선택하도록 구성된 장치.
제 1 항에 있어서,
상기 제3 파워 신호는 상기 제3 파워 신호가 상기 하이 전압인 경우, 상기 선택 회로의 일부를 실질적으로 턴-오프시키도록 상기 선택 회로 내에서 연결되는 장치.
제 1 항에 있어서,
상기 제2 데이터 신호는 스캔 체인 신호이고,
상기 제3 파워 신호는 스캔 인에이블 신호인 장치.
제 1 항에 있어서,
상기 제3 파워 신호는 상기 선택 회로의 적어도 일 부분에 대하여 접지로서 동작하도록 상기 선택 회로에 연결되는 장치.
제 1 항에 있어서,
상기 선택 회로는 제1 스테이지 및 제2 스테이지를 포함하고,
상기 제1 스테이지는 상기 제1 파워 신호 및 상기 제2 파워 신호에 의해 파워를 공급받고,
상기 제2 스테이지는 상기 제3 파워 신호에 의해, 그리고 상기 제1 파워 신호 및 상기 제2 파워 신호 중 하나로부터 파워를 공급받는 장치.
제 6 항에 있어서,
상기 제1 스테이지는 상기 제1 데이터 신호를 입력으로서 수신하고,
사익 제2 스테이지는 상기 제2 데이터 신호를 입력으로서 수신하는 장치.
제 1 항에 있어서,
상기 선택 회로는 트랜지스터를 포함하고,
상기 제3 파워 신호는 상기 트랜지스터의 소스 단자 및 드레인 단자 중 하나와 직접 연결되는 장치.
장치에 있어서,
제1 파워 신호 및 제2 파워 신호에 의해 파워를 공급받고, 제1 데이터 신호를 입력으로서 수신하고, 선택된 데이터 신호를 출력하는, 상기 장치의 제1 스테이지; 및
제3 파워 신호, 및 상기 제1 파워 신호 및 상기 제2 파워 신호 중 하나에 의해 파워를 공급받고, 제2 데이터 신호를 입력으로서 수신하고, 상기 제1 스테이지와 연결된, 상기 장치의 제2 스테이지를 포함하고,
상기 장치는 상기 제1 데이터 신호 및 상기 제2 데이터 신호 중 하나를 상기 선택된 데이터 신호로서 출력하도록 구성된 장치.
제 9 항에 있어서,
상기 제1 스테이지는 상기 제1 파워 신호 및 상기 제2 파워 신호 사이에 연결되고, 직렬로 정렬된 트랜지스터의 세트를 포함하고,
상기 제2 스테이지는 상기 제3 파워 신호 및 상기 제1 스테이지 사이에 연결되고 직렬로 연결된 트랜지스터들의 제1 세트를 포함하는 장치.
제 10 항에 있어서,
상기 트랜지스터들의 상기 제1 세트는, 상기 제3 파워 신호가 미리 정해진 전압인 경우, 파워-오프되도록 구성된 장치.
제 11 항에 있어서,
상기 미리 정해진 전압은 상기 제2 파워 신호의 전압과 동일한 장치.
제 10 항에 있어서,
상기 제2 스테이지는 상기 제1 스테이지, 및 상기 제1 파워 신호 및 상기 제2 파워 신호 중 하나 사이에 직렬 연결된 트랜지스터들의 제2 세트를 포함하고,
상기 제3 파워 신호는 상기 트랜지스터들의 상기 제2 세트 중 하나의 트랜지스터의 게이트 단자와 연결되는 장치.
제 10 항에 있어서,
상기 제3 파워 신호는 상기 제1 스테이지의 상기 트랜지스터의 상기 세트의 하나의 트랜지스터의 게이트 단자와 연결되는 장치.
제 9 항에 있어서,
상기 제1 파워 신호는 하이 전압이고,
상기 제2 파워 신호는 로우 전압이고,
상기 제3 파워 신호는 상기 하이 전압 및 상기 로우 전압 사이를 스위칭하도록 구성된 장치.
제 9 항에 있어서,
상기 제1 스테이지는 제1 트랜지스터를 포함하고,
상기 제3 파워 신호는 상기 제1 트랜지스터의 게이트 단자와 연결되고,
상기 제2 스테이지는 제2 트랜지스터를 포함하고,
상기 제3 파워 신호는 상기 제2 트랜지스터의 게이트 단자와 연결되고,
상기 제2 스테이지는 제3 트랜지스터를 포함하고,
상기 제3 파워 신호는 상기 제3 트랜지스터의 드레인 단자 및 소스 단자 중 하나와 연결된 장치.
제 9 항에 있어서,
상기 장치의 상기 제1 스테이지 및 상기 제2 스테이지 모두는 하이 전압 레일로서 상기 제1 파워 신호와 연결되고,
상기 제1 스테이지는 접지 레일로서 상기 제2 파워 신호와 연결되고,
상기 제2 스테이지는 접지 레일로서 상기 제3 파워 신호와 연결되는 장치.
스캔 체인 플립-플롭에 있어서,
스캔 인에이블 신호를 기반으로, 데이터 신호 및 스캔-인 신호 사이를 선택하고, 선택된 데이터 신호를 출력하도록 구성된 선택 회로; 및
상기 선택된 데이터 신호를 래치하도록 구성된 플립-플롭 회로를 포함하고,
상기 선택 회로는 적어도 부분적으로, 파워 레일로서 상기 스캔 인에이블 신호와 연결되도록 구성된 스캔 체인 플립-플롭.
제 18 항에 있어서,
상기 플립-플롭 회로는 하이 파워 레일로서 하이 전압 신호와 연결되고, 제1 접지 파워 레일로서 로우 전압 신호와 연결되고,
상기 선택 신호회로는:
상기 하이 파워 레일로서 상기 하이 전압 신호와 연결되고;
상기 선택 신호회로의 제1 스테이지는 상기 제1 접지 파워 레일로서 상기 로우 전압 신호와 연결되는 스캔 체인 플립-플롭.
제 18 항에 있어서,
상기 선택 회로는 파워 레일 및 입력 데이터 신호 모두로서 상기 스캔 인에이블 회로신호와 연결되는 스캔 체인 플립-플롭.