JP2010256130A

JP2010256130A - 半導体集積回路、および半導体集積回路のテスト方法

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Publication number: JP2010256130A
Application number: JP2009105392A
Authority: JP
Inventors: Jinichi Maehara; 仁一前原
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-04-23
Filing date: 2009-04-23
Publication date: 2010-11-11
Also published as: CN101923897A; US20100275076A1

Abstract

【課題】ＲＡＭを備える半導体集積回路において遷移遅延故障テストを実行する際に、前段のロジック回路の出力をＲＡＭのアドレス端子へ伝播することが可能な半導体集積回路を提供する。
【解決手段】本発明の半導体集積回路は、メモリ（１００）と、メモリ（１００）のアドレスを制御するアドレス信号を出力するロジック（３００）と、ロジック（３００）とメモリ（１００）のアドレス端子との間に設けられて、ロジック（３００）とメモリ（１００）とにそれぞれ接続されるアドレス制御回路（２００）とを備え、アドレス制御回路（２００）は、ロジック（３００）からメモリ（１００）のアドレス端子までの間の遷移遅延故障テストを実行するか否かを決定するテスト信号を入力して、テスト信号が遷移遅延故障テストを実行するべきテストモードを示すときに、テスト信号の値に基づいて、ロジック（３００）から入力するアドレス信号と、予め固定値に設定された出力信号とのいずれかをメモリ（１００）のアドレス端子へ出力する。
【選択図】図２

Description

本発明は、半導体集積回路に関し、特に半導体集積回路の遷移遅延故障テストに関する。

遷移遅延故障は、論理回路を構成する信号線において信号の伝送遅延が増大する故障である。遷移遅延故障テストは、値（論理値）に変化を持たせたテストパターンを被試験回路へ入力して、当該回路の遷移遅延故障の有無を確認するテストである。近年、半導体装置の大規模化に伴い、半導体装置内の備えるＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の容量が増加している。ＲＡＭの容量が増加することにより、ＲＡＭに対する遷移遅延故障テストにおいてテストするべき入出力経路も増加している。そのため、ＲＡＭのアドレス端子を短時間で、かつ容易に設定できる手段が必要とされている。

特許文献１は、メモリを備える場合であっても、スキャンテスト方式により、メモリ周辺のロジックのテストや、メモリとロジックとの間の経路のテストを簡単に行うことができる半導体集積回路を開示している。

以下、図１を用いて特許文献１の半導体集積回路を説明する。図１は、特許文献１における半導体集積回路の構成を示す図である。特許文献１の半導体集積回路１０は、テスト回路１２と、ロジック１４と、テスト回路１６と、メモリ１８と、ロジック２０と、テスト回路２２とを備えている。

テスト回路１６は、ロジック１４の出力信号、すなわちデータ入力信号ＤＩ［３：０］と、アドレス信号入力ＡＤＤＲ［３：０］と、チップセレクト信号ＣＳＮおよびライト信号ＷＲＮ等の制御信号とに各々対応するマルチプレクサＭＵＸ１５〜ＭＵＸ２０を備えている。なお、マルチプレクサＭＵＸ１９、ＭＵＸ２０は、それぞれ４個、および２個のマルチプレクサが必要であるが、図面の煩雑さを避けるために、それぞれ１つのマルチプレクサで示してある。

マルチプレクサＭＵＸ１５〜２０の入力端子０にはロジック１４の出力信号がそれぞれ入力されている。マルチプレクサＭＵＸ１５の入力端子１にはスキャンイン信号ＳＣＡＮＩＮ３が入力され、マルチプレクサＭＵＸ１６〜ＭＵＸ１８の入力端子１にはメモリ１８のデータ出力信号ＤＯ［３：１］がそれぞれ入力されている。マルチプレクサＭＵＸ１９、ＭＵＸ２０の入力端子１はいずれもグランドに接続されている。

また、マルチプレクサＭＵＸ１５〜ＭＵＸ１８の選択入力端子にはスキャンイネーブル信号ＳＣＡＮ＿ＥＮが共通に入力され、マルチプレクサＭＵＸ１９、ＭＵＸ２０の選択入力端子にはスキャンテスト信号ＳＣＡＮ＿ＴＥＳＴが共通に入力されている。

また、マルチプレクサＭＵＸ１５〜ＭＵＸ２０の出力信号は、メモリ１８のデータ入力信号ＤＩ［３：０］の入力端子、アドレス信号入力ＡＤＤＲ［３：０］の入力端子、チップセレクト信号ＣＳＮおよびライト信号ＷＲＮ等の制御信号の入力端子にそれぞれ入力されている。また、メモリ１８のデータ出力信号ＤＯ［０］は、スキャンアウト信号ＳＣＡＮＯＵＴ３として出力されている。

このように構成された特許文献１の半導体集積回路１０は、以下のように動作を行う。通常動作時には、スキャンテスト信号ＳＣＡＮ＿ＴＥＳＴおよびスキャンイネーブル信号ＳＣＡＮ＿ＥＮが共に「Ｌ」とされ、マルチプレクサＭＵＸ１５〜ＭＵＸ２０からは、その入力端子０に入力されている信号、すなわちデータ入力信号ＤＩ［３：０］、アドレス信号入力ＡＤＤＲ［３：０］、チップセレクト信号ＣＳＮおよびライト信号ＷＲＮ等の制御信号が出力される。

テスト動作時には、スキャンテスト信号ＳＣＡＮ＿ＴＥＳＴが「Ｈ」とされ、マルチプレクサＭＵＸ１９、ＭＵＸ２０からは、その入力端子１に入力されている信号、すなわち「Ｌ（グランド電位）」が出力される。これにより、メモリ１８に入力されるアドレス信号入力ＡＤＤＲ［３：０］は、「００００（２進数）」に固定され、チップセレクト信号ＣＳＮおよびライト信号ＷＲＮ等の制御信号は共にイネーブル状態に固定される。

この場合、メモリ１８では、クロック信号ＣＬＫに同期して、そのデータ入力信号ＤＩ［３：０］の入力端子に入力される信号が、アドレス「００００（２進数）」に書き込まれる。また、メモリのアドレス「００００（２進数）」に書き込まれたデータは、そのデータ出力信号ＤＯ［３：０］の出力端子からそのまま出力される。すなわち、メモリ１８はフリップフロップと同様に動作し、テスト回路１６とメモリ１８によってスキャンチェーンが構成される。

テスト回路１６とメモリ１８によって構成されるスキャンチェーンは、例えばロジック１４の出力信号を観測するための観測用のスキャンチェーンとして使用することもできるし、ロジック２０に対する入力信号を所定の状態に設定するための制御用のスキャンチェーンとしても使用することができる。

特許文献１の半導体集積回路によれば、テスト回路１６により、テスト動作時に、メモリに供給されるアドレス信号が所定のアドレスに固定され、クロック信号に同期してメモリの固定アドレスにデータが書き込まれるように制御され、メモリの固定アドレスの各データビットがフリップフロップとして使用されてスキャンチェーンが構成される。そのため、従来の各種方式に比べオーバーヘッドの少ない回路構成で、メモリ周辺のロジックのテストをスキャンテスト方式で行うことができる。

特開２００４−２７９３１０号公報

しかしながら、特許文献１の半導体集積回路は、ロジック１４からメモリ１８のアドレス信号入力ＡＤＤＲ［３：０］までの経路をテストすることができないという課題がある。

特許文献１の半導体集積回路は、マルチプレクサＭＵＸ１９によりメモリ１８のアドレス信号入力ＡＤＤＲ［３：０］を固定する構成を有することでメモリ１８のＤＩ［３：０］のテスト容易性を向上している。ここで、テスト容易性とは、テストパターン生成ツール等によってテストパターンを生成する場合の容易さの度合を指す。しかし、マルチプレクサＭＵＸ１９のセレクタ端子は、テスト動作時において、ＳＣＡＮ＿ＴＥＳＴ信号により常に「１」が供給されているため、マルチプレクサＭＵＸ１９の入力端子０から出力端子までの経路が活性化されることが無い。すなわち、ロジック１４からメモリ１８のアドレス信号入力ＡＤＤＲ［３：０］の入力端子までの経路は論理的に遮断されるため、ロジック１４から供給される信号は、マルチプレクサＭＵＸ１９までしか伝播されず、メモリ１８のアドレス端子へ「０」や「１」といった値を伝播させることができない。

さらに、特許文献１の半導体集積回路では、アドレス信号入力ＡＤＤＲ［３：０］は、テスト動作時において、例えば、ＸＯＲ回路を用いてデータ入力信号ＤＩ［３：０］と論理をとることによって、データ入力信号ＤＩ［３：０］とアドレス信号入力ＡＤＤＲ［３：０］とを時分割にテストすることが可能であるとしている。しかし、マルチプレクサＭＵＸ１９はロジック１４から供給される「０」もしくは「１」の値をマルチプレクサＭＵＸ１９の出力に伝えることができない為、ＸＯＲ回路の挿入位置は、ロジック１４とマルチプレクサＭＵＸ１９との間となる。そのため、マルチプレクサＭＵＸ１９からメモリ１８のアドレス信号入力ＡＤＤＲ［３：０］の入力端子間の経路はＲＡＭ遷移遅延テストを実施することができない。

以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の半導体集積回路は、メモリ（１００）と、メモリ（１００）のアドレスを制御するアドレス信号を出力するロジック（３００）と、ロジック（３００）の備えるメモリ（１００）のアドレス端子とにそれぞれ接続されて、ロジック（３００）からメモリ（１００）のアドレス端子までの間の遷移遅延故障テストを実行するか否かを決定するテスト信号を入力して、テスト信号が遷移遅延故障テストを実行するべきテストモードを示すときに、テスト信号の値に基づいて、ロジック（３００）から入力するアドレス信号か、予め固定値に設定された出力信号かのいずれかをメモリ（１００）のアドレス端子へ出力するアドレス制御回路（２００）と、を備える。

本発明の半導体集積回路のテスト方法は、メモリ（１００）と、メモリ（１００）のアドレスを制御するアドレス信号を出力するロジック（３００）と、ロジック（３００）とメモリ（１００）の備えるアドレス端子とにそれぞれ接続されるアドレス制御回路（２００）とを備える半導体集積回路において、ロジック（３００）からメモリのアドレス端子までの間の遷移遅延故障テストを実行するか否かを選択するテスト信号を入力するステップと、テスト信号が遷移遅延故障テストを実行するべきテストモードを示すときに、テスト実行信号の値に基づいて、ロジック（３００）から入力するアドレス信号か、予め固定値に設定された出力信号かのいずれかをメモリ（１００）のアドレス端子へ出力するステップと、を備える。

本発明によれば、ＲＡＭを備える半導体集積回路において遷移遅延故障テストを実行する際に、ＲＡＭの前段に配置されるロジック回路からの出力をＲＡＭのアドレス端子へ伝播することができる。そのため、ロジック回路からＲＡＭのアドレス端子までの間の遷移遅延故障テストを実行することができる。

特許文献１における半導体集積回路の構成を示す図である。第１実施形態における半導体集積回路の構成を示す図である。第１実施形態の半導体制御回路におけるアドレス制御回路２００の真理値表の一例を示す図である。第２実施形態における半導体集積回路の構成を示す図である。第３実施形態における半導体集積回路の構成を示す図である。第３実施形態の半導体集積回路におけるアドレス制御部２００の真理値表の一例を示す図である。第４実施形態における半導体集積回路の構成を示す図である。第５実施形態における半導体集積回路の構成を示す図である。第５実施形態の半導体集積回路におけるアドレス制御回路２００の真理値表の一例を示す図である。第６実施形態における半導体集積回路の構成を示す図である。

添付図面を参照して、本発明の実施形態による半導体集積回路を以下に説明する。

（第１実施形態）
まず、本発明の第１実施形態における半導体集積回路の説明を行う。

［構成の説明］
はじめに、本実施形態における半導体集積回路の構成の説明を行う。図２は、本実施形態における半導体集積回路の構成を示す図である。なお、以下の説明において、遷移遅延故障テストにおけるスキャンチェーン構成、及びスキャンイネーブル端子は、本発明の動作には関係がないため省略する。

本実施形態における半導体集積回路は、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）１００と、ＲＡＭ１００のアドレス端子制御回路（以下、アドレス制御回路）２００と、ロジック３００と、スキャンフリップフロップ（以下、スキャンＦＦ）５０１、５０２と、ＡＮＤゲート４００とを備える。

ＲＡＭ１００は、データ入力信号ＤＩ［０］と、アドレス信号入力ＡＤＤＲ［３：０］とを入力する端子と、データ出力信号ＤＯ［０］を出力する端子とを備える。データ入力信号ＤＩ［０］端子は、ロジック３００と接続されており、ロジック３００の出力を入力する。アドレス信号入力ＡＤＤＲ［３：０］端子は、アドレス制御回路２００の出力ＯＵＴと接続されており、アドレス制御回路２００からの出力を入力する。データ出力信号ＤＯ［０］端子は、図示されない後段の処理部と接続されており、出力データを出力する。なお、説明の簡易のため省略しているが、ＲＡＭ１００は、実際にはより多くのデータ入力信号ＤＩと、データ出力信号ＤＯとを備える。また、アドレス信号入力ＡＤＤＲ［３：０］の入力端子は、全てで４端子存在するが、図示を省略している。

スキャンＦＦ５０１と、スキャンＦＦ５０２とは、遷移遅延故障テストを実行するためのスキャンチェーン構成を構成する。前述の通り、図２において、本実施形態の半導体集積回路におけるスキャンチェーン構成や、スキャンイネーブル端子は省略している。スキャンＦＦ５０１の入力Ｄと、及びスキャンＦＦ５０２の入力Ｄとは、図示されない前段の回路と接続されている。スキャンＦＦ５０１のクロック入力と、スキャンＦＦ５０２のクロック入力とは、図示されない処理部と接続され、クロック信号Ｃｌｏｃｋを入力する。スキャンＦＦ５０１の出力Ｑと、スキャンＦＦ５０２の出力Ｑとは、ロジック３００と接続されている。

ロジック３００は、本実施形態における半導体集積回路の内部に存在する論理回路を概念的に表している。ロジック３００は、スキャンＦＦ５０１、５０２の出力Ｑを入力して処理を行って、出力信号を出力する。ロジック３００の出力は、ＲＡＭ１００のデータ入力信号ＤＩ［０］と、アドレス制御回路２００の入力ＩＮと接続されている。

ＡＮＤゲート４００は、ＳＣＡＮ＿ＴＥＳＴ信号と、ＲＥＮ信号とに基づいて、ＲＡＭＳＥＱ＿Ｅｎ信号を出力する。ＡＮＤゲート４００の入力Ａは、図示されない前段の処理部と接続されており、ＳＣＡＮ＿ＴＥＳＴ信号を入力する。ＡＮＤゲート４００の入力Ｂは、図示されない前段の処理部と接続されており、ＲＥＮ信号を入力する。ＡＮＤゲート４００の出力は、アドレス制御回路２００と接続されており、ＲＡＭＳＥＱ＿Ｅｎ信号を出力する。

アドレス制御回路２００は、ＡＮＤゲート２０１と、ＮＡＮＤゲート２０２と、スキャンＦＦ２０３とを備える。ＡＮＤゲート２０１の入力Ａは、アドレス制御回路２００の入力ＩＮと接続され、ロジック３００からの出力を入力する。ＡＮＤゲート２０１の入力Ｂは、ＮＡＮＤゲート２０２の出力と接続され、ＮＡＮＤ２０２からの出力を入力する。ＡＮＤゲート２０１の出力は、アドレス制御回路２００の出力ＯＵＴと接続されており、ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］への出力となる。ＮＡＮＤゲート２０１の入力Ａは、スキャンＦＦ２０３の出力Ｑと接続される。ＮＡＮＤゲート２０１の入力Ｂは、アドレス制御回路２００のＲＡＭＳＥＱ＿Ｅｎと接続され、ＡＮＤゲート４００からの出力を入力する。スキャンＦＦ２０３のクロック入力は、アドレス制御回路２００のクロック入力と接続され、図示されない処理部からのクロック信号Ｃｌｏｃｋを入力する。スキャンＦＦ２０３のデータ入力Ｄは、スキャンＦＦ２０３の出力Ｑと接続される。なお、スキャンＦＦ２０３の初期値は、図示を省略したスキャンチェーンにより設定される。

以上が、本実施形態における半導体集積回路の構成の説明である。

［動作方法の説明］
次に、本実施形態の半導体集積回路の動作方法の説明を行う。図３は、本実施形態の半導体制御回路におけるアドレス制御回路２００の真理値表の一例を示す図である。

本実施形態の半導体集積回路は、ユーザモードとテストモードとを備え、これら２つのモードを切り替えて動作を行う。ユーザモードは、ユーザが定義した回路仕様どおりに回路が動作し半導体装置に組み込まれたテスト回路が動作しないモードである。テストモードは、半導体装置に組み込まれたＤＦＴ回路が動作しテストパターン生成のために回路が動作するモードである。

アドレス制御回路２００は、ユーザモードにおいて、入力ＩＮへ入力する論理値を、アドレス制御回路２００の出力ＯＵＴとして出力する。一方、アドレス制御回路２００は、テストモードにおいて、アドレス制御回路２００の出力ＯＵＴの論理値を固定値に固定することでき、かつ、入力ＩＮへ入力する論理値をアドレス制御回路２００の出力ＯＵＴとして出力することもできる。

本実施形態においてアドレス制御回路２００は、ＲＡＭＳＥＱ＿Ｅｎ信号を論理値「０」に設定することで、ユーザモードとなる。ＲＡＭＳＥＱ＿Ｅｎ信号は、ＡＮＤゲート４００に入力するＲＥＮ信号とＳＣＡＮ＿ＴＥＳＴ信号との論理値により制御される。ＮＡＮＤゲート２０２は、入力ＢにＲＡＭＳＥＱ＿Ｅｎ信号の論理値「０」を入力する。ここで、スキャンＦＦ２０３の出力Ｑから論理値「１」または「０」をＮＡＮＤゲートの入力Ａへ供給すると、ＮＡＮＤゲート２０２の出力は、論理値「１」となる。そのため、ＡＮＤゲート２０１の出力は、ＡＮＤゲート２０１の入力Ａに入力する論理値に応じて決定されることになる。ＡＮＤゲート２０１の入力Ａは、アドレス制御回路２００の入力ＩＮと接続されている。ＡＮＤゲート２０１は、アドレス制御回路２００の入力ＩＮを介してロジック３００の出力信号を入力Ａへ入力して、ロジック３００の出力信号の論理値をアドレス制御回路２００の出力ＯＵＴとして出力する。これにより、アドレス制御回路２００は、ロジック３００の出力をＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］の入力端子へ伝達することができる。なお、ユーザモードにおいて、アドレス制御回路２００は、スキャンＦＦ２０３の出力が、論理値「０」であるか「１」であるかに関わらず、ロジック３００の出力をＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］の入力端子へ伝達することができる。

一方、本実施形態においてアドレス制御回路２００は、ＲＡＭＳＥＱ＿Ｅｎを論理値「１」に設定することで、テストモードとなる。ＲＡＭＳＥＱ＿Ｅｎ信号は、ＡＮＤゲート４００に入力するＲＥＮ信号とＳＣＡＮ＿ＴＥＳＴ信号との論理値により制御される。ＮＡＮＤゲート２０２は、入力Ｂに論理値「１」を入力する。ここで、スキャンＦＦの出力Ｑから論理値「１」をＮＡＮＤゲートの入力Ａへ供給すると、ＮＡＮＤゲート２０２の出力は、論理値「０」となる。そのため、ＡＮＤゲート２０１の出力は、ＡＮＤゲート２０１の入力Ａによらずに論理値「０」に決定されることになる。これにより、アドレス制御回路２００は、ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］の入力端子へ論理値「０」を伝達することができる。また、テストモードにおいて、スキャンＦＦ２０３の出力Ｑから論理値「０」をＮＡＮＤゲートの入力Ａへ供給すると、ＮＡＮＤゲート２０２の出力は、論理値「１」となる。そのため、ＡＮＤゲート２０１の出力は、ＡＮＤゲート２０１の入力Ａに入力する論理値に応じて決定されることになる。ＡＮＤゲート２０１の入力Ａは、アドレス制御回路２００の入力ＩＮと接続されている。そのため、アドレス制御回路２００は、ロジック３００の出力をＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］の入力端子へ伝達することができる。

なお、アドレス制御回路２００は、ＡＮＤゲート２０１をＯＲゲートへ変更し、ＮＡＮＤゲート２０２をＡＮＤゲートへ変更した場合でも、上述と同様の効果を得ることができる。

以上が、本実施形態における半導体集積回路の動作方法の説明である。

このように、本実施形態における半導体集積回路によれば、アドレス制御回路２００のスキャンＦＦ２０３の出力Ｑを論理値「０」とすることで、テストモード時であっても、アドレス制御回路２００の入力ＩＮから出力ＯＵＴまでの経路を活性化させることができる。そのため、ロジック３００の出力を、ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］の入力端子まで伝達することが可能となり、ロジック３００からアドレス信号入力ＡＤＤＲ［３：０］の入力端子までの経路の遷移遅延故障テストを実行することができる。

（第２実施形態）
次に、本発明の第２実施形態における半導体集積回路の説明を行う。

［構成の説明］
はじめに、本実施形態における半導体集積回路の構成の説明を行う。図４は、本実施形態における半導体集積回路の構成を示す図である。なお、以下の説明において、遷移遅延故障テストにおけるスキャンチェーン構成、及びスキャンイネーブル端子は、本発明の動作には関係がないため省略する。本実施形態における半導体集積回路は、第１実施形態とほぼ同様である。そのため、第１実施形態と同様の部分については説明を省略し、第１実施形態と違いのある部分を中心に説明を行う。

本実施形態の半導体集積回路は、第１実施形態の半導体集積回路において、遷移遅延故障テストに加え、縮退故障テストも実行することを可能としている。ここで、縮退故障とは、回路に入力するテストパターンに関わらず出力値が固定される故障である。縮退故障テストは、対象回路における縮退故障の発生の有無を検査するテストである。

本実施形態における半導体集積回路は、第１実施形態と同様にＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）１００と、ＲＡＭ１００のアドレス端子制御回路（以下、アドレス制御回路）２００と、ロジック３００と、スキャンフリップフロップ（以下、スキャンＦＦ）５０１、５０２と、ＡＮＤゲート４００とを備える。本実施形態の半導体集積回路は、アドレス制御回路２００の構成が第１実施形態と異なる。そのため、アドレス制御回路２００以外の構成の説明については省略する。

本実施形態のアドレス制御回路２００は、第１実施形態と同様に、ＡＮＤゲート２０１と、ＮＡＮＤゲート２０２と、スキャンフリップフロップ（以下、スキャンＦＦ）２０３とを備え、さらに、マルチプレクサ２０４を備える。

ＡＮＤゲート２０１の出力は、アドレス制御回路２００の出力ＯＵＴと接続される。ＡＮＤゲート２０１の入力Ａは、アドレス制御回路２００の入力ＩＮと接続される。ＡＮＤゲート２０１の入力Ｂは、ＮＡＮＤ２０２の出力と接続される。ＮＡＮＤゲート２０２の入力Ａは、スキャンＦＦの出力Ｑと接続される。ＮＡＮＤゲート２０２の入力Ｂは、アドレス制御回路２００のＲＡＭＳＥＱ＿Ｅｎ信号と接続される。スキャンＦＦ２０３のクロック入力は、アドレス制御回路２００のクロック入力Ｃｌｏｃｋと接続される。スキャンＦＦ２０３のデータ入力Ｄは、マルチプレクサ２０４の出力と接続される。マルチプレクサ２０４の入力１は、スキャンＦＦ２０３の出力Ｑを分岐して接続される。マルチプレクサ２０４の入力２は、アドレス制御回路２００の入力ＩＮを分岐して接続される。マルチプレクサ２０４のセレクタ入力は、アドレス制御回路２００のＲＡＭＳＥＱ＿Ｅｎを分岐して接続される。

本実施形態において、スキャンＦＦ２０３は、縮退故障テストの観測用スキャンＦＦとして兼用される。本実施形態では、マルチプレクサ２０４を追加することで、アドレス制御回路２００の入力ＩＮからスキャンＦＦ２０３のデータ入力Ｄまでの経路を確保している。

［動作方法の説明］
次に、本実施形態の半導体集積回路の動作方法の説明を行う。

本実施形態におけるアドレス制御回路２００の入出力は、図３に示した真理値表と同様である。しかし本実施形態の半導体集積回路は、第１実施形態と構成が異なるため、内部の動作方法が異なる。そのため、異なる部分を中心に説明を行う。

マルチプレクサ２０４は、ＲＡＭＳＥＱ＿Ｅｎ信号の論理値によって、入力１または入力２のいずれを出力とするかを決定する。本実施形態において、遷移遅延故障テストを実行する場合、ＲＡＭＳＥＱ＿Ｅｎの論理値を「１」とする。ＲＡＭＳＥＱ＿Ｅｎ信号が論理値「１」である場合、マルチプレクサ２０４は、入力１を出力信号として選択する。マルチプレクサ２０４の入力１は、スキャンＦＦ２０３の出力Ｄと接続されている。この場合、第１実施形態のアドレス制御回路２００と同様の動作となる。

一方、縮退故障テストを実行する場合、ＲＡＭＳＥＱ＿Ｅｎの論理値を「０」とする。ＲＡＭＳＥＱ＿Ｅｎ信号が論理値「０」である場合、マルチプレクサ２０４は、入力０を出力信号として選択する。マルチプレクサ２０４の入力０は、アドレス制御回路２００の入力ＩＮと接続されている。これにより、アドレス制御回路２００の入力ＩＮから、マルチプレクサ２０４の入力０を経由してスキャンＦＦ２０３までの経路が活性化される。そのため、スキャンＦＦ２０３は、ロジック３００の出力する出力信号を、アドレス制御回路２００の入力ＩＮを経由してデータ入力Ｄへ受信することができ、スキャンＦＦ２０３は、縮退故障テストの観測用スキャンＦＦとして使用することができる。

このように、本実施形態における半導体集積回路によれば、ＲＡＭＳＥＱ＿Ｅｎの論理値を「１」とすると、遷移遅延故障テストを実行することができる。また、アドレス制御回路２００のスキャンＦＦ２０３の出力Ｑを論理値「０」とすることで、テストモード時であっても、アドレス制御回路２００の入力ＩＮから出力ＯＵＴまでの経路を活性化させることができる。そのため、ロジック３００の出力を、ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］の入力端子まで伝達することが可能となり、ロジック３００からアドレス信号入力ＡＤＤＲ［３：０］の入力端子までの経路の遷移遅延故障テストを実行することができる。

また、本実施形態における半導体集積回路によれば、ＲＡＭＳＥＱ＿Ｅｎの論理値を「０」とすると、縮退故障テストを実行することができる。この場合、スキャンＦＦ２０３は、縮退故障テストの観測用スキャンＦＦとして使用することができる。これによって、アドレス制御回路２００は、縮退故障テストを実施するために別途縮退故障テストの観測用スキャンＦＦを備える必要がないため、配線の混雑化を解消することができる。

（第３実施形態）
次に、本発明の第３実施形態における半導体集積回路の説明を行う。

［構成の説明］
はじめに、本実施形態における半導体集積回路の構成の説明を行う。図５は、本実施形態における半導体集積回路の構成を示す図である。なお、以下の説明において、遷移遅延故障テストにおけるスキャンチェーン構成、及びスキャンイネーブル端子は、本発明の動作には関係がないため省略する。本実施形態における半導体集積回路は、第１実施形態とほぼ同様である。そのため、第１実施形態と同様の部分については説明を省略し、第１実施形態と違いのある部分を中心に説明を行う。

本実施形態のアドレス制御回路２００は、マルチプレクサ２１０と、ＡＮＤゲート２１１と、スキャンフリップフロップ（以下、スキャンＦＦ）２１２、２１３とを備える。

マルチプレクサ２１０の入力０は、アドレス制御回路２００の入力ＩＮと接続される。マルチプレクサ２１０の入力１は、スキャンＦＦ２１２の出力Ｑと接続される。マルチプレクサ２１０の出力は、アドレス制御回路２１０の出力ＯＵＴと接続される。マルチプレクサ２１０のセレクタ入力は、ＡＮＤゲート２１１の出力と接続される。すなわち、マルチプレクサ２１０は、ＡＮＤゲート２１１の出力に基づいて、アドレス制御回路２００の入力ＩＮを介して入力０へ入力されるロジック３００の出力と、入力１へ入力されるスキャンＦＦ２１２の出力Ｑとのいずれかを出力するかを選択する。ＡＮＤゲート２１１の入力Ａは、スキャンＦＦ２１３の出力Ｑと接続される。ＡＮＤゲート２１１の入力Ｂは、アドレス制御回路２００のＲＡＭＳＥＱ＿Ｅｎ信号と接続される。スキャンＦＦ２１２のデータ入力Ｄは、スキャンＦＦ２１２の出力Ｑと接続される。スキャンＦＦ２１２のクロック入力は、アドレス制御回路２００のクロック入力Ｃｌｏｃｋと接続される。スキャンＦＦ２１３のデータ入力Ｄは、スキャンＦＦ２１３の出力Ｑと接続される。スキャンＦＦ２１３のクロック入力は、アドレス制御回路２００のクロック入力Ｃｌｏｃｋと接続される。

［動作方法の説明］
次に、本実施形態の半導体集積回路の動作方法の説明を行う。図６は、本実施形態の半導体集積回路におけるアドレス制御部２００の真理値表の一例を示す図である。

本実施形態の半導体集積回路は、第１実施形態と同様に、ユーザモードとテストモードとを備え、これら２つのモードを切り替えて動作を行う。アドレス制御回路２００は、ユーザモードにおいて、入力ＩＮへ入力する論理値を、アドレス制御回路２００の出力ＯＵＴとして出力する。一方、アドレス制御回路２００は、テストモードにおいて、アドレス制御回路２００の出力ＯＵＴの論理値を固定値に固定することでき、かつ、入力ＩＮへ入力する論理値をアドレス制御回路２００の出力ＯＵＴとして出力することもできる。

図６は、アドレス制御回路２００の真理値表の一例を示している。本実施形態においてアドレス制御回路２００は、ＲＡＭＳＥＱ＿Ｅｎ信号を論理値「０」に設定することで、ユーザモードとなる。ＲＡＭＳＥＱ＿Ｅｎ信号は、ＡＮＤゲート４００に入力するＲＥＮ信号とＳＣＡＮ＿ＴＥＳＴ信号との論理値により制御される。ＡＮＤゲート２１１は、入力ＢにＲＡＭＳＥＱ＿Ｅｎ信号の論理値「０」を入力する。

ここで、スキャンＦＦ２１３が、出力Ｑから論理値「１」または「０」のいずれをＡＮＤゲート２１１の入力Ａへ供給しても、ＡＮＤゲート２１１の出力は、論理値「０」となる。この場合、マルチプレクサ２１０は、入力０への入力を出力として選択する。そのため、マルチプレクサ２１０の出力は、入力０に入力される論理値に応じて決定されることになる。マルチプレクサ２１０の入力０は、アドレス制御回路２００の入力ＩＮと接続されている。マルチプレクサ２１０は、アドレス制御回路２００の入力ＩＮを介してロジック３００の出力信号を入力０へ入力して、ロジック３００の出力信号の論理値をアドレス制御回路２００の出力ＯＵＴとして出力する。これにより、アドレス制御回路２００は、ロジック３００の出力をＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］の入力端子へ伝達することができる。なお、ユーザモードにおいて、アドレス制御回路２００は、スキャンＦＦ２０３の出力が、論理値「０」であるか「１」であるかに関わらず、ロジック３００の出力をＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］の入力端子へ伝達することができる。

一方、本実施形態においてアドレス制御回路２００は、ＲＡＭＳＥＱ＿Ｅｎを論理値「１」に設定することで、テストモードとなる。ＲＡＭＳＥＱ＿Ｅｎ信号は、ＡＮＤゲート４００に入力するＲＥＮ信号とＳＣＡＮ＿ＴＥＳＴ信号との論理値により制御される。ＡＮＤゲート２１１は、入力Ｂに論理値「１」を入力する。

ここで、スキャンＦＦ２１３の出力Ｑから論理値「１」をＡＮＤゲート２１１の入力Ａへ供給すると、ＡＮＤゲート２１１の出力は、論理値「１」となる。この場合、マルチプレクサ２１０は、入力１への入力を出力として選択する。そのため、マルチプレクサ２１０の出力は、入力１に入力される論理値に応じて決定されることになる。マルチプレクサ２１０の入力１は、スキャンＦＦ２１２の出力Ｑと接続されている。ここで、スキャンＦＦ２１２の出力Ｑから論理値「１」あるいは論理値「０」をマルチプレクサ２１０の入力１へ供給すると、アドレス制御回路２００の出力ＯＵＴは、入力ＩＮに入力される論理値によらず、スキャンＦＦ２１２の出力Ｑに固定される。

また、スキャンＦＦ２１３の出力Ｑから論理値「０」をＡＮＤゲート２１１の入力Ａへ供給すると、ＡＮＤゲート２１１の出力は、論理値「０」となる。この場合、マルチプレクサ２１０は、入力０への入力を出力として選択する。マルチプレクサ２１０の入力０は、アドレス制御回路２００の入力ＩＮと接続されている。マルチプレクサ２１０は、アドレス制御回路２００の入力ＩＮを介してロジック３００の出力信号を入力０へ入力して、ロジック３００の出力信号の論理値をアドレス制御回路２００の出力ＯＵＴとして出力する。これにより、アドレス制御回路２００は、ロジック３００の出力をＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］の入力端子へ伝達することができる。

このように、本実施形態における半導体集積回路によれば、アドレス制御回路２００のスキャンＦＦ２１３の出力Ｑを論理値「０」とすることで、テストモード時であっても、アドレス制御回路２００の入力ＩＮから出力ＯＵＴまでの経路を活性化させることができる。そのため、ロジック３００の出力を、ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］の入力端子まで伝達することが可能となり、ロジック３００からアドレス信号入力ＡＤＤＲ［３：０］の入力端子までの経路の遷移遅延故障テストを実行することができる。

更に、本実施形態における半導体集積回路によれば、アドレス制御回路２００は、ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］の入力端子へ、論理値「０」と「１」とのいずれを供給するかを、スキャンＦＦ２１２の出力Ｑにより決定することができる。そのため、供給する論理値に変更が発生しても、アドレス制御回路２００の構成を変更する必要が無いため、設計ＴＡＴ（ＴｕｒｎＡｒｏｕｎｄＴｉｍｅ）の増加を抑制することができる。

（第４実施形態）
次に、本発明の第４実施形態における半導体集積回路の説明を行う。

［構成の説明］
はじめに、本実施形態における半導体集積回路の構成の説明を行う。図７は、本実施形態における半導体集積回路の構成を示す図である。なお、以下の説明において、遷移遅延故障テストにおけるスキャンチェーン構成、及びスキャンイネーブル端子は、本発明の動作には関係がないため省略する。本実施形態における半導体集積回路は、第３実施形態とほぼ同様である。そのため、第３実施形態と同様の部分については説明を省略し、第３実施形態と違いのある部分を中心に説明を行う。本実施形態の半導体集積回路は、第３実施形態の半導体集積回路において、遷移遅延故障テストに加え、縮退故障テストも実行することを可能としている。

本実施形態における半導体集積回路は、第３実施形態と同様にＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）１００と、ＲＡＭ１００のアドレス端子制御回路（以下、アドレス制御回路）２００と、ロジック３００と、スキャンフリップフロップ（以下、スキャンＦＦ）５０１、５０２と、ＡＮＤゲート４００とを備える。本実施形態の半導体集積回路は、アドレス制御回路２００の構成が第１実施形態と異なる。そのため、アドレス制御回路２００以外の構成の説明については省略する。

本実施形態のアドレス制御回路２００は、第３実施形態と同様に、マルチプレクサ２１０と、ＡＮＤゲート２１１と、スキャンフリップフロップ（以下、スキャンＦＦ）２１２、２１３とを備え、さらに、マルチプレクサ２１４を備える。

マルチプレクサ２１０の入力０は、アドレス制御回路２００の入力ＩＮと接続される。マルチプレクサ２１０の入力１は、スキャンＦＦ２１２の出力Ｑと接続される。マルチプレクサ２１０の出力は、アドレス制御回路２１０の出力ＯＵＴと接続される。マルチプレクサ２１０のセレクタ入力は、ＡＮＤゲート２１１の出力と接続される。すなわち、マルチプレクサ２１０は、ＡＮＤゲート２１１の出力に基づいて、アドレス制御回路２００の入力ＩＮを介して入力０へ入力されるロジック３００の出力と、入力１へ入力されるスキャンＦＦ２１２の出力Ｑとのいずれかを出力するかを選択する。ＡＮＤゲート２１１の入力Ａは、スキャンＦＦ２１３の出力Ｑと接続される。ＡＮＤゲート２１１の入力Ｂは、アドレス制御回路２００のＲＡＭＳＥＱ＿Ｅｎ信号と接続される。スキャンＦＦ２１２のデータ入力Ｄは、マルチプレクサ２１４の出力と接続される。スキャンＦＦ２１２のクロック入力は、アドレス制御回路２００のクロック入力Ｃｌｏｃｋと接続される。マルチプレクサ２１４の入力１は、スキャンＦＦ２１２の出力Ｑを分岐して接続される。マルチプレクサ２１４の入力０は、アドレス制御回路２００の入力ＩＮを分岐して接続される。マルチプレクサ２１４のセレクタ入力は、アドレス制御回路２００のＲＡＭＳＥＱ＿Ｅｎ信号を分岐して接続される。スキャンＦＦ２１３のデータ入力Ｄは、スキャンＦＦ２１３の出力Ｑと接続される。スキャンＦＦ２１３のクロック入力は、アドレス制御回路２００のクロック入力Ｃｌｏｃｋと接続される。

本実施形態において、スキャンＦＦ２１３は、縮退故障テストの観測用スキャンＦＦとして兼用される。本実施形態では、マルチプレクサ２１４を追加することで、アドレス制御回路２００の入力ＩＮからスキャンＦＦ２１３のデータ入力Ｄまでの経路を確保している。

本実施形態におけるアドレス制御回路２００の入出力は、図６に示した真理値表と同様である。しかし本実施形態の半導体集積回路は、第３実施形態と構成が異なるため、内部の動作方法が異なる。そのため、異なる部分を中心に説明を行う。

本実施形態のマルチプレクサ２１４は、ＲＡＭＳＥＱ＿Ｅｎ信号の論理値によって、入力１または入力２のいずれを出力とするかを決定する。本実施形態において、遷移遅延故障テストを実行する場合、ＲＡＭＳＥＱ＿Ｅｎの論理値を「１」とする。ＲＡＭＳＥＱ＿Ｅｎ信号が論理値「１」である場合、マルチプレクサ２１４は、入力１を出力として選択する。マルチプレクサ２１４の入力１は、スキャンＦＦ２１２の出力Ｄと接続されている。この場合、第３実施形態のアドレス制御回路２００と同様の動作となる。

一方、縮退故障テストを実行する場合、ＲＡＭＳＥＱ＿Ｅｎの論理値を「０」とする。ＲＡＭＳＥＱ＿Ｅｎ信号が論理値「０」である場合、マルチプレクサ２０４は、入力０を出力として選択する。マルチプレクサ２０４の入力０は、アドレス制御回路２００の入力ＩＮと接続されている。これにより、アドレス制御回路２００の入力ＩＮから、マルチプレクサ２０４の入力０を経由してスキャンＦＦ２０３までの経路が活性化される。そのため、スキャンＦＦ２０３は、ロジック３００の出力する出力信号を、アドレス制御回路２００の入力ＩＮを経由してデータ入力Ｄへ受信することができ、スキャンＦＦ２０３は、縮退故障テストの観測用スキャンＦＦとして使用することができる。

このように、本実施形態における半導体集積回路によれば、ＲＡＭＳＥＱ＿Ｅｎの論理値を「１」とすると、遷移遅延故障テストを実行することができる。また、アドレス制御回路２００のスキャンＦＦ２１３の出力Ｑを論理値「０」とすることで、テストモード時であっても、アドレス制御回路２００の入力ＩＮから出力ＯＵＴまでの経路を活性化させることができる。そのため、ロジック３００の出力を、ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］の入力端子まで伝達することが可能となり、ロジック３００からアドレス信号入力ＡＤＤＲ［３：０］の入力端子までの経路の遷移遅延故障テストを実行することができる。

また、本実施形態における半導体集積回路によれば、アドレス制御回路２００は、ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］の入力端子へ、論理値「０」と「１」とのいずれを供給するかを、スキャンＦＦ２１２の出力Ｑにより決定することができる。そのため、供給する論理値に変更が発生しても、アドレス制御回路２００の構成を変更する必要が無いため、設計ＴＡＴの増加を抑制することができる。

さらに、本実施形態における半導体集積回路によれば、ＲＡＭＳＥＱ＿Ｅｎの論理値を「０」とすると、縮退故障テストを実行することができる。この場合、スキャンＦＦ２０３は、縮退故障テストの観測用スキャンＦＦとして使用することができる。これによって、アドレス制御回路２００は、縮退故障テストを実施するために別途縮退故障テストの観測用スキャンＦＦを備える必要がないため、配線の混雑化を解消することができる。

（第５実施形態）
次に、本発明の第５実施形態における半導体集積回路の説明を行う。

［構成の説明］
はじめに、本実施形態における半導体集積回路の構成の説明を行う。図８は、本実施形態における半導体集積回路の構成を示す図である。なお、以下の説明において、遷移遅延故障テストにおけるスキャンチェーン構成は、本発明の動作には関係がないため省略する。本実施形態における半導体集積回路は、第４実施形態とほぼ同様である。そのため、第４実施形態と同様の部分については説明を省略し、第４実施形態と違いのある部分を中心に説明を行う。

本実施形態における半導体集積回路は、第４実施形態の半導体集積回路において、遷移遅延故障テスト、及び縮退故障テストに加えて、さらにＲＡＭ−ＢＩＳＴ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ−ＢｕｉｌｔＩｎＳｅｌｆＴｅｓｔ）を実行することを可能にしている。ここで、ＲＡＭ−ＢＩＳＴとは、半導体集積回路内部に設けられた生成部と判定部とを備えるテスタにより、テスト対象回路を経由したテストパターンの送受信を行うテストである。生成部は、テストパターンを生成して、テストパターンをテスト対象回路へ入力する。判定部は、テストパターンに対応する出力パターンの期待値を予め記憶しており、対象回路から出力パターンを入力して、出力パターンと期待値と照合することにより故障の有無を判定するテストである。ＲＡＭ−ＢＩＳＴは、半導体集積回路内に生成部と判定部とを組み込むため、テスタとテスト対象回路との間の信号のやり取りを減らすことが可能となる。

本実施形態における半導体集積回路は、第４実施形態と同様にＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）１００と、ＲＡＭ１００のアドレス端子制御回路（以下、アドレス制御回路）２００と、ロジック３００とを備え、さらにＲＡＭ−ＢＩＳＴコントローラ（以下、コントローラ）６０１と、ＡＮＤゲート６０２、６０４、６０６と、インバータゲート６０３と、スキャンフリップフロップ（以下、スキャンＦＦ）６０４と、マルチプレクサ７００とを備える。なお、第４実施形態におけるスキャンＦＦ５０１、５０２と、ＡＮＤゲート４００とは、図示を省略している。また、ＲＡＭ１００とロジック３００についても、第４実施形態と同様であるので説明を省略する。

アドレス制御回路２００の入力ＩＮは、ロジック３００の出力と接続される。アドレス制御回路２００の出力ＯＵＴは、ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］と接続される。アドレス制御回路２００の出力ＯＵＴ２は、マルチプレクサ７００の入力１と接続される。また、アドレス制御回路２００は、それぞれ、図示されない前段の回路と接続されて、各回路からそれぞれ、ＳＣＡＮ＿ＴＥＳＴ信号、ＲＡＭＳＥＱ＿Ｅｎ信号、及びＣｌｏｃｋ信号を入力する。アドレス制御回路２００のＢＩＳＴパターン入力は、コントローラ６０１の出力ＤＯＵＴと接続される。アドレス制御回路２００のＢＩＳＴ＿ＣＴＲＬ信号入力は、ＡＮＤゲート６０２の出力と接続される。

コントローラ６０１は、テストパターンを出力する出力ＤＯＵＴと、コントロール信号を出力するＣＴＲＬ出力と、クロック信号を入力するＣｌｏｃｋ入力と、テストパターンに対する出力パターンを入力する入力ＤＩＮとを備える。コントローラ６０１は、ＲＡＭ−ＢＩＳＴテストを実行するときに、ＣＴＲＬ出力から論理値「１」を出力すると共に、出力ＤＯＵＴからテストパターンを出力して、テストパターンに対するテスト対象回路からの出力パターンを入力ＤＩＮへ入力する。コントローラ６０１は、入力ＤＩＮへ入力した出力パターンが予め記憶された検査パターンと一致するか否かによって故障の有無を判定する。このように、コントローラ６０１は、一般的なＲＡＭ−ＢＩＳＴテスタであるため、詳細な説明を省略する。

コントローラ６０１のテストパターン出力ＤＯＵＴは、アドレス制御回路２００のマルチプレクサ２２１の入力１と接続される。コントローラ６０１のＣＴＲＬ信号出力は、ＡＮＤゲート６０２の入力Ｂと接続される。コントローラ６０１のＣｌｏｃｋ信号入力は、Ｃｌｏｃｋ信号を入力する。コントローラ６０１の入力ＤＩＮは、ＡＮＤゲート６０６の出力と接続される。ＡＮＤゲート６０２の入力Ａは、ＢＩＳＴ＿Ｅｎ信号を入力する。ＡＮＤゲート６０２の入力Ｂは、コントローラ６０１のＣＴＲＬ信号出力と接続される。ＡＮＤゲート６０２の出力は、分岐されて、ＡＮＤゲート２２３の入力Ａと、ＡＮＤゲート２２２の入力Ａとに、それぞれ接続される。インバータゲート６０３の入力は、ＲＡＭＳＥＱ＿Ｅｎ信号を入力する。ＡＮＤゲート６０４の入力Ａは、ＳＣＡＮ＿ＴＥＳＴ信号を入力する。ＡＮＤゲート６０４の入力Ｂは、インバータゲート６０３の出力と接続される。ＡＮＤゲート６０４の出力は、マルチプレクサ７００のセレクタ端子と接続される。スキャンＦＦ６０５のデータ入力Ｄは、マルチプレクサ７００の出力を分岐して接続される。スキャンＦＦ６０５のクロック入力は、Ｃｌｏｃｋ信号を入力する。スキャンＦＦ６０５の出力Ｑは、ＡＮＤゲート６０６の入力Ａと接続される。

本実施形態のアドレス制御回路２００は、第４実施形態と同様に、マルチプレクサ２１０と、スキャンＦＦ２１２、２１３と、マルチプレクサ２１４とを備え、さらに、マルチプレクサ２２０、２２１と、アンドゲート２２２、２２３と、インバータゲート２２４、２２５とを備える。マルチプレクサ２１０の出力は、分岐されて、アドレス制御回路２００の出力ＯＵＴと、マルチプレクサ２１４の入力１とに接続される。マルチプレクサ２１０の入力０は、アドレス制御回路２００の入力ＩＮと接続される。マルチプレクサ２１０の入力１は、スキャンＦＦ２１２の出力Ｑと接続される。マルチプレクサ２１０のセレクタ端子は、マルチプレクサ２２０の出力と接続される。マルチプレクサ２２０の入力１は、スキャンＦＦ２１３の出力Ｑと接続される。マルチプレクサ２２０の入力０は、ＡＮＤゲート２２２の出力と接続される。マルチプレクサ２２０のセレクタ端子は、ＲＡＭＳＥＱ＿Ｅｎを入力する。スキャンＦＦ２１２のデータ入力Ｄは、マルチプレクサ２１４の出力と接続される。スキャンＦＦ２１２のクロック入力は、Ｃｌｏｃｋ信号を入力する。スキャンＦＦ２１３のデータ入力Ｄは、スキャンＦＦ２１３の出力Ｑを分岐して入力する。スキャンＦＦ２１３のクロック入力は、Ｃｌｏｃｋ信号を入力する。ＡＮＤゲート２２２の入力Ａは、ＡＮＤゲート６０２の出力と接続される。ＡＮＤゲート２２２の入力Ｂは、インバータゲート２２４の出力と接続される。

インバータゲート２２４の入力は、ＳＣＡＮ＿ＴＥＳＴ信号を入力する。マルチプレクサ２１４の入力０は、マルチプレクサ２２１の出力と接続される。マルチプレクサ２１４のセレクタ端子は、ＲＡＭＳＥＱ＿Ｅｎ信号を入力する。マルチプレクサ２２１の入力０は、アドレス制御回路２００の入力ＩＮを分岐して入力する。マルチプレクサ２２１の入力１は、コントローラ６０１のデータ出力ＤＯＵＴと接続される。マルチプレクサ２２１のセレクタ端子は、ＡＮＤゲート２２３の出力と接続されている。ＡＮＤゲート２２３の入力Ａは、分岐されたＡＮＤゲート６０２の出力と接続される。ＡＮＤゲート２２３の入力Ｂは、インバータゲート２２５の出力と接続される。インバータゲート２２５の入力は、分岐されたＲＡＭＳＥＱ＿Ｅｎ信号を入力する。

ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］は、アドレス制御回路２００の出力ＯＵＴと接続される。ＲＡＭ１００の出力Ｑ０は、マルチプレクサ７００の入力０と接続される。

マルチプレクサ７００の入力０は、ＲＡＭ１００の出力Ｑ０と接続される。マルチプレクサ７００の入力１は、アドレス制御回路２００の出力ＯＵＴ２と接続される。マルチプレクサ７００の出力は、分岐されて、後段の図示されない回路の入力と、スキャンＦＦ６０５のデータ入力Ｄと、にそれぞれ接続される。

［動作方法の説明］
次に、本実施形態の半導体集積回路の動作方法の説明を行う。図９は、本実施形態の半導体集積回路におけるアドレス制御回路２００の真理値表の一例を示す図である。

前述の通り、本実施形態の半導体集積回路は、遷移遅延故障テスト、及び縮退故障テストに加えて、さらにＲＡＭ−ＢＩＳＴを実行することが可能である。これら各テストは、ＳＣＡＮ＿ＴＥＳＴ信号と、ＲＡＭＳＥＱ＿Ｅｎ信号と、ＢＩＳＴ＿Ｅｎ信号により制御される。

まず、本発明の半導体集積回路をユーザモードで動作させる場合、ＳＣＡＮ＿ＴＥＳＴ信号と、ＲＡＭＳＥＱ＿Ｅｎ信号と、ＢＩＳＴ＿Ｅｎ信号の論理値を全て「０」とする。

アドレス制御回路２００のマルチプレクサ２２０のセレクタ端子は、論理値「０」のＲＡＭＳＥＱ＿Ｅｎを入力する。マルチプレクサ２２０は、セレクタ端子へ論理値「０」が入力されているため、マルチプレクサ２２０の入力０を出力として選択する。

また、ＡＮＤゲート６０２は、論理値「０」のＢＩＳＴ＿Ｅｎ信号を入力Ａへ入力する。そのため、ＡＮＤゲート６０２の出力は、常に論理値「０」となる。ＡＮＤゲート６０２の出力は、アドレス制御回路２００のＡＮＤゲート２２２の入力Ａと接続されている。ＡＮＤゲート２２２は、入力Ａに、常に論理値「０」を入力することになる。そのため、ＡＮＤゲート２２２の出力は、常に論理値「０」となる。

マルチプレクサ２２０の入力０は、ＡＮＤゲート２２２の出力と接続されている。前述の通りマルチプレクサ２２０は、入力０を出力として選択している。そのため、マルチプレクサ２２０の出力は、常に論理値「０」となる。マルチプレクサ２２０の出力は、マルチプレクサ２１０のセレクタ端子と接続されている。マルチプレクサ２１０は、セレクタ端子へ常に論理値「０」を入力することになり、常に入力０を出力として選択することになる。マルチプレクサ２１０の入力０は、アドレス制御回路２００の入力ＩＮと接続されている。また、マルチプレクサ２１０の出力は、アドレス制御回路２００の出力ＯＵＴと接続されている。そのため、マルチプレクサ２１０は、アドレス制御回路２００の入力ＩＮに入力された論理値を入力０へ入力して、当該論理値を出力からアドレス制御回路２００の出力ＯＵＴへ伝達することになる。

アドレス制御回路２００の入力ＩＮは、ロジック３００の出力と接続されている。また、アドレス制御回路２００の出力ＯＵＴは、ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］と接続されている。そのため、アドレス制御回路２００は、ロジック３００からの出力信号を、ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］へ伝達することができる。

なお、ＡＮＤゲート６０４は、論理値「０」のＳＣＡＮ＿ＴＥＳＴ信号を入力Ａへ入力している。そのため、ＡＮＤゲート６０４の出力は、常に論理値「０」となる。ＡＮＤゲート６０４の出力は、マルチプレクサ７００のセレクタ端子と接続されている。そのため、マルチプレクサ７００は、入力０を出力として選択する。マルチプレクサ７００の入力０は、ＲＡＭ１００の出力Ｑ０と接続されている。マルチプレクサ７００は、ＲＡＭ１００の出力Ｑ０の出力する論理値を、後段の回路へ出力する。

次に、本発明の半導体集積回路をテストモード（遷移遅延故障テストモード）で動作させる場合、ＳＣＡＮ＿ＴＥＳＴ信号と、ＲＡＭＳＥＱ＿Ｅｎ信号とを論理値「１」とし、ＢＩＳＴ＿Ｅｎ信号の論理値を「０」とする。

アドレス制御部２００のマルチプレクサ２１４、２２０のセレクタ端子は、論理値「１」のＲＡＭＳＥＱ＿Ｅｎを入力する。マルチプレクサ２１４、２２０は、セレクタ端子への入力が論理値「１」である場合、入力１を出力として選択する。

ここで、マルチプレクサ２２０の入力１は、スキャンＦＦ２１３の出力Ｑと接続されている。また、マルチプレクサ２２０の出力は、マルチプレクサ２１０のセレクタ端子と接続されている。マルチプレクサ２１０は、セレクタ端子へ入力するマルチプレクサ２２０の出力に基づいて、入力１を出力とするか入力２を出力とするかを決定する。スキャンＦＦ２１３のデータ入力Ｄは、出力Ｑの帰還入力となっており、スキャンＦＦ２１３に設定された論理値を出力する。

スキャンＦＦ２１３の出力Ｑの出力が論理値「０」である場合、マルチプレクサ２２０の出力も論理値「０」となる。マルチプレクサ２１０は、セレクタ端子に論理値「０」を入力するため、入力０への入力信号を出力として選択する。マルチプレクサ２１０の入力０は、アドレス制御回路２００の入力ＩＮと接続されている。また、マルチプレクサ２１０の出力は、アドレス制御回路２００の出力ＯＵＴと接続されている。そのため、マルチプレクサ２１０は、アドレス制御回路２００の入力ＩＮに入力された論理値を入力０へ入力して、当該論理値を出力からアドレス制御回路２００の出力ＯＵＴへ伝達することになる。

アドレス制御回路２００の入力ＩＮは、ロジック３００の出力と接続されている。また、アドレス制御回路２００の出力ＯＵＴは、ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］と接続されている。そのため、アドレス制御回路２００は、ロジック３００からの出力信号を、ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］へ伝達することになる。

一方、スキャンＦＦ２１３の出力Ｑが論理値「１」である場合、マルチプレクサ２２０の出力も論理値「１」となる。マルチプレクサ２１０は、セレクタ端子に論理値「１」を入力するため、入力１への入力信号を出力として選択する。マルチプレクサ２１４の入力１は、スキャンＦＦ２１２の出力Ｑと接続されており、スキャンＦＦ２１２のデータ入力Ｄは、マルチプレクサ２１４の出力と接続されている。マルチプレクサ２１４は、前述の通り、論理値「１」のＲＡＭＳＥＱ＿Ｅｎにより入力１を出力として選択する。マルチプレクサ２１４の入力１は、マルチプレクサ２１０の出力を分岐して接続されている。これにより、スキャンＦＦ２１２は、出力Ｑからの出力を、データ入力Ｄへ帰還入力する。そのため、アドレス制御回路２００は、スキャンＦＦ２１２に設定された論理値を、出力ＯＵＴを介して、ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］へ出力する。

このように、アドレス制御回路２００は、テストモードの場合、スキャンＦＦ２１３の出力Ｑの値により、ロジック３００からの出力信号をＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］へ伝達するか、あるいは、スキャンＦＦ２１２に設定された値をＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］へ出力するか、を選択して実行することができる。

なお、インバータゲート６０３は、論理値「１」のＲＡＭＳＥＱ＿Ｅｎ信号を入力する。ＡＮＤゲート６０４の入力Ｂは、インバータゲート６０３から論理値「０」を入力する。そのため、ＡＮＤゲート６０４の出力は、常に論理値「０」となる。ＡＮＤゲート６０４の出力は、マルチプレクサ７００のセレクタ端子と接続されている。そのため、マルチプレクサ７００は、入力０を出力として選択する。マルチプレクサ７００の入力０は、ＲＡＭ１００の出力Ｑ０と接続されている。マルチプレクサ７００は、ＲＡＭ１００の出力Ｑ０の出力する論理値を、後段の回路へ出力する。

次に、本発明の半導体集積回路をＲＡＭ−ＢＩＳＴモードで動作させる場合、ＳＣＡＮ＿ＴＥＳＴ信号と、ＲＡＭＳＥＱ＿Ｅｎ信号とを論理値「０」とし、ＢＩＳＴ＿Ｅｎ信号の論理値を「１」とする。

ＡＮＤゲート６０２は、論理値「１」のＢＩＳＴ＿Ｅｎ信号を入力Ａへ入力する。そのため、ＡＮＤゲート６０２は、入力Ｂへ入力する信号の論理値によって出力する論理値が決定する。ＡＮＤゲート６０２の入力Ｂは、コントローラ６０１のＣＴＲＬ出力と接続されている。コントローラ６０１は、ＲＡＭ−ＢＩＳＴを行うために、ＣＴＲＬ出力から論理値「１」を出力する。そのため、ＡＮＤゲート６０２は、ＣＴＲＬ出力から論理値「１」を入力Ｂへ入力して、論理値「１」を出力する。ＡＮＤゲート６０２の出力は、アドレス制御回路２００のＡＮＤゲート２２２の入力Ａと、ＡＮＤゲート２２３の入力Ａと、に接続されている。

ＡＮＤゲート２２３の入力Ｂは、インバータゲート２２５によって論理値を反転されたＲＡＭＳＥＱ＿Ｅｎ信号を入力する。ＲＡＭＳＥＱ＿Ｅｎは、論理値「０」であるため、ＡＮＤゲート２２３の入力Ｂは、インバータゲート２２４から論理値「１」を入力する。前述の通り、ＡＮＤゲート２２３の入力ＡはＡＮＤゲート６０２から論理値「１」を入力しているため、ＡＮＤゲート２２３の出力は論理値「１」となる。ＡＮＤゲート２２３の出力は、マルチプレクサ２２１のセレクタ端子と接続される。マルチプレクサ２２１は、セレクタ端子へ論理値「１」を入力するため、入力１を出力として選択する。

マルチプレクサ２１４のセレクタ端子は、論理値「０」のＲＡＭＳＥＱ＿Ｅｎ信号を入力するため、入力０を出力として選択する。

ＡＮＤゲート２２２の入力Ｂは、インバータゲート２２４によって論理値を反転されたＳＣＡＮ＿ＴＥＳＴ信号を入力する。つまり、ＳＣＡＮ＿ＴＥＳＴ信号は論理値「０」であるため、ＡＮＤゲート２２２の入力Ｂは、インバータゲート２２４から論理値「１」を入力する。前述の通り、ＡＮＤゲート２２２の入力ＡはＡＮＤゲート６０２から論理値「１」を入力しており、ＡＮＤゲート２２２の出力は論理値「１」となる。

マルチプレクサ２２０のセレクタ端子は、論理値「０」のＲＡＭＳＥＱ＿Ｅｎ信号を入力するため、入力０を出力として選択する。マルチプレクサ２２０の入力０は、ＡＮＤゲート２２２の出力と接続されている。前述の通り、ＡＮＤゲート２２２の出力は論理値「１」であるため、マルチプレクサ２２０の出力は、論理値「１」となる。マルチプレクサ２２０の出力は、マルチプレクサ２１０のセレクタ端子と接続されている。マルチプレクサ２２０は、マルチプレクサ２２０の出力する論理値「１」を入力する。そのため、マルチプレクサ２２０は、入力１を出力として選択する。

マルチプレクサ２２０の出力は、マルチプレクサ２１０のセレクタ端子と接続されている。マルチプレクサ２１０は、マルチプレクサ２２０からセレクタ端子へ論理値「１」を入力する。そのため、マルチプレクサ２１０は、入力１を出力として選択する。

ここで、コントローラ６０１がテストパターン出力ＤＯＵＴからテストパターンを出力する。コントローラ６０１の出力ＤＯＵＴは、アドレス制御回路２００のマルチプレクサ２２１の入力１と接続されている。前述のとおり、マルチプレクサ２２１は、入力１を出力として選択しており、コントローラ６０１の出力ＤＯＵＴから入力１へ入力するテストパターンの論理値を出力として出力する。マルチプレクサ２２１の出力は、マルチプレクサ２１４の入力０と接続されている。前述の通り、マルチプレクサ２１４は、入力０を出力として選択しており、マルチプレクサ２２１のから入力０へ入力するテストパターンの論理値を出力として出力する。マルチプレクサ２１４の出力は、スキャンＦＦ２１２のデータ入力Ｄと接続されている。スキャンＦＦ２１２は、マルチプレクサ２１４からデータ入力Ｄへ入力するテストパターンの論理値を出力Ｑから出力する。スキャンＦＦ２１２の出力Ｑは、マルチプレクサ２１０の入力１と接続されている。前述の通り、マルチプレクサ２１０は、入力１を出力として選択しており、スキャンＦＦ２１２から入力１へ入力するテストパターンの論理値を出力として出力する。マルチプレクサ２１０の出力は、アドレス制御回路２００の出力ＯＵＴを介してＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］と接続されている。そのため、アドレス制御回路２００は、入力ＩＮへ入力されるロジック３００からの出力に関係なく、コントローラ６０１のＤＯＵＴからの出力を、ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］へ伝達することができる。

このように、本実施形態における半導体集積回路によれば、ＳＣＡＮ＿ＴＥＳＴ信号、ＲＡＭＳＥＱ＿Ｅｎ信号、および、ＢＩＳＴ＿Ｅｎ信号の論理値の組み合わせにより、ユーザモード、テストモード（遷移遅延故障テスト）、およびＲＡＭ−ＢＩＳＴモードを選択して実行することができる。

また、本実施形態における半導体集積回路によれば、テストモード（遷移遅延故障テスト）時であっても、アドレス制御回路２００のスキャンＦＦ２１３の出力Ｑを論理値「０」とすることで、アドレス制御回路２００の入力ＩＮから出力ＯＵＴまでの経路を活性化させることができる。そのため、ロジック３００の出力を、ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］の入力端子まで伝達することが可能となり、ロジック３００からアドレス信号入力ＡＤＤＲ［３：０］の入力端子までの経路の遷移遅延故障テストを実行することができる。

さらに、本実施形態における半導体集積回路によれば、アドレス制御回路２００は、テストモード時において、ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］の入力端子へ、論理値「０」と「１」とのいずれを供給するかを、スキャンＦＦ２１２の出力Ｑにより決定することができる。そのため、供給する論理値に変更が発生しても、アドレス制御回路２００の構成を変更する必要が無いため、設計ＴＡＴの増加を抑制することができる。

加えて、本実施形態における半導体集積回路によれば、簡易な構成で、ＲＡＭ−ＢＩＳＴ用の制御回路と、遷移遅延故障テストのアドレス制御回路とを実現できるため、半導体集積回路の回路規模の増加を抑えることができる。

（第６実施形態）
次に、本発明の第６実施形態における半導体集積回路の説明を行う。

［構成の説明］
はじめに、本実施形態における半導体集積回路の構成の説明を行う。図１０は、本実施形態における半導体集積回路の構成を示す図である。なお、以下の説明において、遷移遅延故障テストにおけるスキャンチェーン構成、及びスキャンイネーブル端子は、本発明の動作には関係がないため省略する。第５実施形態とほぼ同様である。そのため、第５実施形態と同様の部分については説明を省略し、第５実施形態と違いのある部分を中心に説明を行う。

本実施形態における半導体集積回路は、第５実施形態の半導体集積回路と同様に、遷移遅延故障テスト、及び縮退故障テストに加えて、さらにＲＡＭ−ＢＩＳＴを実行することを可能にしている。

本実施形態における半導体集積回路は、第４実施形態と同様にＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）１００と、ＲＡＭ１００のアドレス端子制御回路（以下、アドレス制御回路）２００と、ロジック３００と、ＲＡＭ−ＢＩＳＴコントローラ（以下、コントローラ）６０１と、ＡＮＤゲート６０２、６０４、６０６と、インバータゲート６０３と、マルチプレクサ７００とを備える。なお、第５実施形態と同様にスキャンフリップフロップ（以下、スキャンＦＦ）５０１、５０２と、ＡＮＤゲート４００とは、図示を省略している。本実施形態における半導体集積回路は、アドレス制御回路２００の構成が第５実施形態と異なり、それに伴いスキャンＦＦ６０５が削除されている。そのため、異なる部分を中心に説明を行う。

本実施形態のアドレス制御回路２００は、本実施形態のアドレス制御回路２００は、第４実施形態と同様に、マルチプレクサ２１０と、スキャンフリップフロップ２１２、２１３と、マルチプレクサ２１４と、マルチプレクサ２２０、２２１と、アンドゲート２２２、２２３と、インバータゲート２２４、２２５とを備え、さらに、マルチプレクサ２３０を備える。本実施形態において、マルチプレクサ２３０は、第５実施形態のスキャンフリップフロップ６０５を兼用した構成となっている。

マルチプレクサ２３０の出力は、スキャンＦＦ２１３の出力Ｑと接続される。マルチプレク２３０の入力１は、マルチプレクサ７００の出力を分岐して接続される。マルチプレクサ２３０の出力は、スキャンＦＦ２１３のデータ入力Ｄと接続される。マルチプレクサ２３０のセレクタ端子は、ＡＮＤゲート６０２の出力と接続される。

また、本実施形態において、スキャンＦＦ６０５は、削除されている。ＡＮＤゲート６０６の入力Ａは、スキャンＦＦ２１３の出力Ｑと接続されている。

以上が、本実施形態における半導体集積回路の構成の説明である。上記以外の構成に関しては、第５実施形態と同様であるため説明を省略する。

［動作方法の説明］
次に、本実施形態の半導体集積回路の動作方法の説明を行う。本実施形態におけるアドレス制御回路２００の入出力は、図９に示した真理値表と同様である。しかし、本実施形態の半導体集積回路は、第５実施形態と構成が異なるため、内部の動作方法が異なる。そのため、異なる部分を中心に説明を行う。本実施形態におけるユーザモード時の動作方法は、第５実施形態と同様であるので説明を省略する。

本実施形態のテストモード（遷移遅延故障テスト）時において、第５実施形態と同様にＳＣＡＮ＿ＴＥＳＴ信号、ＲＡＭＳＥＱ＿Ｅｎ信号は、論理値「１」、ＢＩＳＴ＿Ｅｎ信号は、論理値「０」に設定される。

マルチプレクサ２３０は、ＡＮＤゲート６０２から論理値「０」を入力するため、入力０を出力として選択する。これにより、スキャンＦＦ２１３の出力Ｑは、マルチプレクサ２３０の入力０を介してデータ入力Ｄへの帰還入力となり、スキャンＦＦ２１３に設定された値を出力し続けることになる。テストモード時の動作方法は、上述以外は、第５実施形態と同様であるため説明を省略する。すなわち、マルチプレクサ２２０は、論理値「１」のＲＡＭＳＥＱ＿Ｅｎ信号をセレクタ端子へ入力するため、入力１を出力として選択する。そのため、スキャンＦＦ２１３の出力によって、マルチプレクサ２１０は、入力０と入力１とのいずれかを出力として選択する。マルチプレクサ２１０が、入力０を出力として選択する場合、アドレス制御回路２００の入力ＩＮへ入力した信号を出力ＯＵＴへ伝達することが可能である。一方、マルチプレクサ２１０が、入力１を出力として選択する場合、スキャンＦＦ２１２の出力Ｑをアドレス制御回路２００の出力ＯＵＴへ伝達することになる。

次に、本実施形態のＲＡＭ−ＢＩＳＴモード時において、第５実施形態と同様にＳＣＡＮ＿ＴＥＳＴ信号、ＲＡＭＳＥＱ＿Ｅｎ信号は、論理値「０」、ＢＩＳＴ＿Ｅｎ信号は、論理値「１」に設定される。

第５実施形態と同様に、ＢＩＳＴ＿Ｅｎ信号は、論理値「１」であり、ＲＡＭ−ＢＩＳＴコントローラ（以下、コントローラ）６０１のＣＴＲＬ信号を論理値「１」とすることで、ＡＮＤゲート６０２の出力が論理値「１」となる。ＡＮＤゲート２２３は、入力ＡにＡＮＤゲート６０２からの論理値「１」と、入力Ｂにインバータゲート２２５で反転されたＲＡＭＳＥＱ＿Ｅｎ信号の論理値「１」とを入力して、出力は、論理値「１」となる。そのため、マルチプレクサ２２１は、セレクタ端子にＡＮＤゲート２２３からの論理値「１」を入力して、入力１を出力として選択する。また、マルチプレクサ２１４は、セレクタ端子に、論理値「０」のＲＡＭＳＥＱ＿Ｅｎ信号を入力して、入力０を出力として選択する。さらに、ＡＮＤゲート２２２は、入力ＡにＡＮＤゲート６０２からの論理値「１」と、入力Ｂにインバータゲート２２５で反転されたＳＣＡＮ＿ＴＥＳＴ信号の論理値「１」とを入力して、出力は、論理値「１」となる。マルチプレクサ２２０は、セレクタ端子に、論理値「０」のＲＡＭＳＥＱ＿Ｅｎ信号を入力して、入力０を出力として選択する。マルチプレクサ２２０は、入力０にＡＮＤゲートからの論理値「１」を入力しており、出力が論理値「１」となる。マルチプレクサ２１０は、セレクタ端子にマルチプレクサ２２０からの論理値「１」を入力するため、入力１を出力として選択する。そのため、アドレス制御回路２００は、入力ＩＮへ入力されるロジックの３００から出力に関係なく、コントローラ６０１のテストパターン出力ＤＯＵＴからの出力を、ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］へ伝達することができる。

さらに、マルチプレクサ２３０は、ＡＮＤゲート６０２から論理値「１」をセレクタ端子に入力するため、入力１を出力として選択する。マルチプレクサ２３０の入力１は、マルチプレクサ７００の出力と接続されている。マルチプレクサ７００は、セレクタ端子にＡＮＤゲート６０４からの論理値「０」を入力しており、入力０を出力として選択している。そのためＲＡＭ１００の出力Ｑ０からの出力は、マルチプレクサ７００と、マルチプレクサ２３０を介してスキャンＦＦ２１３のデータ入力Ｄへ入力される。スキャンＦＦの出力Ｑは、ＡＮＤゲート６０６の入力Ａと接続される。ＡＮＤゲート６０６の入力Ｂは、ＡＮＤゲート６０２の出力から論理値「１」を入力しているため、スキャンＦＦの出力Ｑに応じた値を出力として、コントローラ６０１のテストパターン入力ＤＩＮへ伝達することができる。

ここまで、本発明の半導体集積回路の説明を行ってきた。本発明の半導体集積回路の第１の効果は、ロジック３００からアドレス制御回路２００を介して、ＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］までの経路を活性化させることができることである。そのため、ＲＡＭ１００のアドレス制御回路２００からＲＡＭ１００のアドレス信号入力ＡＤＤＲ［３：０］までの経路の遷移遅延故障テストを実行することができる。また、本発明の半導体集積回路の第２の効果は、縮退故障テスト用の観測用スキャンＦＦを配置することによる配線の煩わしさを軽減できることである。さらに、本発明の半導体集積回路の第３の効果は、ＲＡＭ−ＢＩＳＴ用の制御回路に、マルチプレクサとスキャンＦＦとを追加することにより、アドレス制御回路２００を実現することができることである。

以上、実施形態を参照して本発明を説明したが、本発明は、上記実施形態に限定されるものではない。半発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更を行うことができる。

１０半導体集積回路
１２テスト回路
１４ロジック
１６テスト回路
１８メモリ
２０ロジック
２２テスト回路
１００ＲＡＭ
２００ＲＡＭのアドレス端子制御回路
２０１ＡＮＤゲート
２０２ＮＡＮＤゲート
２０３スキャンフリップフロップ
２０４マルチプレクサ
２１０マルチプレクサ
２１１ＡＮＤゲート
２１２スキャンフリップフロップ
２１３スキャンフリップフロップ
２１４マルチプレクサ
２２０マルチプレクサ
２２１マルチプレクサ
２２２ＡＮＤゲート
２２３ＡＮＤゲート
２２４インバータゲート
２２５インバータゲート
２３０マルチプレクサ
３００ロジック
４００ＡＮＤゲート
５０１スキャンフリップフロップ
５０２スキャンフリップフロップ
６０１ＲＡＭ−ＢＩＳＴコントローラ
６０２ＡＮＤゲート
６０３インバータゲート
６０４ＡＮＤゲート
６０５スキャンフリップフロップ
６０６ＡＮＤゲート
７００マルチプレクサ

Claims

メモリと、
前記メモリのアドレスを制御するアドレス信号を出力するロジックと、
前記ロジックと前記メモリの備えるアドレス端子とにそれぞれ接続されて、前記ロジックから前記メモリのアドレス端子までの間の遷移遅延故障テストを実行するか否かを決定するテスト信号を入力して、前記テスト信号が前記遷移遅延故障テストを実行するべきテストモードを示すときに、前記テスト信号の値に基づいて、前記ロジックから入力する前記アドレス信号か、予め固定値に設定された出力信号かのいずれかを前記メモリのアドレス端子へ出力するアドレス制御回路と
を備える半導体集積回路。
請求項１に記載の半導体集積回路であって、
前記アドレス制御回路は、
前記出力信号を出力するスキャンフリップフロップ（以下、スキャンＦＦ）と、
前記テスト信号と前記出力信号と入力して、記テスト信号が前記テストモードを示すときに、前記出力信号を出力するＮＡＮＤゲートと、
前記ロジックの出力する前記アドレス信号と前記ＡＮＤゲートの出力する前記出力信号とを入力して、前記出力信号の値に基づいて前記出力信号と前記アドレス信号とのうちのいずれかを前記メモリの前記アドレス端子へ出力するＡＮＤゲートと
を具備する半導体集積回路。
請求項２に記載の半導体集積回路であって、
前記アドレス制御回路は、
前記ロジックの出力する前記アドレス信号と前記スキャンＦＦの出力する出力信号の分岐とをデータ入力とし、前記テスト信号をセレクタ入力として、前記テスト信号が前記テストモードを示すときに前記出力信号を前記スキャンＦＦへ出力して、前記テスト信号が前記遷移遅延故障テストを行わないユーザモードを示すときに前記アドレス信号を前記スキャンＦＦへ出力するマルチプレクサ
をさらに具備する半導体集積回路。
請求項１に記載の半導体集積回路であって、
前記アドレス制御回路は、
前記出力信号を出力する第１スキャンフリップフロップ（以下、スキャンＦＦ）と、
前記ロジックの出力する前記アドレス信号と前記第１スキャンＦＦの出力する出力信号とをデータ入力とし、前記アドレス信号と前記出力信号とのうちのいずれかを前記メモリのアドレス端子へ出力する第１マルチプレクサと、
予め固定値に設定された選択信号を出力する第２スキャンＦＦと、
前記第２スキャンＦＦの出力する前記選択信号と前記テスト信号とを入力して、前記テスト信号が前記テストモードを示すときに、前記選択信号を出力するＡＮＤゲートと
を具備し、
前記第１マルチプレクサは、前記テスト信号が前記テストモードを示すときにＡＮＤゲートの出力する前記選択信号をセレクタ入力として、前記選択信号の値に基づいて、前記アドレス信号と前記出力信号のいずれを出力とするかを決定する
半導体集積回路。
請求項４に記載の半導体集積回路であって、
前記アドレス制御回路は、
前記ロジックの出力する前記アドレス信号と前記第１スキャンＦＦの出力する出力信号の分岐とをデータ入力とし、前記テスト信号をセレクタ入力として、前記テスト信号が前記テストモードを示すときに前記出力信号を前記スキャンＦＦへ帰還出力して、前記テスト信号が前記遷移遅延故障テストを行わないユーザモードを示すときに前記アドレス信号を前記スキャンＦＦへ出力する第２マルチプレクサ
をさらに具備する半導体集積回路。
請求項１に記載の半導体集積回路であって、
前記メモリのＢＩＳＴ（ＢｕｉｌｔＩｎＳｅｌｆＴｅｓｔ）を行うコントローラをさらに備え、
前記アドレス制御回路は、前記テスト信号が前記メモリのＢＩＳＴを行うべきＢＩＳＴモードを示すとき、前記コントローラのデータ出力端子が出力するテストパターンを入力して、前記テストパターンを前記メモリのアドレス端子へ出力する
半導体集積回路。
請求項６に記載の半導体集積回路であって、
前記アドレス制御回路は、
予め固定値に設定された選択信号を出力する第１スキャンフリップフロップ（以下、スキャンＦＦ）と、
前記第１スキャンＦＦの出力する前記選択信号と前記テスト信号とをデータ入力とし、前記テスト信号をセレクタ入力として、前記テスト信号が前記テストモードを示すときに前記選択信号を出力として選択する第１マルチプレクサと、
前記出力信号を出力する第２スキャンＦＦと、
前記ロジックの出力する前記アドレス信号と前記第２スキャンＦＦの出力する出力信号とをデータ入力とし、前記第１マルチプレクサの出力をセレクタ入力として、前記テスト信号が前記テストモードを示すときに、前記第１マルチプレクサからの前記選択信号の値に基づいて、前記アドレス信号と前記出力信号のうちのいずれかを出力として選択して前記メモリのアドレス端子へ出力する第２マルチプレクサと、
前記ロジックの出力する前記アドレス信号と前記コントローラの出力する前記テストパターンをデータ入力とし、前記テスト信号をセレクタ入力として、前記テスト信号が前記ＢＩＳＴモードを示すときに前記テストパターンを出力として選択する第３マルチプレクサと、
前記第３マルチプレクサの出力と前記第２マルチプレクサの出力の分岐とをデータ入力とし、前記テスト信号をセレクタ入力として、前記テスト信号が前記テストモードを示すときに前記第２マルチプレクサからの出力を出力として選択し、前記テスト信号が前記ＢＩＳＴモードを示すときに前記第３マルチプレクサからの出力を出力として選択する第４マルチプレクサと
を具備し、
前記第２スキャンＦＦは、前記テスト信号が前記ＢＩＳＴモードを示すときに、前記第４マルチプレクサの出力であるテストパターンを前記出力信号として出力する
半導体集積回路。
請求項７に記載の半導体集積回路であって、
前記メモリの出力信号と前記テスト信号とをデータ入力とするＡＮＤゲートをさらに備え、
前記ＡＮＤゲートは、前記テスト信号が前記ＢＩＳＴモードを示すときに、前記メモリの出力信号を前記コントローラのデータ入力へ出力する
半導体集積回路。
請求項７に記載の半導体集積回路であって、
前記第１スキャンＦＦの出力と前記テスト信号とをデータ入力とするＡＮＤゲートを
さらに備え、
前記アドレス制御回路は、
出力を前記第１スキャンＦＦのデータ入力と接続されて、前記第１スキャンＦＦの出力する前記選択信号と前記メモリの出力信号とをデータ入力とし、前記テスト信号をセレクタ入力として、前記テスト信号が前記テストモードを示すときに前記選択信号を出力として選択し、前記テスト信号が前記ＢＩＳＴモードを示すときに前記メモリの出力信号を出力として選択する第５マルチプレクサを
さらに具備し、
前記ＡＮＤゲートは、前記テスト信号が前記ＢＩＳＴモードを示すときに、前記第１スキャンＦＦの出力である前記メモリの出力信号を、前記コントローラのデータ入力へ出力する
半導体集積回路。
請求項６から請求項９までのいずれかに記載の半導体集積回路であって、
前記テスト信号は、複数の信号の組み合わせによって、前記ユーザモード、前記テストモード、及び前記ＢＩＳＴモードを示す
半導体集積回路。
メモリと、
前記メモリのアドレスを制御するアドレス信号を出力するロジックと、
前記ロジックと前記メモリの備えるアドレス端子とにそれぞれ接続されるアドレス制御回路とを備える半導体集積回路において、
前記ロジックから前記メモリのアドレス端子までの間の遷移遅延故障テストを実行するか否かを選択するテスト信号を入力するステップと、
前記テスト信号が前記遷移遅延故障テストを実行するべきテストモードを示すときに、テスト実行信号の値に基づいて、前記ロジックから入力する前記アドレス信号か、予め固定値に設定された出力信号かのいずれかを前記メモリのアドレス端子へ出力するステップと
を備える半導体集積回路のテスト方法。
請求項１１に記載の半導体集積回路のテスト方法であって、
前記アドレス制御回路は、スキャンフリップフロップ（以下、スキャンＦＦ）と、ＮＡＮＤゲートと、ＡＮＤゲートとを備えており、
前記メモリのアドレス端子へ出力するステップは、
前記出力信号を出力するステップと、
前記テスト信号と前記出力信号と入力して、記テスト信号が前記テストモードを示すときに、前記出力信号を出力するステップと、
前記アドレス信号と前記出力信号とを入力して、前記出力信号の値に基づいて前記出力信号と前記アドレス信号とのうちのいずれかを前記メモリの前記アドレス端子へ出力するステップと
を含む半導体集積回路のテスト方法。
請求項１２に記載の半導体集積回路のテスト方法であって、
前記アドレス制御回路は、マルチプレクサをさらに備えており、
前記メモリのアドレス端子へ出力するステップは、
前記ロジックの出力する前記アドレス信号と前記スキャンＦＦの出力する出力信号の分岐とをデータ入力とし、前記テスト信号をセレクタ入力として、前記テスト信号が前記テストモードを示すときに前記出力信号を前記スキャンＦＦへ出力して、前記テスト信号が前記遷移遅延故障テストを行わないユーザモードを示すときに前記アドレス信号を前記スキャンＦＦへ出力するステップ
を含む半導体集積回路のテスト方法。
請求項１１に記載の半導体集積回路のテスト方法であって、
前記アドレス制御回路は、第１スキャンフリップフロップ（以下、スキャンＦＦ）と、第１マルチプレクサと、第２スキャンＦＦと、ＡＮＤゲートとを具備しており、
前記メモリのアドレス端子へ出力するステップは、
前記出力信号を出力するステップと、
前記ロジックの出力する前記アドレス信号と前記第１スキャンＦＦの出力する出力信号とをデータ入力とし、前記アドレス信号と前記出力信号とのうちのいずれかを前記メモリのアドレス端子へ出力するステップと、
予め固定値に設定された選択信号を出力するステップと、
前記第２スキャンＦＦの出力する前記選択信号と前記テスト信号とを入力して、前記テスト信号が前記テストモードを示すときに、前記選択信号を出力するステップと、
前記テスト信号が前記テストモードを示すときにＡＮＤゲートの出力する前記選択信号をセレクタ入力として、前記選択信号の値に基づいて、前記アドレス信号と前記出力信号のいずれを出力とするかを決定するステップと
を含む半導体集積回路のテスト方法。
請求項１４に記載の半導体集積回路テスト方法であって、
前記アドレス制御回路は、第２マルチプレクサをさらに具備しており、
前記メモリのアドレス端子へ出力するステップは、
前記ロジックの出力する前記アドレス信号と前記第１スキャンＦＦの出力する出力信号の分岐とをデータ入力とし、前記テスト信号をセレクタ入力として、前記テスト信号が前記テストモードを示すときに前記出力信号を前記スキャンＦＦへ帰還出力して、前記テスト信号が前記遷移遅延故障テストを行わないユーザモードを示すときに前記アドレス信号を前記スキャンＦＦへ出力するステップ
を含む半導体集積回路のテスト方法。
請求項１１に記載の半導体集積回路のテスト方法であって、
前記半導体集積回路は、前記メモリのＢＩＳＴ（ＢｕｉｌｔＩｎＳｅｌｆＴｅｓｔ）を行うコントローラをさらに備えており、
前記メモリのアドレス端子へ出力するステップは、
前記テスト信号が前記メモリのＢＩＳＴを行うべきＢＩＳＴモードを示すとき、前記コントローラのデータ出力端子が出力するテストパターンを入力して、前記テストパターンを前記メモリのアドレス端子へ出力するステップ
を含む半導体集積回路のテスト方法。
請求項１６に記載の半導体集積回路のテスト方法であって、
前記アドレス制御回路は、第１スキャンフリップフロップ（以下、スキャンＦＦ）と、第１マルチプレクサと、第２スキャンＦＦと、第２マルチプレクサと、第３マルチプレクサと、第４マルチプレクサとを具備しており、
前記メモリのアドレス端子へ出力するステップは、
予め固定値に設定された選択信号を出力するステップと、
前記第１スキャンＦＦの出力する前記選択信号と前記テスト信号とをデータ入力とし、前記テスト信号をセレクタ入力として、前記テスト信号が前記テストモードを示すときに前記選択信号を出力として選択するステップと、
前記出力信号を出力するステップと、
前記ロジックの出力する前記アドレス信号と前記第２スキャンＦＦの出力する出力信号とをデータ入力とし、前記第１マルチプレクサの出力をセレクタ入力として、前記テスト信号が前記テストモードを示すときに、前記第１マルチプレクサからの前記選択信号の値に基づいて、前記アドレス信号と前記出力信号のうちのいずれかを出力として選択して前記メモリのアドレス端子へ出力するステップと、
前記ロジックの出力する前記アドレス信号と前記コントローラの出力する前記テストパターンをデータ入力とし、前記テスト信号をセレクタ入力として、前記テスト信号が前記ＢＩＳＴモードを示すときに前記テストパターンを出力として選択するステップと、
前記第３マルチプレクサの出力と前記第２マルチプレクサの出力の分岐とをデータ入力とし、前記テスト信号をセレクタ入力として、前記テスト信号が前記テストモードを示すときに前記第２マルチプレクサからの出力を出力として選択し、前記テスト信号が前記ＢＩＳＴモードを示すときに前記第３マルチプレクサからの出力を出力として選択するステップと、
前記テスト信号が前記ＢＩＳＴモードを示すときに、前記第４マルチプレクサの出力であるテストパターンを前記出力信号として出力するステップと
を含む半導体集積回路のテスト方法。
請求項１７に記載の半導体集積回路のテスト方法であって、
前記半導体集積回路は、前記メモリの出力信号と前記テスト信号とをデータ入力とするＡＮＤゲートをさらに備えており、
前記メモリのアドレス端子へ出力するステップは、
前記テスト信号が前記ＢＩＳＴモードを示すときに、前記メモリの出力信号を前記コントローラのデータ入力へ出力するステップ
を含む半導体集積回路のテスト方法。
請求項１７に記載の半導体集積回路のテスト方法であって、
前記半導体集積回路は、ＡＮＤゲートをさらに備えており、
前記アドレス制御回路は、第５マルチプレクサをさらに備えており、
前記第１スキャンＦＦの出力と前記テスト信号とをデータ入力とするステップと、
前記テスト信号が前記ＢＩＳＴモードを示すときに、前記第１スキャンＦＦの出力である前記メモリの出力信号を、前記コントローラのデータ入力へ出力するステップと
をさらに備え、
前記メモリのアドレス端子へ出力するステップは、
前記第１スキャンＦＦの出力する前記選択信号と前記メモリの出力信号とをデータ入力とし、前記テスト信号をセレクタ入力として、前記テスト信号が前記テストモードを示すときに前記選択信号を出力として選択し、前記テスト信号が前記ＢＩＳＴモードを示すときに前記メモリの出力信号を出力として選択するステップと
を含む半導体集積回路のテスト方法。
請求項６から請求項９までのいずれかに記載の半導体集積回路のテスト方法であって、
複数の信号の組み合わせによって、前記テスト信号における前記ユーザモード、前記テストモード、及び前記ＢＩＳＴモードを示すステップ
をさらに備える半導体集積回路のテスト方法。