KR20180067406A

KR20180067406A - 멀티 전원 도메인을 갖는 집적 회로의 임베디드 코어 기반 디지털 시스템의 테스트 모드 분리 및 파워 감소 방법

Info

Publication number: KR20180067406A
Application number: KR1020170131538A
Authority: KR
Inventors: 광위안 켈빈 그어; 라제시 카시압
Original assignee: 삼성전자주식회사
Priority date: 2016-12-12
Filing date: 2017-10-11
Publication date: 2018-06-20
Also published as: CN108228526B; US10310013B2; CN108228526A; US20180164376A1; KR102438702B1

Abstract

실시 예들은 전원 분리 회로를 포함한다. 전원 분리 회로는 로직 블록, 래퍼 셀, 분리 셀, 테스트 제어 유닛, 그리고/또는 전원 제어 유닛을 포함한다. 상기 전원 제어 유닛은 상기 분리 셀에 결합되어 DFT 내부 코어 테스트 모드 제어 신호 및 클램프 제어 신호를 수신하고 상기 DFT 내부 코어 테스트 모드 제어 신호 및 상기 클램프 제어 신호에 따라 상기 분리 셀을 제어하도록 구성된다. 또한, 제 1 전원 도메인 및 제 2 전원 도메인을 포함하는 다중 전원 도메인 다중 전원 분리 시스템이 개시된다. 제 1 전원 도메인은 로직 블록, 래퍼 셀, 분리 셀 및 전원 제어 유닛을 포함한다. 제 2 전원 도메인은 로직 블록, 래퍼 셀 및 레벨 시프터 셀을 포함한다. 전원 제어 유닛은 분리 셀에 연결된다. 유사한 특성을 가진 추가 전원 도메인이 설계에 포함될 수 있다.

Description

멀티 전원 도메인을 갖는 집적 회로의 임베디드 코어 기반 디지털 시스템의 테스트 모드 분리 및 파워 감소 방법{TEST MODE ISOLATION AND POWER REDUCTION IN EMBEDDED CORE-BASED DIGITAL SYSTEMS OF INTEGRATED CIRCUITS(ICS) WITH MULTIPLE POWER DOMAINS}

본 발명은 디지털 집적 회로(IC)에 관한 것으로, 좀더 구체적으로는 복수의 전원 도메인을 갖는 집적 코어 기반 디지털 시스템의 테스트 모드 분리 및 파워 감소를 위한 시스템 및 방법에 관한 것이다.

대형 시스템 온칩(SOC)과 같은 대형 디지털 집적 회로(IC) 설계에는 복수의 임베디드 코어들 또는 하드 기능 소자(Intellectual Property)가 존재할 수 있다. 큰 설계 사이즈와 기능적인 기능 소자(IP) 형태의 복잡성 때문에, 설계는 대부분 여러 물리적 파티션으로 분할되어 진행된다. 테스트 및 디버깅 목적에 따라 설계는 기능적 및 물리적 설계 파티션을 기반으로 하는 여러 테스트 목적 설계(DFT) 파티션들로 나뉜다. 임베디드 코어들 및 하드 기능 소자들(IP) 각각은 종종 더 큰 물리적 파티션으로 그룹화된 작은 기능 소자(IP)가 별도의 파티션으로 처리된다.

물리적 파티션 접근법 및 이와 유사한 계층적 설계 접근법은, 타이밍/속도 및 저전력을 포함하는 성능과 면적에 대한 설계를 보다 최적화하기 위한 것이다. 전형적인 저전력 고성능 SOC에는 임베디드 코어 또는 하드 IP의 일부가 별도의 전원 도메인을 갖는 다중 전원 도메인이 있다. 각 임베디드 코어의 파워는 칩의 파워 또는 열 문제없이 낮은 파워 목표와 높은 성능을 달성하기 위해 필요에 따라 별도로 켜고 끌 수 있다. 설계시 다중 전원 도메인을 사용하는 경우, SOC의 서로 다른 전원 도메인들 간에는 전원 관리 및 전원 분리 회로가 빈번하게 포함된다.

대개 임베디드 코어인 물리적인 파티션들에서, DFT 테스트 래퍼 셀은 파티션의 입출력 회로 주변에 삽입되어, 테스트 모드 동안 코어를 분리한다. 테스트 래퍼 셀은 내부 코어 테스트(INTEST) 모드에서, 입력에 제어 가능성을 제공하고, 출력에 관찰 가능성을 추가하며, 외부 테스트(EXTEST) 모드에서 그 반대로 동작한다. 따라서, 코어에는 자체 전원 도메인과 자체 DFT 파티션이 있을 수 있기 때문에, 공통 코어에는 입출력(I/O) 경로의 테스트 래퍼 셀과 더불어 전원 분리 셀이 있을 수 있다. 이로 인해 입출력(I/O) 경로에서의 지연이 커지고, 회로 면적이 증가하며, 파워 소비가 증가한다.

따라서, 입출력(I/O) 경로, 특히 크리티컬 입출력(I/O) 경로, 타이밍/속도 최적화, 로직 및 영역 오버헤드 감소뿐만 아니라 소비 파워의 감소와 같은 테스트 및 기능 모드에서 칩 성능을 향상시키는데 코어 입출력(I/O) 구조를 최적화하는 것이 중요하다.

전반적인 물리적 구현 절차에서 스캔 디자인의 중요성은 설계의 모든 영역에서 입증될 수 있다. 스캔 삽입에서 스캔 체인 순서 변경 및 물리적 배치 최적화에 이르기까지 스캔 설계를 개선하는 데 많은 노력이 있어왔다. 다중 전원 도메인을 갖는 전형적인 저전력 설계에서, 저전력 동작을 위해 전원 분리 셀, 레벨 시프터 및 파워 게이팅 셀과 같은 파워 관련 셀은 코어의 입출력(I/Os) 상에 삽입 될 수 있고 IP들은 블록 경계에 삽입 될 수 있다.

테스트 목적을 위한 테스트 래퍼 셀 삽입 및 입출력(I/O) 경로상의 블록 경계에서 전원 차단 및 저전력 동작을 위한 파워 셀 삽입의 일반적인 방법은, 테스트 동작과 저전력 동작을 별도로 제공해야 한다. 테스트 래퍼 셀과 전원 셀은 설계시 동일한 입출력(I/O) 경로에 삽입되므로 물리적 설계 프로세스 중에 해결해야 하는 추가 물리적 설계 및 성능 문제가 발생한다. 이러한 문제에는 테스트 래퍼와 파워 셀 및 이들의 관련 로직과 함께 매우 정체된 입출력(I/O) 경계가 포함된다. 입출력(I/O) 경로, 특히 일부 중요한 입출력(I/O) 경로에는 속도 및 타이밍 문제가 발생할 수 있다. 그러한 로직 및 셀에 대한 증가된 로직 및 영역 오버헤드는 또한 문제점을 제시한다. 전체 칩에서 소비되는 전력의 증가에 기여하는 그러한 셀에 대한 파워 소비의 증가와 같은 다른 문제도 발생한다.

본 발명의 목적은 다중 전원 도메인을 갖는 임베디드 코어 기반 집적 회로에서 테스트 모드의 분리 방법 및 시스템을 제공하는데 있다.

본 발명의 실시 예는 전원 분리 회로 및 그 테스트 방법을 포함할 수 있다. 전원 분리 회로는 논리 블록, 논리 블록에 연결된 래퍼 셀, 그리고 래퍼 셀에 연결된 분리 셀을 포함할 수 있다. 상기 전원 분리 회로는 상기 분리 셀에 연결된 전원 제어 유닛을 더 포함할 수 있다. 상기 전원 제어 유닛은 DFT 내부 코어 테스트 모드 제어 신호 및 클램프 제어 신호를 수신하고, 상기 DFT 내부 코어 테스트 모드 제어 신호 및 상기 클램프 제어 신호에 따라 상기 분리 셀을 제어하도록 구성될 수 있다.

실시 예들은 제 1 논리 블록, 제 1 논리 블록에 연결된 제 1 복수의 래퍼 셀, 복수의 분리 셀 및 전원 제어 유닛을 포함하는 제 1 전원 도메인을 포함하는 다중 전원 도메인 다중 전원 분리 시스템을 포함한다. 다중 전원 도메인 다중 전원 분리 시스템은 제 2 논리 블록, 제 2 논리 블록에 연결된 제 2 복수의 래퍼 셀 및 복수의 레벨 시프터 셀을 포함하는 제 2 전원 도메인을 더 포함할 수 있다. 일부 실시 예들에서, 복수의 분리 셀들로부터 각각의 분리 셀은 제 1 복수의 래퍼 셀들 중 대응하는 래퍼 셀에 연결된다. 일부 실시 예에서, 복수의 레벨 시프터 셀들 중 각 레벨 시프터 셀은 제 2 복수의 래퍼 셀 중에서 대응하는 래퍼 셀에 연결된다. 일부 실시 예들에서, 상기 복수의 분리 셀들 중 각각의 분리 셀의 출력 단자는 상기 복수의 레벨 시프터 셀들 중 각각의 레벨 시프터 셀의 입력 단자에 연결된다. 일부 실시 예에서, 전원 제어 유닛은 제 1 전원 도메인의 복수의 분리 셀에 연결된다.

상술한 특징에 따른 본 발명에 따르면, 다중 전원 도메인을 갖는 임베디드 코어 기반 집적 회로의 칩면적을 줄이고 소비 전력을 줄일 수 있다.

도 1a는 본 발명의 일부 실시 예에 따른 로직 블록, 래퍼 셀, 분리 셀 및 전원 제어 유닛을 포함하는 전원 도메인 및 관련 전원 분리 회로의 예시적인 블록도이다.
도 1b는 몇몇 실시 예에 따른 부가적인 세부 사항을 포함하는 1a의 전원 도메인 및 관련 로직 구성 요소의 예시적인 블록도이다.
도 2a는 몇몇 실시 예에 따른 부가적인 세부 사항을 포함하는 도 1a의 전원 도메인 및 관련 로직 구성 요소의 예시적인 블록도이다.
도 2b는 도 1a 및 도 2a의 논리 구성들을 포함하는 다중 전원 도메인 시스템의 예시적인 블록도이다.
도 2c는 도 2b의 다중 전원 도메인 시스템과 관련된 신호의 다양한 파형을 도시하는 예시적인 파형도이다.
도 3은 일부 실시 예에 따른 로직 블록, 복수의 래퍼 셀, 복수의 분리 셀 및 전원 제어 유닛을 포함하는 전원 도메인 및 관련 전원 분리 회로의 예시적인 블록도이다.
도 4는 일부 실시 예에 따른 다중 전원 도메인 다중 전원 분리 시스템의 예시적인 블록도이다.
도 5a는 일부 실시 예에 따른 클램프 값-제로 분리 셀의 예시적인 블록도이다.
도 5b는 도 5a의 클램프 값-제로 분리 셀의 추가적인 세부 사항을 도시한다.
도 5c는 일부 실시 예에 따른 클램프 값-제로 분리 셀의 예시적인 블록도이다.
도 5d는 도 5c의 클램프 값-원 분리 셀의 예시적인 블록도이다.
도 5e는 몇몇 실시 예들에 따른 분리 셀들의 다양한 예들 및 전원 제어 유닛을 포함하는 전원 분리 회로들의 예시적인 블록도이다.
도 5f는 도 5e의 논리 컴포넌트와 관련된 신호의 다양한 파형을 나타내는 예시적인 파형도이다.
도 6은 일부 실시 예에 따라 전원 도메인과 관련된 회로의 전원 분리 기술을 나타내는 흐름도이다.
도 7은 본 명세서에 개시된 실시 예에 따른 전원 분리 회로를 포함하는 컴퓨팅 시스템의 블록도이다.

본 발명의 기술적 사상의 실시 예들이 참조되며, 이들의 예들이 첨부된 도면들에 도시된다. 후술되는 상세한 설명에서, 다양한 특정한 상세들이 본 발명의 기술적 사상의 충분한 이해를 돕기 위하여 제공된다. 그러나 이 분야에 통상적인 기술을 가진 자들은 이러한 특정한 상세들 없이도 본 발명의 기술적 사상을 구현할 수 있다. 다른 예들로서, 잘 알려진 방법들, 절차들, 구성 요소들, 회로들, 그리고 네트워크들은 실시 예들의 측면들을 불필요하게 모호하게 하지 않기 위해 상세하게 설명되지 않는다.

여기에서 제1, 제2 등과 같은 용어들이 다양한 원소들을 설명하기 위하여 사용되지만, 이러한 원소들은 이러한 용어들에 의해 한정되지 않는다. 이러한 용어들은 하나의 원소를 다른 하나의 원소와 구별하기 위해서만 사용된다. 예를 들어, 본 발명의 기술적 사상의 범위로부터 멀어지지 않으면서 제1 전원 분리 셀은 제2 전원 분리 셀로 명명될 수 있으며, 마찬가지로, 제2 전원 분리 셀은 제1 전원 분리 셀로 명명될 수 있다.

본 발명의 기술적 사상의 설명에서 사용되는 용어들은 특정한 실시 예들을 설명하기 위한 목적으로만 사용되며, 본 발명의 기술적 사상을 한정하는 것으로 의도되지 않는다. 본 발명의 기술적 사상의 설명 및 첨부된 청구항들에서 사용되는 바와 같이, 맥락에서 명확하게 명시되지 않으면 단수 표현들은 복수 표현들 또한 포함하는 것으로 의도된다. "그리고/또는"의 용어는 하나 또는 그보다 많은 연관된 항목들의 임의의 그리고 가능한 모든 조합들을 포함하는 것으로 참조된다. "포함한다" 그리고/또는 "포함하는"의 용어들은 상세한 설명에서 사용된 때에 언급된 특성들, 정수들, 단계들, 동작들, 원소들, 그리고/또는 구성 요소들의 존재를 명시하며, 하나 또는 그보다 많은 다른 특성들, 정수들, 단계들, 동작들, 원소들, 구성 요소들, 그리고/또는 그것들의 그룹들의 존재 또는 추가를 배제하지 않는다. 도면들의 구성 요소들 및 특성들은 실제 비율에 필수적으로 비례하지 않는다.

본 발명은 코어 및 다중 전원 도메인이 내장된 저전력 고성능 회로 설계에 관한 것이다. 특히, 본 발명의 시스템 및 방법은 테스트 및 전원 분리를 위한 기능을 잃지 않으면서 입출력(I/O) 경로상의 전반적인 로직을 감소시킬 수 있다. 본 발명의 시스템 및 방법은 로직 및 영역의 오버헤드 감소, 입출력(I/O) 경로의 개선 된 타이밍 및 속도 그리고 보다 낮은 파워 소비로 파워 및 테스트 분리 기능을 제공한다. 본 발명의 시스템 및 방법은 테스트 래퍼 셀과 전원 분리 로직 및 셀을 저전력 SOC 설계와 공유 및 결합하여 고성능을 달성한다. 설계시 영역 및 파워를 줄이고 입출력(I/O) 구조를 단순화하면서도, 충격을 최소화하고 크리티컬 입출력(I/O) 경로에 대한 최적화를 증가시켜 타이밍 목표를 충족시킬 수 있는 기존의 접근법에 대비한 이점을 실현할 수 있다.

본 발명은 모바일 중앙처리장치(CPU)와 SOC와 같은 저전력 칩 설계에서 다수의 임베디드 코어 및 다중 전원 도메인의 IP를 갖는 대형 디지털 집적 회로(IC)의 테스트 및 설계에 관한 것이다. 특히, 본 발명의 시스템 및 방법은 다수의 전원 도메인으로 설계된 임베디드 코어의 입출력(I/O) 경로에서 테스트 래퍼 셀 및 저전력 셀의 삽입 및 최적화를 제공한다.

다중 전원 도메인 설계에서, 서로 다른 코어 또는 IP 블록이 서로 다른 전원 도메인에 있을 수 있다. 서로 다른 모드에서 집적회로(IC)의 적절한 작동을 보장하기 위해 코어 또는 IP 블록은 테스트중인 코어 또는 테스트중인 블록에서 테스트 분리 기능을 가지며, 관련 전원 도메인의 전원을 켜고 끄는 동안, 저전력 모드에 대한 전원 분리 기능을 갖는다. 테스트 분리는 테스트 래퍼 셀 로직을 통해 구현 될 수 있다. 전원 분리는 전력 분리(CLAMP) 셀 로직을 통해 구현될 수 있다. 종래의 방법들에서, 테스트 분리 및 전원 분리는 다르게 취급되고 설계시 각기 구현된다.

도 1a는 일부 실시 예에 따라 로직 블록(110), 테스트 래퍼 셀(115), 분리 셀(120), 테스트 제어 유닛(160) 및 전원 제어 유닛(125)을 포함하는 전원 도메인(105) 및 관련 전원 분리 회로의 예시적인 블록도를 도시한다. 이 실시 예에서, 테스트 래퍼 셀 로직 및 전원 분리 셀 로직은 테스트 제어 유닛(TCU, 160) 및 전원 제어 유닛(PMU, 125)을 통해 개별적으로 제어된다.

SOC 설계에 있어서, 로직 블록(110) 및 대응하는 전원 도메인(105)은 저전력 모드를 위한 전원 분리를 사용한다. 본 명세서에서 사용되는 "로직 블록"은 코어 로직 블록, 하드 IP, 또는 다른 적절한 로직 블록을 나타낼 수 있다. 전원 분리 셀(120)은 로직 블록(110)의 전원 온/오프(ON/OFF)와 같은 저전력 동작을 위한 입출력(I/O) 경로에서 로직 블록(110)의 입출력(I/O) 경계를 따라 배치된다. 분리 셀(120)은 테스트 래퍼 셀(115)에 연결될 수 있다. 종래의 안전-상태 셀이나, 이하에서 상세하게 설명될 본 실시 예들에 따른 종래의 안전-상태 셀들 또는 보다 간단하고 간소화된 경로들을 포함하는 적절한 종류의 테스트 래퍼 셀(115)이 사용될 수 있음은 잘 이해될 것이다. 전원 제어 유닛(125)은 분리 셀(120)에 연결될 수 있으며, 또한 이하에서 상세히 설명되는 바와 같이 DFT 내부 코어 테스트 모드 제어 신호 및 클램프 제어 신호를 수신하여 분리 셀(120)을 제어한다. 테스트 제어 유닛(160)은 테스트 모드에서 테스트 기능을 제공하는 테스트 래퍼 셀(115)에 연결될 수 있다.

도 1b는 몇몇 실시 예에 따른 부가적인 세부 사항을 갖는 도 1a의 전원 도메인(105) 및 관련 로직 구성 요소의 예시적인 블록도이다. 출력(예를 들어, OUTPUT_A)은 테스트 래퍼 셀(115A) 및 분리 셀(120)과 관련된다. 이하에서 상세히 설명하는 바와 같이, 전원 도메인(105)은 각각 자체 테스트 래퍼 셀 및 분리 셀과 연관된 다수의 출력을 가질 수 있음을 이해할 것이다.

SOC 설계의 로직 블록(110)은 코어 래핑 테스트 모드를 위한 테스트 래퍼 셀과 관련된다. 테스트 래퍼 셀(115A)은 테스트 가능성을 향상시키기 위해 코어 IP의 기능 입력 및 출력에 대한 제어 가능성 및 관찰 가능성을 제공한다. 테스트 래퍼 셀(115A)은 후술되는 바와 같이 입출력(I/O) 포트와 코어 로직 사이의 코어의 입출력(I/O) 경계를 따라 배치되는 테스트 래퍼 체인(들)에 연결된다. 테스트 래퍼 셀(115A)은 멀티플렉서(140 및 142)를 통해 기능 경로에 2-mux 지연을 추가한다. 테스트 래퍼 셀(115A)은 추가적인 제어 그리고/또는 관찰 로직 기능을 제공할 수 있다. 입력 테스트 래퍼 셀은 로직 블록을 테스트할 때 입력에 분리 및 제어를 제공하는 반면, 출력 포트에서의 출력 래퍼 셀(예를 들어, 115A)은 출력 경로로 오는 테스트 데이터를 캡쳐하고 관찰한다. 테스트 중 출력 분리는 그렇지 않으면 다른 블록 및 전원 도메인에서 문제를 일으킬 수 있는 코어 출력이 토글링되는 것을 방지할 수 있다. 또한 그렇지 않으면, 테스트 중 스위칭 출력들은 테스트 소비 파워를 증가시키게 되어 심각한 IR 저하와 추가 테스트 실패를 초래할 수 있다. 도 1b를 참조하면, 출력 래퍼 셀(115A)에서의 멀티플렉서(140)의 출력은 테스트동안 토글 될 수 있다. 토글이 출력 포트(OUTPUT_A)로 전파되는 것을 방지하기 위해, safe_value 및 safe_control을 갖는 멀티플렉서(142)가 출력 래퍼 셀(115A)에 추가된다.

전원 제어 유닛(125A)은 클램프 제어 신호(예컨대, CLAMP_CTRL)를 송신할 수 있다. 클램프 제어 신호(129)는 분리 셀(120)에 전송될 수 있다. 클램프 제어 신호(129)는 클램프 제어 신호(129)를 반전시킬 수 있는 분리 셀(120)의 인버터(155)로 전송될 수 있다.

분리 셀(120)은 전원 제어 유닛(125A)으로부터 클램프 제어 신호(129)를 수신할 수 있는 로직 게이트(145)를 포함할 수 있다. 일부 실시 예에서, 분리 셀(120)의 로직 게이트(145)는 AND 게이트일 수 있다. 로직 게이트(145)는 테스트 래퍼 셀(115A)에 연결된 제 1 입력 단자 및 전원 제어 유닛(125A)으로부터 클램프 제어 신호(129)를 수신하도록 구성된 제 2 입력 단자를 포함할 수 있다. 도 1b에 도시된 바와 같이 기능 경로는 'cfi-to-cfo'를 따르며, 스캔 경로는 'cti-to-cto'를 따른다.

테스트 래퍼 셀(115A)은 제 1 선택기(140), 제 1 선택기(140)에 연결된 래치(135) 및 래치(135)에 연결된 제 2 선택기(130)를 포함할 수 있다. 테스트 래퍼 셀(115A)은 제 3 선택기(142)를 더 포함할 수 있다. 일부 실시 예에서, 제 1 선택기(140)는 멀티플렉서이고, 제 2 선택기(130)는 멀티플렉서이고, 제 3 선택기(142)는 멀티플렉서일 수 있다. 어떤 실시 예에서, 래치(135)는 클록 플립 플롭일 수 있다. 멀티플렉서(140)는 로직 블록(110)의 출력 단자에 연결된 제 1 입력 단자를 포함할 수 있으며, 이를 통한 기능적 경로 신호(예를 들어, cfi)가 수신될 수 있다. 멀티플렉서(140)는 클럭 플립 플롭(135)의 출력 단자에 연결된 제 2 입력 단자를 또한 포함할 수 있다. 멀티플렉서(140)는 제 1 제어 신호(예를 들어, capture_en)에 의해 제어될 수 있다. 멀티플렉서(140)의 출력 단자는 분리 셀(120)에 연결될 수 있다.

멀티플렉서(130)는 멀티플렉서(140)의 출력 단자에 연결된 제 1 입력 단자를 포함할 수 있다. 멀티플렉서(130)는 스캔 경로 신호(예를 들어, cti)를 수신할 수 있는 제 2 입력 단자를 포함할 수 있다. 멀티플렉서(130)는 제 2 제어 신호(예를 들어, shift_en)에 의해 제어될 수 있다. 멀티플렉서(130)의 출력 단자는 클록 플립 플롭(135)의 입력 단자에 연결될 수 있다. 플립 플롭(135)의 클록 포트는 클록 신호(예컨대, shift_clk)를 수신할 수 있다. 테스트 제어 유닛(160)은 'safe_value' 및 'safe_control' 신호를 제공하여 제 3 멀티플렉서(142)를 제어할 수 있다. 경로 내의 2-mux 셀 및 추가적인 전원 분리 셀에 의해, OUTPUT_A 포트 및 다운 스트림 로직의 기능 속도 및 타이밍은 저하될 수 있다. 이들 추가 된 셀 및 관련된 로직은 설계에 있어서 면적 오버헤드 및 파워 소비를 증가시킬 수 있다.

도 2a는 몇몇 실시 예에 따른 부가적인 세부 사항을 갖는 도 1a의 전원 도메인(105) 및 관련 로직 컴포넌트들의 예시적인 블록도이다. 새로운 제어 신호(128)는 DFT_INTEST_MODE 신호(예를 들어, TCU로부터의)와 CLAMP_CTRL 신호(예를 들어, PMU로부터의)의 결합된 신호를 통해 생성된다. 일부 실시 예에서, 새로운 제어 신호는 OR 논리 함수를 통해 생성될 수 있다. 분리 셀(120)에 대한 이러한 새로운 제어 및 기능 경로에서 단지 1-mux 지연을 갖는 간단한 테스트 래퍼 셀(115B)의 사용으로, OUTPUT_A 포트상의 지연 및 로직이 감소된다. 동시에, 테스트 모드 및 저전력 모드 모두에 대한 기능은 적어도 도 1b에 도시된 실시 예와 마찬가지로 달성된다. 출력(예를 들어, OUTPUT_A)은 테스트 래퍼 셀(115B) 및 분리 셀(120)과 연관된다. 이하에서 상세히 설명되겠지만, 전원 도메인(105)은 각각 자체 테스트 래퍼 셀 및 분리 셀과 관련된 다수의 출력을 가질 수 있음을 이해할 것이다.

SOC 설계에 있어서 로직 블록(110)은 코어 래핑 테스트 모드를 위한 테스트 래퍼 셀과 관련이 있다. 테스트 래퍼 셀(115B)은 테스트 가능성을 향상시키기 위해 코어 IP의 기능 입력 및 출력에 대한 제어 가능성 및 관찰 가능성을 제공한다. 테스트 래퍼 셀(115B)은 일반적으로 후술하는 바와 같이 입출력(I/O) 포트와 코어 로직 사이의 코어의 입출력(I/O) 경계를 따라 배치되는 테스트 래퍼 체인(들)에 연결된다. 테스트 래퍼 셀(115B)은 도 1b에 도시된 바와 같이 안전 상태 멀티플렉서(142)를 가질 필요는 없다. 이것은 단지 멀티플렉서(140)로부터 기능 경로에 1-mux의 지연을 추가할 뿐이다. 테스트 래퍼 셀(115B)은 추가적인 제어 그리고/또는 관찰 로직 기능을 제공할 수 있다. 입력 테스트 래퍼 셀은 로직 블록을 테스트할 때 입력에 분리 및 제어를 제공하는 반면, 출력 포트에서의 출력 래퍼 셀(예컨대: 115B)은 출력 경로로 오는 테스트 데이터를 캡쳐하고 관찰한다. 도 2a를 참조하면, 출력 래퍼 셀(115B)의 출력은 멀티플렉서(140)의 출력에서 테스트 동안 토글될 수 있지만, 차단될 수 있고, 후술되는 바와 같이 분리 셀(120)에 대한 테스트 모드 제어를 통해 출력, OUTPUT_A에서 여전히 정상 상태를 달성할 수 있다. 테스트 래퍼 셀(115B)은 종래 접근법보다 적은 로직 및 셀을 가지며, 기능 경로에 대한 단지 1-mux의 지연을 제공하기 때문에 타이밍 영향도 적다.

전원 제어 유닛(125B)은 논리 게이트(150)를 포함할 수 있다. 논리 게이트(150)는 DFT 내부 코어 테스트 모드 제어 신호(예컨대, DFT_INTEST_MODE)를 수신하기위한 제 1 입력 단자를 포함할 수 있다. 논리 게이트(150)는 클램프 제어 신호(예컨대, CLAMP_CTRL)를 수신하기 위한 제 2 입력 단자를 포함할 수 있다. 논리 게이트(150)는 DFT 클램프 제어 신호(128)를 분리 셀(120)에 전송하도록 구성된 출력 단자를 포함할 수 있다. 일부 실시 예에서, 논리 게이트(150)는 OR(논리합) 게이트이다. 본원에 개시된 발명 개념으로부터 벗어나지 않으면서 하나 이상의 논리 게이트가 동일한 진리표를 갖는 OR 게이트를 집합적으로 대체할 수 있음을 이해할 것이다. DFT 클램프 제어 신호(128)는 DFT 클램프 제어 신호(128)를 반전시킬 수 있는 분리 셀(120)의 인버터(155)로 전송될 수 있다.

분리 셀(120)은 전원 제어 유닛(125B)으로부터 DFT 클램프 제어 신호(128)를 수신할 수 있는 로직 게이트(145)를 포함할 수 있다. 전원 제어 유닛(125B)은 DFT 내부 코어 테스트 모드 제어 신호(예를 들어, DFT_INTEST_MODE)에 의존하여 내부 코어 테스트 모드로 분리 셀(120)을 배치할 수 있다. 일부 실시 예에서, 분리 셀(120)의 로직 게이트(145)는 AND 게이트일 수 있다. 로직 게이트(145)는 테스트 래퍼 셀(115B)에 연결된 제 1 입력 단자 및 전원 제어 유닛(125B)으로부터 DFT 클램프 제어 신호(128)를 수신하도록 구성된 제 2 입력 단자를 포함할 수 있다. 도 2a에 도시된 바와 같이 기능 경로는 'cfi-to-cfo'를 따르며, 스캔 경로는 'cti-to-cto'를 따른다.

테스트 래퍼 셀(115B)은 제 1 선택기(140), 제 1 선택기(140)에 결합된 래치(135) 및 래치(135)에 결합된 제 2 선택기(130)를 포함할 수 있다. 일부 실시 예에서, 제 1 선택기(140)는 멀티플렉서이고, 제 2 선택기(130)도 멀티플렉서이다. 일부 실시 예에서, 래치(135)는 클록 플립 플롭이다. 멀티플렉서(140)는 로직 블록(110)의 출력 단자에 연결된 제 1 입력 단자를 포함할 수 있으며, 이를 통해 기능적 경로 신호(예를 들어, cfi)가 수신될 수 있다. 멀티플렉서(140)는 또한 클럭 플립 플롭(135)의 출력 단자에 연결된 제 2 입력 단자를 포함할 수 있다. 멀티플렉서(140)는 제 1 제어 신호(예를 들어, capture_en)에 의해 제어될 수 있다. 멀티플렉서(140)의 출력 단자는 분리 셀(120)에 연결될 수 있다.

멀티플렉서(130)는 멀티플렉서(140)의 출력 단자에 연결된 제 1 입력 단자를 포함할 수 있다. 멀티플렉서(130)는 스캔 경로 신호(예를 들어, cti)를 수신할 수 있는 제 2 입력 단자를 포함할 수 있다. 멀티플렉서(130)는 제 2 제어 신호(예를 들어, shift_en)에 의해 제어될 수 있다. 멀티플렉서(130)의 출력 단자는 클록 플립 플롭(135)의 입력 단자에 연결될 수 있다. 플립 플롭(135)의 클록 포트는 클록 신호(예컨대, shift_clk)를 수신할 수 있다.

출력 경로는 2-mux 지연 대신에 1-mux 지연만을 가질 수 있다. 다수의 입출력(I/O) 래퍼 셀(예를 들어, 수천 개)을 갖는 코어에서, 이는 각 입출력(I/O) 래퍼 셀에 대한 대응하는 더 적은 수의 멀티플렉서 셀로 변환된다. 각각 자체 전원 도메인이 있으며, 테스트 분리를 위해 입출력(I/O)에 삽입된 테스트 래퍼 셀들을 가지는 많은 수의 임베디드 코어와 하드 IP가 있을 수 있다. 여기에 개시된 실시 예들은 SoC에 있어서 코어 내의 중요 입출력(I/O) 경로와 코어와 다른 로직 블록 사이에서 중요한 테스트 래퍼 로직을 구현하는 데 필요한 셀 및 면적을 적게 사용하고 입출력(I/O) 경로상의 타이밍 지연을 덜 사용하는 그러한 구현들을 제공한다. 입출력(I/O) 기능 경로에 사용되는 셀이 더 적기 때문에, 이는 기능 모드에서도 파워 소모가 줄어드는 결과로 나타난다.

로직 블록(110)이 INTEST 모드에 있을 때, DFT_INTEST_MODE 신호는 '하이(high)'로 설정되어, ENB 포트상의 DFT 클램프 제어 신호(128)가 '하이(high)'로 변화되고, 전원 도메인(105)이 여전히 켜져 있는 동안, 전원 분리 셀(120)은 0의 일정한 클램프 값을 가진다. 이 경우에, 테스트 래퍼 셀(115B)은 안전 상태의 테스트 래퍼 셀(115A)과 같이 제 2 멀티플렉서(142)를 포함하지 않지만, 대신 클램프 제어 로직에서 추가된 테스트 제어 DFT_INTEST_MODE를 갖는 기존의 분리 셀(120)을 사용하여, INTEST 모드 동안 정상 상태가 출력 포트 OUTPUT_A에서 달성된다. 이와 같이, 전원 분리 셀은 테스트 분리 셀로서의 역할을 하거나 클램프 제어에 대한 추가된 테스트 제어의 사용을 통해 코어 테스트 모드에서 테스트 분리 기능을 제공한다.

INTEST 모드에는 설계시 스캔 체인을 사용하는 코어 디버그 테스트 모드도 포함될 수 있다. 일반적인 사용 시나리오는 설계에 내장된 스캔 체인 인프라(일반적으로 단일 긴 체인)를 사용하여 코어 또는 전체 IC 칩의 기능 장애 디버그를 위한 소위 스캔 덤프 또는 스캔 발산 디버그 모드이다. 코어 내의 단일 스캔 체인 또는 전체 디자인은 모든 스캔 셀을 연결하거나 모든 일반 스캔 테스트 체인을 하나의 긴 체인으로 연결함으로써 구현된다. 스캔 덤프 동작에는 기능 모드 및 스캔 디버그 테스트 모드가 포함된다. 기능적 결함을 디버깅하기 위해 IC 칩에서 일부 기능 테스트를 실행할 수 있다. 일부 기능 장애가 발생하면 설계의 레지스터는 해당 시점에 캡처된 상태값을 가질 수 있으며 이들은 일부 레지스터에서 오류(예기치 않은) 데이터를 포함한다. 모든 레지스터가 스캔 체인에서 연결된 스캔 셀이기 때문에, 추후 처리 및 분석을 위해 레지스터의 값은 스캔 체인을 따라 외부 메모리 또는 저장 장치로 이동할 수 있다. 이는 오류 데이터의 출처 및 칩의 고장의 근본 원인을 식별할 수 있게 한다. 이는 하드웨어 논리 설계 문제 또는 제조상의 결함 일 수 있다. 디버그 테스트 모드 신호를 DFT_INTEST_MODE 신호의 일부로 포함시킴으로써 디버그 중 코어의 기능 출력에 테스트 분리가 제공되어 추가 디버그 및 분석을 위해 다른 블록 또는 메모리 어레이의 데이터가 손상되는 것을 방지한다. 일부 실시 예에서, 내부 코어 테스트 모드는 기능적 고장의 근본 원인을 진단하기 위해 스캔 체인 인프라 구조를 사용하는 기능적 디버그 테스트 모드를 포함하고, 전원 제어 유닛은 복수의 분리 셀을 기능 디버그 테스트 모드 제어 신호에 의존하는 기능 디브그 테스트 모드에 배치한다.

유사한 로직 출력을 갖는 다른 로직 구현들이 본 발명의 범위를 벗어남이 없이 로직 OR 게이트(150)를 대체하는데 사용될 수 있음을 알 수 있다. 또한, 클램프 제어 신호 상에 하나의 OR 논리 게이트만 추가될 수 있고, 이는 전원 분리 셀(120)의 각 ENB 포트로 전송될 수 있다. 일부 실시 예에서, DFT_INTEST_MODE는 테스트 제어 유닛(160)(도 1a)으로부터 수신될 수 있다. 일부 실시 예에서, DFT 클램프 제어 신호(128)는 전원 제어 유닛(125B)으로부터의 DFT_INTEST_MODE 및 CLAMP_CTRL의 결합 신호를 통해 생성된다. 따라서, 전원 분리 셀에 대한 이러한 제어 및 단지 1-mux 지연을 갖는 테스트 래퍼 셀의 사용을 이용하여, OUTPUT_A 포트상의 지연 및 로직이 감소되고, 테스트 모드 및 저전력 모드 기능 모두가 달성 될 수 있다.

도 2b는 도 1a 및 도 2a의 논리 컴포넌트를 포함하는 다중 전원 도메인 시스템(200)의 예시적인 블록도이다. 다중 전원 도메인 시스템(200)은 두 개의 분리 된 전원 도메인(예를 들어, 205 및 210)에서의 두 개의 상이한 로직 블록(예를 들어, 215 및 220) 사이의 개시 및 캡처 경로를 각각 포함한다. 데이터 경로의 셀에서의 전파 지연이 길기 때문에 속도와 타이밍이 저하될 수 있으며 기존 기술을 사용하면 타이밍 오류가 발생하여 목표 속도를 달성할 수 없다. 그러나, 도 2b의 실시 예에 따라, 데이터 경로는 TWP-2 테스트 랩퍼 셀(115A)을 갖는 2-mux 지연 대신에 TWP-1 테스트 래퍼 셀(115B)을 사용하여 단지 1-mux 지연을 갖는다. 따라서, 입출력(I/O) 경로의 타이밍 지연이 적어 SOC의 코어와 다른 로직 블록 간의 중요한 입출력(I/O) 경로에 대한 타이밍 요구 사항을 충족시킨다.

도 2b에 도시된 바와 같이, 각각 자신의 전원 도메인(예를 들어, 205 및 210)에 있는 2개의 로직 블록들(예를 들어, 215 및 220)이 있다. 각각의 로직 블록들(예를 들어, 215 및 220)은 다수의 전원 도메인을 갖는 SOC 내의 각각의 테스트 래퍼 셀(예를 들어, 115B)과 관련된다. 로직 블록(215)은 이와 관련된 하나 이상의 전원 분리 셀(예를 들어, 120)을 가질 수 있다. 로직 블록(220)은 이와 관련된 하나 이상의 레벨 시프터 셀(245)을 가질 수 있다. 로직 블록들 (예를 들어, 215 및 220)은 각각 2 개의 상이한 전원 도메인들(예를 들어, 205 및 210)에 위치될 수 있고, SOC에서 서로 인접할 수 있다. 로직 블록들(예를 들어, 215 및 220) 사이를 가로 지르는 신호들이 있다.

출력들(예를 들어, OUTPUT_A)은 전원 도메인(105)의 출력 경로를 따라 TWP-1 테스트 래퍼 셀(예 : 115B) 및 분리 셀(예를 들어 120)을 가질 수 있다. 입력들(예를 들어, INPUT_A)은 레벨 쉬프터 셀(예를 들어, 245)과 이와 관련된 TWP-2 테스트 랩퍼 셀(예를 들어, 115A)을 포함할 수 있다. 전원 도메인(205)의 분리 셀(120)의 출력 단자는 전원 도메인(210)의 레벨 시프터 셀 (245)의 입력 단자에 결합될 수 있다.

도 2b에 도시된 다중 전원 도메인 시스템(200)은 로직 블록(215), 로직 블록(215)에 연결된 하나 또는 그 이상의 TWP-1 테스트 래퍼 셀(115B), 그리고 하나 또는 그 이상의 분리 셀(120)을 포함하는 전원 도메인(205)을 포함할 수 있다. 전원 도메인(210)은 논리 블록(220), 로직 블록(220)에 연결된 하나 또는 그 이상의 TWP-1 테스트 래퍼 셀(115B)들 그리고 하나 또는 그 이상의 레벨 시프터 셀 (245)을 포함할 수 있다. 각각의 분리 셀(예를 들어, 120)은 대응하는 TWP-1 테스트 래퍼 셀(예를 들면, 115B)과, 로직 블록(215)의 대응하는 출력 단자에 연결될 수 있다. 각각의 레벨 시프터 셀(예컨대, 245)은 대응하는 TWP-1 테스트 래퍼 셀(예를 들어, 115B) 및 논리 블록(220)의 대응하는 입력 단자에 연결될 수 있다. 분리 셀 (예를 들어, 120)의 출력 단자는 레벨 시프터 셀(예를 들어, 245)의 입력 단자에 연결될 수 있다.

전원 도메인(205)의 로직 블록(215)은 REG1 신호를 출력하는 플립-플롭(225)을 포함할 수 있다. 로직 블록(215)은 다른 적절한 회로 컴포넌트 (260)를 포함할 수 있다. TWP-1 테스트 래퍼 셀(115B)은 기능 신호(CFI)를 수신할 수 있다. TWP-1 테스트 래퍼 셀(115B)은 OUTPUT_A 신호를 출력할 수 있는 분리 셀(120)에 신호를 출력할 수 있다. TWP-1 테스트 래퍼 셀(115B)을 통과하는 경로는 TWP-2 테스트 래퍼 셀(115A)을 통과하는 경로와 비교하여 1-mux 지연 경로를 제공하여 2-mux 지연을 유발할 수 있다. 따라서, TWP-1 테스트 래퍼 셀(115B)을 통과하는 경로는 입출력(I/O) 경로상의 타이밍 지연을 감소시키고 있는, SOC 내의 코어와 다른 로직 블록 간의 중요 입출력(I/O) 경로상의 타이밍을 충족시키는 능력을 향상시킨다. 전원 도메인 (210)의 로직 블록(220)은 REG2 신호를 입력하는 플립-플롭(230)을 포함할 수 있다. 로직 블록(220)은 다른 적절한 회로 컴포넌트(270)를 포함할 수 있다.

도 2c는 도 2b의 다중 전원 도메인 시스템과 관련된 신호의 다양한 파형을 도시하는 예시적인 파형도(202)이다. 위에서 설명한 것처럼 추가 mux 및 입출력(I/O) 셀 지연은 입출력(I/O) 경로의 전반적인 지연으로 인해 타이밍을 충족하지 못할 수 있다. 구체적으로, TWP-2 테스트 래퍼 셀(115A, 도 2b 참조)에 의해 야기될 추가적인 mux 지연(Tdelay)은 늦은 데이터 도달을 야기할 수 있으며, 이에 따라 셋업 타이밍(Tsetup)을 충족시키지 못하게 된다.

예시적인 파형도(202)는 클럭 신호(CLK), REG1 신호, CFI 신호, TWP-1을 통한 REG2 신호, 그리고 TWP-2를 통한 REG2 신호를 포함하며, 이들은 모두 도 2b의 블록도에 도시된 신호들과 상관 관계가 있다. REG1 신호는 클록 신호(CLK)의 상승 에지에서 '하이(high)'로 천이될 수 있다. REG1 신호는 CFI 신호가 '하이(high)'로 천이되도록 할 수 있다. CFI 신호가 도 2b의 TWP-1 테스트 래퍼 셀(115B)을 통해 전파될 때, 도 2b에 도시된 바와 같이, REG2 신호는 TWP-2 테스트 랩퍼 셀(115A)을 통해 전파하는 CFI 신호에 비해 더 빨리 상승한다. TWP-1 테스트 래퍼 셀(115B)을 통한 경로와 TWP-2 테스트 랩퍼 셀 (115A)을 통한 경로 간의 차이는 Tdelay로 표시된다. 경우에 따라 Tdelay가 Tsetup 시간이 위반되게 할 수 있다. 따라서, CFI 신호가 TWP-1 테스트 래퍼 셀(115B)을 통해 전파하는 것이 유리하다.

도 3은 로직 블록(110), 복수의 래퍼 셀(예 : 115B 및 315), 복수의 분리 셀(예를 들어, 120 및 320) 및 전원 제어 유닛(125B)을 포함하는 전원 도메인 및 관련된 전원 분리 회로의 예시적인 블록도이다.

로직 블록(110)은 각각 분리된 테스트 래퍼 셀(예를 들어, 115B 및 315) 및 전원 분리 셀(예를 들어, 120 및 320)과 연관된 2 개의 출력 포트(예를 들어, A 및 B)를 가질 수 있다. 2 개의 래퍼 셀(예를 들어, 115B 및 315)은 라인 (325)을 통해 스캔 경로에서 함께 연결될 수 있다.

다중 전원 도메인 코어 기반의 설계에서, 테스트 모드에 대해 종래의 안전 상태 랩퍼 셀을 사용하는 대신, 본 시스템은 코어가 테스트되는 동안 기능 출력이 정상 상태(토글링하지 않음)가 되도록 한다. 본 시스템은 테스트-제어된 전원 분리 셀들(예를 들어, 120 및 320)을 갖는 2 개의 보다 간단한 래퍼 셀들 (예를 들어, 115B및 315)을 포함할 수 있다. 전원 제어 유닛(125B)의 OR 게이트(150)는 두 전력 분리 셀들(예를 들어, 120 및 320)의 ENB 포트에 출력을 제공하기 위해DFT INTEST 모드 신호(예를 들어, DFT_INTEST_MODE) 및 클램프 제어 신호(예를 들어, CLAMP_CTRL) 320)를 수신할 수 있다. 로직 블록(110)이 INTEST 모드에 있을 때, DFT_INTEST_MODE 신호는 '하이(high)'로 설정되어 ENB 포트상의 DFT 클램프 제어 신호(128)가 '하이(high)'로 변화될 수 있고, 두 전원 분리 셀들(예를 들어, 120 및 320)의 값은 0이지만, 전원 도메인(105)은 여전히 켜져 있다. 유사한 논리 출력을 갖는 다른 논리 구현이 본 개시의 범위를 벗어나지 않으면서 논리 OR 게이트(150)를 대체하는데 사용될 수 있다는 것은 잘 이해할 것이다.

전원 제어 유닛(125B)의 출력 단자는 분리 셀들(예를 들어, 120 및 320)에 연결될 수 있으며, DFT 클램프 제어 신호(128)를 분리 셀들로 전송할 수 있다. 래퍼 셀(115B)의 클록 플립 플롭(135)의 출력단자는 래퍼 셀(315)에 연결될 수 있다. 래퍼 셀(315)은 멀티플렉서(140), 멀티플렉서(140)에 연결된 클록 플립 플롭(135), 및 클록 플립 플롭(135)에 연결된 멀티플렉서(130)를 포함할 수 있다.

래퍼 셀(315)의 멀티플렉서(140)는 로직 블록(110)의 출력 단자에 결합된 제 1 입력 단자 및 래퍼 셀(315)의 클록 플립 플롭(135)의 출력 단자에 결합된 제 2 입력 단자를 포함할 수 있다. 래퍼 셀(315)의 제 1 제어 신호(140)는 제 1 제어 신호(예를 들어, capture_en)에 의해 제어될 수 있다. 래퍼 셀(315)의 멀티플렉서(130)는 래퍼 셀(315)의 멀티플렉서(140)의 출력 단자에 결합된 제 1 입력 단자 및 라인(325)을 거쳐 래퍼 셀(115B)의 클록 플립 플롭(135)의 출력 단자에 결합된 제 2 입력 단자를 포함할 수 있다. 래퍼 셀(315)의 멀티플렉서(130)의 입력 단자는 주사 경로 신호(예를 들어, cti)를 수신할 수 있다. 제 2 래퍼 셀(315)의 멀티플렉서(130)는 제 2 제어 신호(예를 들어, shift_en)에 의해 제어될 수 있다. 제 2 래퍼 셀(315)의 멀티플렉서(130)의 출력 단자는 래퍼 셀(315)의 클럭 플립 플롭(135)의 입력 단자에 연결될 수 있다.

도 4는 일부 실시 예에 따른 다중 전원 도메인 다중 전원 분리 시스템의 예시적인 블록도이다. 도 4에 도시된 바와 같이, 각각 자신의 전원 도메인(예를 들어, 105 및 405)에 있는 2 개의 로직 블록(예컨대, 110 및 410)이 있다. 로직 블록들(예를 들어, 110 및 410) 각각은 다수의 전원 도메인을 갖는 SOC 내에 각각 테스트 래퍼 셀(예를 들어, 420 및 430)과 관련된다. 로직 블록(110)은 이와 관련된 전원 분리 셀(예를 들어, 425)을 가질 수 있다. 로직 블록(410)은 이와 연관된 레벨 쉬프터 셀들(435)을 가질 수 있다. 로직 블록들 (예를 들어, 110 및 410)은 2 개의 상이한 전원 도메인들(예를 들어, 105 및 405)에 위치될 수 있고, SOC에서 서로 인접할 수 있다. 로직 블록들(예를 들어, 110 및 410) 사이를 가로 지르는 신호들이 있다. 출력들(예를 들어, OUTPUT_A 내지 OUTPUT_G)은 전원 도메인(105) 내의 각각의 경로에서 각각 테스트 래퍼 셀(예를 들어, 420) 및 분리 셀(예를 들어, 425)을 가질 수 있는 반면, 입력들 (예를 들어, INPUT_A 내지 INPUT_G)은 각각 레벨 시프터 셀(435) 및 이와 연관된 테스트 래퍼 셀(430)을 갖는다. 전원 도메인(105)의 분리 셀들(425)의 출력 단자들은 전원 도메인(405)의 레벨 시프터 셀들(435)의 입력 단자들에 결합될 수 있다.

도 4에 도시된 다중 전원 도메인 다중 전원 분리 시스템은, 로직 블록(110), 로직 블록(110)에 연결된 래퍼 셀(420), 분리 셀(425) 및 전원 제어 유닛(예컨대,도 1A의 125)을 포함하는 전원 도메인(105)을 포함할 수 있다. 전원 도메인(405)은 로직 블록(410), 로직 블록(410)에 연결된 래퍼 셀(430) 및 레벨 시프터 셀(435)을 포함할 수 있다. 각각의 분리 셀(425)은 대응하는 래퍼 셀(420) 및 논리 블록(110)의 대응하는 출력(415)에 연결될 수 있다. 각각의 레벨 시프터 셀 (435)은 대응하는 래퍼 셀(430) 및 로직 블록(410)의 대응하는 입력 (445)에 연결될 수 있다. 각각의 분리 셀 (425)의 출력 단자는 레벨 시프터 셀(435)의 입력 단자에 연결될 수 있다. 전원 제어 유닛(예를 들어, 도 1a의 125)은 전원 도메인(105) 내의 분리 셀들(425)에 연결될 수 있다.

전원 제어 유닛(예컨대, 도 1a의 125)은 DFT 내부 코어 테스트 모드 제어 신호(예를 들어, DFT_INTEST_MODE) 및 클램프 제어 신호(예를 들어, CLAMP_CTRL)를 수신하고 DFT 내부 코어 테스트 모드 제어 신호(예 : DFT_INTEST_MODE) 및 클램프 제어 신호(예 : CLAMP_CTRL)에 의존하는 분리 셀들(425)을 제어한다. 전원 제어 유닛(예컨대,도 1a의 125)은 DFT 내부 코어 테스트 모드 제어 신호(예컨대, 도 3의 128)에 의존하여 내부 코어 테스트 모드로 분리 셀들(425)을 배치할 수 있다.

도 5a는 일부 실시 예에 따른 클램프 값-제로 분리 셀(ISO-CL-0, 240A)의 예시적인 블록도이다. 도 5b는 도 5a의 클램프 값-제로 분리 셀 ISO-CL-0 (240A)의 부가적인 세부 사항을 도시한다. 예를 들어, 분리 셀(240A)은 AND 게이트(530), 제 1 입력 단자 A, 제 2 입력 단자에 연결된 인버터(535) 및 출력 단자(Y1)와 같은 논리 게이트를 포함할 수 있다. 'ENB = 1'일 때, 분리 출력은 0 (예를 들어, 디폴트 값)로 클램핑될 수 있다. 이러한 유형의 분리 셀은 디폴트 상태가 '0'인 출력 포트에 적용될 수 있다. 분리 셀 ISO-CL-0 (240A)은 도 2a의 분리 셀(120)과 동일 할 수 있다.

도 5c는 일부 실시 예에 따른 클램프 값-원 분리 셀(ISO-CL-1, 240B)의 예시적인 블록도이다. 도 5d는 도 5c의 클램프 값-원 분리 셀(ISO-CL-1, 240B)의 추가적인 세부 사항을 도시한다. 예를 들어, 분리 셀(240B)은 OR 게이트(505), 제 1 입력 단자 A, 제 2 입력 단자 및 출력 단자(Y2)와 같은 논리 게이트를 포함할 수 있다. ENB = 1일 때, 분리 출력은 1 (예를 들어, 디폴트 값)로 클램프될 수 있다. 이러한 유형의 분리 셀은 기본 상태가 1 인 출력 포트에 적용될 수 있다.

도 5e는 일부 실시 예들에 따른 전원 분리 회로(예를 들어, 115B), 분리 셀들의 다양한 예(240A 및 240B) 및 전원 제어 유닛(125B)을 포함하는 전원 도메인(205)의 예시적인 블록도이다. INTEST 모드에서, 전원 제어 유닛(125B)은 하나 이상의 ISO-CL-0 분리 셀(240A) 및 하나 이상의 ISO-CL-1 분리 셀(240B)에 대해 클램프 제어 기능을 수행한다. 스위칭 출력이 SOC 내의 다른 로직 및 블록을 방해하지 못하도록 기능적 출력(예를 들어, FUNC_OUT_A, FUNC_OUT_B 및 FUNC_OUT_C)은 디폴트 값으로 클램핑될 수 있고, 또한 테스트 동안의 파워 소비를 감소시킬 수 있다. 본 명세서에 개시된 실시 예들에 따르면, 기능적 입출력(I/O) 경로들에 타이밍 영향은 없으며 셀 영역 증가가 요구되지 않는다.

전원 제어 유닛(125B)은 시험 및 전원 분리를 위해 분리 셀을 클램프할 수 있다. 디폴트 상태가 0 (예를 들어, Y2)인 기능 출력은 'LOW'로 클램핑될 수 있다. 디폴트 상태가 1 (예 : Y3)인 기능 출력은 'HIGH'로 클램핑될 수 있다. 전원 제어 유닛(125B)은 INTEST 모드 동안 기능 출력들은 스위칭 출력이 SOC의 다른 로직 및 블록을 방해하지 않도록 하고 테스트 도중 파워 소비를 줄이도록 하기위해 디폴트 값 (즉 토글하지 않음)으로 클램핑 되도록 DFT 내부 코어 테스트 모드 제어 신호(예를 들어, DFT_INTEST_MODE)에 의존하여 클램프 제어 로직을 분리 셀들(예를 들어, 240A 및 240B)에 인가할 수 있다. 또한, 전원 제어 유닛(125B)은 클램프 제어 로직을 스캔 테스트 출력(예를 들어, DFT_SCAN_SO1 및 DFT_SCAN_SO2)과 관련된 하나 이상의 ISO-CL-0 분리 셀(240A)에 인가할 수 있다. 예를 들어, 전원 제어 유닛(125B)은 INTEST 모드 동안 스캔 테스트 출력을 'LOW'로 클램핑할 수 있다.

일부 실시 예에 따르면, 테스트 분리는 저전력 SOC와 같은 다수의 전원 도메인을 갖는 설계에서 분리 셀(예를 들어, 240A 및 240B)의 인에이블 경로(ENB)로 가는 추가된 DFT 제어를 갖는 전원 분리 회로를 제공 받는다. 테스트 래퍼 셀은 본 발명의 범위를 벗어나지 않으면서 전용 테스트 래퍼 셀, 스캔 및 빌트인 셀프 테스트(BIST) 테스트 결합 래퍼 셀, 공유 래퍼 셀과 같은 저전력 설계를 위한 임의의 유형의 전원 분리 셀과 함께 일반 및 특수 유형의 테스트 래퍼 셀을 포함할 수 있다. 본 명세서에 개시된 시스템은 로직 및 영역 오버헤드를 감소시키고, 테스트 및 기능 동작 모드 동안의 파워 소비를 감소시키며, 타이밍 지연이 적고, 입출력(I/O) 경로에 대한 타이밍 영향이 적다. 본 명세서에 개시된 시스템은 테스트 래퍼 및 전원 분리 로직에 필요한 논리 및 면적을 감소시킴으로써 입출력(I/O) 경계 및 입출력(I/O) 경로에 대한 물리적 디자인 노력을 개선하고 이로써 입출력(I/O) 경계 영역에서의 라우팅 및 혼잡을 완화시킨다.

일부 실시 예에서, 분리 셀(240A)은 논리 게이트(예컨대, 도 5b의 530)를 포함한다. 일부 실시 예에서, 논리 게이트(530)는 AND 게이트이다. 논리 게이트(530)는 제 1 입력 단자 및 제 2 입력 단자를 가질 수 있다. 분리 셀(240A)은 AND 게이트(530)의 제 2 입력 단자에 연결된 인버터(535)를 더 포함할 수 있다. AND 게이트(530)의 제 1 입력 단자는 래퍼 셀(예 : 115B)에 연결될 수 있다. AND 게이트(530)의 제 2 단자는 인버터(535)를 통해 전원 제어 유닛(125B)에 연결될 수 있다. 전원 제어 유닛(125B)은 인버터(540)를 포함할 수 있다. 인버터(540)는 DFT 내부 코어 테스트 모드 제어 신호(예를 들면: DFT_INTEST_MODE)을 수신하고 이를 반전시킬 수 있다. 인버터(540)는 DFT 내부 코어 테스트 모드 제어 신호(예를 들면: DFT_INTEST_MODE)을 수신하여 다시 반전시킴으로써 제 1 반전을 상쇄시킬 수 있다. 일부 실시 예에서, 인버터(540)는 인버터(535)를 통해 AND 게이트(530)의 제 2 입력 단자에 연결된다. 전원 제어 유닛(125B)은 OR 게이트(150)를 포함할 수 있다. 일부 실시 예에서, 전원 제어 유닛(125B)의 OR 게이트(150)는 인버터(535)를 통해서 AND 게이트(530)의 제 2 입력 단자에 연결된다.

일부 실시 예에서, 분리 셀(240B)은 논리 게이트(예컨대, 도 5d의 505)를 포함할 수 있다. 일부 실시 예에서, 논리 게이트(505)는 OR 게이트이다. 논리 게이트(505)는 제 1 입력 단자 및 제 2 입력 단자를 가질 수 있다. OR 게이트(505)의 제 1 입력 단자는 래퍼 셀(예를 들어, 115B)에 연결될 수 있다. OR 게이트(505)의 제 2 단자는 전원 제어 유닛(125B)에 연결될 수 있다. 일부 실시 예에서, 전원 제어 유닛(125B)의 OR 게이트(150)는 OR 게이트(505)의 제 2 입력 단자에 연결된다.

일부 실시 예에서, 출력(Y1)은 테스트용 설계 스캔 테스트 출력이며, 전원 제어 유닛(125B)에 응답하여 'LOW'로 클램핑될 수 있다. 일부 실시 예에서, 출력(Y2) 및 출력(Y3)은 전원 제어 유닛(125B)에 응답하여 각각 'LOW' 및 'HIGH'로 클램핑될 수 있는 기능 출력이다. 출력은 관련 전원 영역에서 기능 그리고/또는 설계를 위한 신호를 제공 할 수 있다.

도 5f는 도 5e의 논리 컴포넌트와 관련된 신호의 다양한 파형을 나타내는 예시적인 파형도(502)이다. INTEST 모드에서, 기능 출력은 안정된 값 (즉, 0 또는 1)으로 클램핑되고, 스캔 출력이 인에이블(Enable)될 수 있다. 550에서, DFT_INTEST_MODE 신호는 CLK 신호의 상승 에지(570)에서 '하이(high)'로 천이될 수 있다. 결과적으로 출력(Y2)은 디폴트 상태가 '0' 인 FUNC_OUT_B에 대해 565에서 '0'으로 클램핑될 수 있다. 더불어, 560에서 출력(Y3)은 디폴트 상태가 '1' 인 FUNC_OUT_C에 대해 '1'로 클램핑될 수 있다. SCAN_SO1신호는 580에서 'HIGH'로 천이할 수 있다. 580과 출력(Y1) 신호의 상승 에지(585) 사이에서 1-mux 지연(즉, Tdelay)이 발생할 수 있다. CLAMP_CTRL 신호는 590에서 'HIGH'로 천이하고, 595에서 'LOW'로 천이할 수 있다. CLK 신호의 상승 에지(575)에서, DFT_INTEST_MODE 신호는 555에서 'LOW'로 천이하며, 그에 따라 출력(Y1) 신호가 '0'으로 클램핑되도록 할 수 있다.

도 6은 일부 실시 예에 따른 전원 도메인과 관련된 회로의 전원 분리 및 테스트를 위한 기술을 도시하는 순서도(600)이다. 순서의 시작은 605단계에서 시작될 수 있으며, 여기서 전원 제어 유닛은 DFT 내부 코어 테스트 모드 제어 신호를 수신한다. 610 단계에서, 전원 제어 유닛은 클램프 제어 신호를 수신한다. 615 단계에서, 전원 제어 유닛은 DFT 내부 코어 테스트 모드 제어 신호 및 클램프 제어 신호에 의존하는 하나 또는 그 이상의 분리 셀을 제어한다. 620 단계에서, 하나 또는 그 이상의 분리 셀들은 DFT 내부 코어 테스트 모드 제어 신호에 의존하는 내부 코어 테스트 모드로 배치된다.

여기에 설명된 실시 예들은 전용 테스트 래퍼 셀, 스캔 및 BIST(built-in self test) 결합된 래퍼 셀들 그리고/또는 공유 래퍼 셀과 같은 저전력 설계를 위한 임의의 유형의 전원 분리 셀과 함께 일반 및 특수 유형의 테스트 래퍼 셀에 적용될 수 있다. 여기에 설명된 회로는 테스트 및 기능 동작 모드 동안 감소된 파워 소비를 산출하는 전원 분리를 위한 코어 경계에서의 최적화를 제공한다. 여기에 설명된 기술을 사용하면 입출력(I/O) 경로에 대한 타이밍 지연 및 타이밍 영향을 줄일 수 있다. 이것은 크리티컬 입출력(I/O) 경로에 특히 중요하다. SOC의 임베디드 코어 및 하드 IP는 테스트 모드에서 분리가 필요하기 때문에 전원 제어 유닛은 분리 셀에 제어 기능을 제공한다. 여기에 설명된 테스트 래퍼 셀은 입출력(I/O) 경로에서 멀티플렉서의 레벨을 줄여 입출력(I/O) 타이밍과 속도를 향상시킨다. 따라서, 입출력(I/O) 경계와 입출력(I/O) 경로의 물리적 설계가 개선될 수 있다. 그리고 테스트 래퍼 셀 및 전원 분리 로직에 필요한 로직과 영역이 감소되므로 입출력(I/O) 경계 영역에서의 라우팅 및 정체가 완화될 수 있다.

다중 전원 도메인을 갖는 임베디드 코어 기반 집적 회로에서 테스트 모드의 분리 방법 및 시스템이 여기에 개시된다. 제어 방법 및 로직과 함께 테스트 래퍼 셀과 전원 차단 (클램프) 셀을 사용함으로써, 테스트 모드의 분리가 전원 분리 셀을 통해 이루어질 수 있다. 전원 분리 셀에 대한 제어 신호는 TCU의 테스트 모드 신호와 PMU의 클램프 제어 신호의 조합 논리를 통해 생성될 수 있으므로 코어가 테스트 모드에 있을 때, 예를 들어, 코어 테스트 모드가 천이할 때, 출력 포트는 전원 분리 셀의 출력값의 정상 상태로 고정된다. 이 방법은 테스트 분리를 위해 정상 상태 로직이 있는 테스트 래퍼 셀을 사용하는 일반적인 방법보다 전체 입출력(I/O) 로직, 영역, 타이밍 지연 및 파워 소비를 줄일 수 있다.

도 7은 본 발명의 실시 예에 따른 전원 제어 유닛(125B)을 포함하는 컴퓨팅 시스템(700)의 블록도이다. 도 7을 참조하면, 컴퓨팅 시스템(700)은 클록(710), 랜덤 액세스 메모리(RAM, 715), 사용자 인터페이스(720), 베이스 밴드 칩셋과 같은 모뎀(725), SSD(solid state drive/disk, 740), 메모리 콘트롤러(745), 그리고/또는 배터리(735)를 포함할 수 있으며, 이들 중 일부 또는 전부는 시스템 버스(705)에 전기적으로 연결될 수 있다. 전원 제어 유닛(125B)은 상술한 실시 예들에 대응할 수 있고, 또한 시스템 버스(705)에 전기적으로 결합될 수 있다.

컴퓨팅 시스템(700)이 모바일 장치인 경우, 배터리(735)는 컴퓨팅 시스템(700)에 전원을 공급할 수 있고, 배터리 소모는 여기에 설명된 실시 예들의 더 효율적인 동작에 의해 감소될 수 있다. 도 7에는 도시되지 않았지만, 컴퓨팅 시스템(700)은 애플리케이션 칩셋, 카메라 이미지 프로세서(CIS), 모바일 DRAM 등을 더 포함할 수 있다.

컴퓨팅 시스템(700)은 컴퓨터, 컴퓨터 서버, 서버 랙, 휴대용 컴퓨터, UMPC, 워크 스테이션, 넷북, PDA, 웹 테블릿, 무선 전화, 이동 전화, 스마트 폰, 전자책, PMP(휴대용 멀티미디어 플레이어), 디지털 카메라, 디지털 오디오 레코더/플레이어, 디지털 영상/비디오 레코더/플레이어, 휴대용 게임기, 네비게이션 시스템, 블랙 박스, 3 차원 텔레비전, 송수신이 가능한 장치 홈 네트워크를 구성하는 다양한 전자 장치 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치 중 하나, RFID 또는 컴퓨팅 시스템을 구성하는 다양한 전자 장치 중 하나로 사용될 수 있다.

실시 예들은 기능 블록들, 유닛들 그리고/또는 모듈들의 관점에서 본 명세서에 설명되고 도면들에 도시된다. 당업자는 이러한 블록들, 유닛들 그리고/또는 모듈들이 논리 회로, 이산 부품들, 마이크로 프로세서들, 하드 와이어드 회로들, 메모리 소자들, 배선 연결들과 같은, 반도체 기반의 제조 기술 또는 다른 제조 기술을 사용하여 형성될 수 있는 전자(또는 광학) 회로들에 의해 물리적으로 구현될 수있음을 잘 이해할 것이다. 마이크로 프로세서들 또는 유사한 형태로 구현되는 블록들, 유닛들 그리고/또는 모듈들의 경우, 이들은 본 명세서에서 논의된 다양한 기능들을 수행하기 위해 소프트웨어(예를 들어, 마이크로 코드)를 사용하여 프로그램될 수 있고, 선택적으로 펌웨어 그리고/또는 소프트웨어에 의해 구동될 수 있다. 대안으로, 각각의 블록, 유닛 그리고/또는 모듈은 전용 하드웨어에 의해, 또는 일부 기능을 수행하기 위한 전용 하드웨어 및 다른 기능을 수행하기 위한 프로세서(예를 들어, 하나 이상의 프로그램된 마이크로 프로세서 및 관련 회로)의 조합으로서 구현될 수 있다. 또한, 실시 예들의 각각의 블록, 유닛 그리고/또는 모듈은 본 발명의 개념들의 범위를 벗어나지 않으면서 물리적으로 2 개 이상의 상호 작용하는 이산적인 블록들, 유닛들 그리고/또는 모듈들로 분리될 수 있다. 또한, 실시 예들의 블록들, 유닛들 그리고/또는 모듈들은 본 발명의 개념들의 범위를 벗어나지 않으면서 더 복잡한 블록들, 유닛들 그리고/또는 모듈들과 물리적으로 연결될 수 있다.

다음의 설명은 본 발명의 개념의 특정 양상이 구현될 수 있는 적절한 기계 또는 기계에 대한 간략하고 일반적인 설명을 제공하기 위한 것이다. 전형적으로, 머신은 프로세서, 메모리(예를 들어, 랜덤 액세스 메모리(RAM), 롬(ROM), 또는 다른 상태 보존 매체, 저장 장치), 비디오 인터페이스, 및 입출력 인터페이스 포트가 부착된 시스템 버스를 포함한다. 머신은 적어도 부분적으로 키보드, 마우스 등과 같은 기존의 입력 디바이스로부터의 입력뿐만 아니라 다른 머신으로부터 수신된 명령, 가상 현실(virtual reality, VR) 환경과의 상호 작용, 생체 피드백, 또는 다른 입력 신호 에 의해 제어될 수 있다. 여기에 사용된 바와 같이, "기계"라는 용어는 단일 기계, 가상 기계, 또는 함께 동작하는 통신 가능한 결합된 기계, 가상 기계 또는 장치의 시스템을 광범위하게 포함한다. 예시적인 머신은 퍼스널 컴퓨터, 워크스테이션, 서버, 휴대용 컴퓨터, 핸드 헬드 디바이스, 전화기, 테블릿 등과 같은 컴퓨팅 디바이스뿐만 아니라 자동차, 기차, 택시 등과 같은 개인 또는 대중 교통과 같은 운송 장치를 포함한다.

머신 또는 머신들은 프로그램 가능 또는 프로그래밍 불가능 로직 디바이스 또는 어레이, ASIC (Application Specific Integrated Circuits), 임베디드 컴퓨터, 스마트 카드 등과 같은 내장형 컨트롤러를 포함할 수 있다. 기계 또는 기계들은 네트워크 인터페이스, 모뎀 또는 다른 통신 가능한 연결과 같은 하나 이상의 원격 기계에 대한 하나 이상의 연결을 활용할 수 있다. 기계들은 인트라넷, 인터넷, 로컬 영역 네트워크, 광역 네트워크 등과 같은 물리적 그리고/또는 논리적 네트워크에 의해 상호 접속될 수 있다. 당업자는 네트워크 통신이 다양한 유선 그리고/또는 무선 주파수(RF), 위성, 마이크로웨이브, Institute of Electrical and Electronics Engineers (IEEE) 545.11, 블루투스(Bluetooth®), 광학, 적외선, 케이블, 레이저 등을 포함하는 무선 근거리 통신망이나 장거리 통신 프로토콜을 사용할 수 있음을 잘 이해할 것이다.

실시 예는 머신에 의해 액세스될 때 머신이 테스크를 수행하거나 추상적인 데이터 타입 또는 저 레벨의 하드웨어 컨텍스트를 정의하는 기능, 절차, 데이터 구조, 애플리케이션 프로그램 등을 포함하는 관련 데이터를 참조하거나 그와 관련하여 설명될 수 있다. 관련 데이터는 예를 들어, RAM, ROM 등과 같은 휘발성 그리고/또는 비휘발성 메모리, 또는 하드 드라이브, 플로피 디스크, 광학 디스크 등의 다른 저장 장치 및 관련 저장 매체에 저장될 수 있다. 플래시 메모리, 메모리 스틱, 디지털 비디오 디스크, 생물학적 저장 장치 등을 포함할 수 있다. 관련 데이터는 물리적 그리고/또는 논리적 네트워크를 포함하는 전송 환경을 통해 패킷, 직렬 데이터, 병렬 데이터, 전파 신호 등의 형태로 전달될 수 있으며, 압축 또는 암호화된 포맷으로 사용될 수 있다. 관련 데이터는 분산 환경에서 사용될 수 있으며, 기계 액세스를 위해 로컬 그리고/또는 원격으로 저장될 수 있다.

설명된 실시 예를 참조하여 본 발명의 개념의 원리를 설명하고 예시 하였지만, 도시된 실시 예는 이러한 원리를 벗어나지 않고 배열 및 세부 사항을 수정할 수 있으며 임의의 원하는 방식으로 조합될 수 있음은 잘 이해될 것이다. 상술한 논의는 특정 실시 예에 집중되었지만, 다른 구성이 고려된다. 특히, "본 발명의 실시 예에 따른" 등과 같은 표현이 본 명세서에서 사용 되더라도, 이들 문구는 실시 예의 가능성을 일반적으로 참조하는 것으로 의도되며, 본 발명의 개념을 특정 실시 예의 구성으로 제한하려는 것은 아니다. 본 명세서에서 사용 된 바와 같이, 이들 용어는 다른 실시 예와 조합 가능한 동일하거나 상이한 실시 예를 나타낼 수 있다.

본 발명의 실시 예는 하나 이상의 프로세서에 의해 실행 가능한 명령어를 포함하는 비일시적 기계 판독 가능 매체를 포함할 수 있으며, 이 명령어는 본 명세서에 설명된 실시 예의 요소를 수행하기 위한 명령어를 포함한다.

결론적으로, 본 명세서에 설명된 실시 예에 대한 다양한 변경의 관점에서, 이들 상세한 설명 및 첨부된 자료는 단지 예시적인 것으로 의도되고, 실시 예들의 범위를 제한하는 것으로 간주되어서는 안 된다. 따라서, 본 발명으로서 청구되는 것은 이하의 특허 청구 범위 및 그것의 균등물의 범위 및 사상 내에 있을 수 있는 모든 변형이다.

Claims

전원 분리 회로에 있어서,
로직 블록;
상기 로직 블록에 연결된 래퍼 셀;
상기 래퍼 셀에 결합된 분리 셀; 그리고
상기 분리 셀에 연결되고 DFT 내부 코어 테스트 모드 제어 신호 및 클램프 제어 신호를 수신하고, 상기 DFT 내부 코어 테스트 모드 제어 신호 및 상기 클램프 제어 신호에 따라 상기 분리 셀을 제어하는 전원 제어 유닛을 포함하는 전원 분리 회로.
제 1 항에 있어서,
상기 전원 제어 유닛은 상기 분리 셀을 상기 DFT 내부 코어 테스트 모드 제어 신호에 따라 내부 코어 테스트 모드로 위치시키는 전원 분리 회로.
제 1 항에 있어서,
상기 전원 제어 유닛은 논리 게이트를 포함하고, 상기 논리 게이트는:
상기 DFT 내부 코어 테스트 모드 제어 신호를 수신하기 위한 제 1 입력 단자;
상기 클램프 제어 신호를 수신하기 위한 제 2 입력 단자; 그리고
DFT 클램프 제어 신호를 상기 분리 셀에 전송하는 출력 단자를 포함하는 전원 분리 회로.
제 3 항에 있어서,
상기 로직 게이트는 OR 게이트인 전원 분리 회로.
제 3 항에 있어서,
상기 분리 셀은 상기 전원 제어 유닛으로부터 상기 DFT 클램프 제어 신호를 수신하도록 구성된 로직 게이트를 포함하는 전원 분리 회로.
제 1 항에 있어서,
상기 래퍼 셀은:
제 1 선택기;
상기 제 1 선택기에 연결된 래치; 그리고
상기 래치에 연결된 제 2 선택기를 포함하는 전원 분리 회로.
제 6 항에 있어서,
상기 제 1 선택기는 제 1 멀티플렉서이고;
상기 제 2 선택기는 제 2 멀티플렉서이며; 그리고
상기 래치는 클록 플립-플롭인 것을 특징으로 하는 전원 분리 회로.
다중 전원 도메인 다중 전원 분리 시스템에 있어서,
제 1 로직 블록, 상기 제 1 로직 블록에 연결된 제 1 복수의 래퍼 셀, 복수의 분리 셀, 그리고 전원 제어 유닛을 포함하는 제 1 전원 도메인; 그리고
제 2 로직 블록, 상기 제 2 로직 블록에 연결된 제 2 복수의 래퍼 셀, 그리고 복수의 레벨 시프터 셀들을 포함하는 제 2 전원 도메인을 포함하되,
상기 복수의 분리 셀들 중 각각의 분리 셀은 상기 제 1 복수의 래퍼 셀들 중 대응하는 래퍼 셀에 연결되며;
상기 복수의 레벨 시프터 셀 중 각 레벨 시프터 셀은 상기 제 2 복수의 래퍼 셀 중에서 대응하는 래퍼 셀에 연결되며;
상기 복수의 분리 셀들 중 각각의 분리 셀의 출력 단자는 상기 복수의 레벨 쉬프터 셀들 중 각각의 레벨 쉬프터 셀의 입력 단자에 연결되며; 그리고
상기 전원 제어 유닛은 상기 제 1 전원 도메인의 상기 복수의 분리 셀에 결합되는 시스템.
제 8 항에 있어서,
상기 전원 제어 유닛은 DFT 내부 코어 테스트 모드 제어 신호 및 클램프 제어 신호를 수신하고, 상기 DFT 내부 코어 테스트 모드 제어 신호 및 상기 클램프 제어 신호에 따라 상기 복수의 분리 셀들을 제어하는 시스템.
제 9 항에 있어서,
상기 전원 제어 유닛은 상기 복수의 분리 셀들을 상기 DFT 내부 코어 테스트 모드 제어 신호에 따라 내부 코어 테스트 모드로 위치시키는 시스템.