CN103884981B - 隔离电路 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 83
- 238000012360 testing method Methods 0.000 claims abstract description 41
- 230000005611 electricity Effects 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 2
- 230000009931 harmful effect Effects 0.000 description 2
- 238000010408 sweeping Methods 0.000 description 2
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
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- G—PHYSICS
- G01—MEASURING; TESTING
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
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Abstract
一种隔离电路。其中，第一多工器接收扫描使能信号、数据信号和扫入信号。第一多工器根据扫描使能信号选择数据信号或扫入信号作为第一组件输出信号。D触发器接收第一组件输出信号和频率信号，并根据第一组件输出信号产生第二组件输出信号，其中第二组件输出信号回传至第一多工器以作为数据信号。第二多工器接收隔离信号和第二组件输出信号，并根据测试使能信号选择隔离信号或第二组件输出信号作为第三组件输出信号。逻辑或门接收扫描使能信号和第三组件输出信号，并根据扫描使能信号和第三组件输出信号产生第四组件输出信号。逻辑与门，接收第一电源域信号和第四组件输出信号，并根据第一电源域信号和第四组件输出信号产生第二电源域信号。
Description
技术领域
本发明涉及一种隔离电路，特别涉及可改善测试效果的隔离电路。
现有技术
在低功率系统中，为了减少能源消耗，常会将系统中未使用的部分电源域(Power Domain)关闭。举例来说，当智能型手机正在执行通话功能时，可将液晶显示器所属的电源域暂时断电，而通讯模块所属的另一电源域则仍维持供电，以达到省电的效果。
隔离单元(Isolation Cell)常被加入上述低功率系统中，其设计目的是为了避免通电及断电的不同电源域互相干扰。然而，在一些特殊应用中，隔离单元的隔离信号输入端会被绑定至特定电位。由于隔离信号输入端的电位不可改变，将使得系统测试者无法判断隔离单元是否在所有情况下均可正常运作。
所以，本领域需要一种具有更加灵活而高效的测试电路的隔离电路来对隔离单元进行测试。
发明内容
为了解决上述技术问题，本发明提供一种隔离电路，包括第一多工器、D触发器、第二多工器、逻辑或门以及逻辑与门。第一多工器接收扫描使能信号、数据信号和扫入信号。第一多工器根据扫描使能信号选择该数据信号或该扫入信号作为第一组件输出信号。D触发器接收该第一组件输出信号和频率信号，并根据该第一组件输出信号产生第二组件输出信号，其中该第二组件输出信号回传至该第一多工器以作为该数据信号。第二多工器接收隔离信号和该第二组件输出信号，并根据测试使能信号选择该隔离信号或该第二组件输出信号作为第三组件输出信号。逻辑或门接收该扫描使能信号和该第三组件输出信号，并根据该扫描使能信号和该第三组件输出信号产生第四组件输出信号。逻辑与门，接收第一电源域信号和该第四组件输出信号，并根据该第一电源域信号和该第四组件输出信号产生第二电源域信号。
通过使用本发明的测试电路和方法，在隔离单元的正常工作状态下，对隔离单元的效果不产生任何影响，而在测试状态下能够通过使用占空比可控的测试信号更灵活地对多个隔离单元进行测试。从而在不破坏隔离单元的工作模式的情况下，即不增加开销，也不增加电路管脚，就达到了灵活测试的效果。
附图说明
图1是显示根据本发明一个实施例所述的隔离电路的示意图；
图2是显示根据本发明另一个实施例所述的隔离电路的示意图；以及
图3是显示根据本发明再一个实施例所述的隔离电路的示意图。
具体实施方式
为使本发明的目的、特征和优点能更明显易懂，下文特举出本发明的具体实施例，并配合附图详细说明如下。
图1是显示根据本发明一个实施例所述的隔离电路100，或称为隔离单元的示意图。隔离电路100可以应用于移动通信装置中，例如：智能型手机(Smart Phone)、平板计算机(Tablet Computer)，或是笔记型计算机(NotebookComputer)。如图1所示，隔离电路100至少包括：第一多工器(Multiplexer，MUX)110、D触发器(D Flip-Flop，D-FF)120、第二多工器130、逻辑或门(ORgate)140，以及逻辑与门(AND Gate)150。
第一多工器110用于接收数据信号DA和扫入(Scan-in)信号SI，并根据扫描使能信号SCAN_EN选择数据信号DA或扫入信号SI中的一个作为第一组件输出信号S1。举例来说，若扫描使能信号SCAN_EN为逻辑低位，例如，逻辑0，则第一多工器110选择数据信号DA作为第一组件输出信号S1；而若扫描使能信号SCAN_EN为逻辑高位，例如，逻辑1，则第一多工器110选择扫入信号SI作为第一组件输出信号S1。
D触发器120用于在数据输入端(D)处接收第一组件输出信号S1、在频率输入端处接收频率信号CLK，以及在数据输出端(Q)处根据频率信号CLK和第一组件输出信号S1产生第二组件输出信号S2。举例来说，在频率信号CLK的正触发沿或负触发沿之后，第二组件输出信号S2等同于第一组件输出信号S1。第二组件输出信号S2还回传至第一多工器110以作为数据信号DA；换言之，数据信号DA等同于第二组件输出信号S2。
第二多工器130用于接收隔离信号ISOLN和第二组件输出信号S2，并根据测试使能信号ATPGEN选择隔离信号ISOLN或第二组件输出信号S2中的一个作为第三组件输出信号S3。举例来说，若测试使能信号ATPGEN为逻辑低位，例如，逻辑0，则第二多工器130选择隔离信号ISOLN作为第三组件输出信号S3；而若测试使能信号ATPGEN为逻辑高位，例如，逻辑1，则第二多工器130选择第二组件输出信号S2作为第三组件输出信号S3。
逻辑或门140用于接收扫描使能信号SCAN_EN和第三组件输出信号S3，并根据扫描使能信号SCAN_EN和第三组件输出信号S3产生第四组件输出信号S4。举例来说，若扫描使能信号SCAN_EN和第三组件输出信号S3中的任一个为逻辑高位，则第四组件输出信号S4亦为逻辑高位。
逻辑与门150作为整个隔离电路100中的隔离单元。逻辑与门150接收第一电源域信号SD1和第四组件输出信号S4，并根据第一电源域信号SD1和第四组件输出信号S4产生第二电源域信号SD2。举例来说，若第一电源域信号SD1和第四组件输出信号S4中的任一个为逻辑低位，则第二电源域信号SD2亦为逻辑低位。在一些实施例中，逻辑与门150设置第一电源域(PowerDomain)161和第二电源域162之间。第一电源域信号SD1可于第一电源域161内进行传递，而第二电源域信号SD2可于第二电源域162内进行传递。当第一电源域161断电且第二电源域162通电时，逻辑与门150可用于避免第二电源域162受到第一电源域161的信号干扰而产生不良影响。举例来说，藉由适当地控制扫描使能信号SCAN_EN、测试使能信号ATPGEN，以及隔离信号ISOLN，隔离单元逻辑与门150可选择性地使第一电源域信号SD1可以进入或是无法进入第二电源域162，以达到隔离效果。
在一些实施例中，隔离电路100选择性地操作于正常工作模式(NormalFunction Mode)、测试模式(Test Mode)下的切换模式(Shift Mode)，或是该测试模式下的捕获模式(Capture Mode)。更详细地说，该测试模式可以是自动测试图形生成(Automatic Test Pattern Generation，ATPG)模式，其中自动测试图形生成模式用于测试集成电路芯片。上述各种模式的操作将于下列真值表及其实施例中作详细说明。
表一：隔离电路100在各种模式下的部分真值表
请一并参考图1和表一。当隔离电路100操作于该正常工作模式时，扫描使能信号SCAN_EN和测试使能信号ATPGEN均设定为逻辑低位，使得第一组件输出信号S1等同于数据信号DA，而第三组件输出信号S3等同于隔离信号ISOLN。在该正常工作模式中，当隔离信号ISOLN设定为逻辑高位时，逻辑或门140所输出的第四组件输出信号S4必为逻辑高位，而逻辑与门150所输出的第二电源域信号SD2等同于第一电源域信号SD1，即，逻辑与门150使得第一电源域信号SD1可通过至第二电源域162；而当隔离信号ISOLN设定为逻辑低位时，逻辑或门140所输出的第四组件输出信号S4必为逻辑低位，而逻辑与门150所输出的第二电源域信号SD2钳制于(Clamped to)逻辑低位，例如，逻辑与门150隔离第一电源域信号SD1，使之无法通往第二电源域162。也就是说，在隔离电路100的正常工作模式下，逻辑与门150作为隔离单元也能够正常的工作，即通过隔离信号ISOLN的设定，来达到对隔离第一电源域信号SD1的选通或者隔离效果。
当隔离电路100操作于该测试模式下的该切换模式时，扫描使能信号SCAN_EN和测试使能信号ATPGEN均设定为逻辑高位，使得第一组件输出信号S1等同于扫入信号S1，而第三组件输出信号S3等同于第二组件输出信号S2。在该切换模式中，无论隔离信号ISOLN的值为什么，逻辑与门150所输出的第二电源域信号SD2皆等同于第一电源域信号SD1。从而，本领域技术人员可以理解，本发明的隔离电路100对隔离单元即逻辑与门150的扫描路径不产生阻隔。
当隔离电路100操作于该测试模式下的该捕获模式时，扫描使能信号SCAN_EN设定为逻辑低位，而测试使能信号ATPGEN设定为逻辑高位，使得第一组件输出信号S1等同于数据信号DA，而第三组件输出信号S3等同于第二组件输出信号S2。在该捕获模式中，无论隔离信号ISOLN的值为什么，逻辑或门140所输出的第四组件输出信号S4可调整的并等同于数据信号DA，而逻辑与门150所输出的第二电源域信号SD2可等同于第一电源域信号SD1或是钳制于逻辑低位。
简而言之，当本发明的隔离电路100处于该正常工作模式时，藉由控制隔离信号ISOLN，逻辑与门150可以选择性地隔离或不隔离第一电源域信号SD1；而当本发明的隔离电路100处于该测试模式时，特别指该捕获模式，逻辑与门150的所有引脚皆具有可调整电位，而非绑定至固定电位。在这样的设计下，系统测试者将能轻易地根据逻辑与门150两个管脚的逻辑电位值来判断隔离电路100的逻辑与门150的输出信号是否正确，从而判断逻辑与门150的所有功能是否正常，以确保良好的隔离效果，逻辑与门150为关键组件，若其任何一引脚为固定电位，则将无法对其进行完全测试。本发明的逻辑与门150在测试模式下，其输入信号的逻辑电位都是通过人为可控制的。因此，本发明的隔离电路100兼具有能隔离不同电源域以及能改善测试效果的双重优势。
图2是显示根据本发明另一实施例所述的隔离电路200的示意图。图2和图1相似。在图2的实施例中，隔离电路200还包括一个或多个逻辑与门252、253。亦即，隔离电路200可用于同时控制多重逻辑与门150、252、253。逻辑与门150、252、253并联地设置于第一电源域161和第二电源域162之间。用于对其各自连接的模块分别地进行隔离。每一逻辑与门150、252、253用于接收第四组件输出信号S4和各别的第一电源域信号SD1、SD1-2、SD1-3，并根据第四组件输出信号S4和各别的第一电源域信号SD1、SD1-2、SD1-3产生个别的第二电源域信号SD2、SD2-2、SD2-3。相似地，当第一电源域161断电且逻辑与门150、252、253所连接的不同模块有断电或者继续通电的要求时，逻辑与门150、252、253用于根据各自接收的信号逻辑来避免各自连接的不同模块受到第一电源域161的信号干扰而产生不良影响。图2的隔离电路200的其余特征皆与图1的隔离电路100相似，故此二实施例均可达到相似的操作效果。
图3是显示根据本发明再一实施例所述的隔离电路300的示意图。图3和图1相似。在图3的实施例中，隔离电路300还包括扫描链(Scan Chain)305。扫描链305具有扫描输入端310和扫描输出端390，并包括多个多工器311、110、130、312、313、314和多个D触发器321、120、322、323、324。多工器311、110、130、312、313、314和D触发器321、120、322、323、32互相交错地配置，并串联耦接于扫描输入端310和扫描输出端390之间。换言之，上述第一多工器110和D触发器120皆为扫描链305的一部分。在扫描链305中，除了头尾部分以外，每一多工器的输出端耦接至下一级D触发器的数据输入端(D)，而每一D触发器的数据输出端(Q)耦接至下一级多工器的扫入信号(SI)输入端。当隔离电路300操作于该测试模式下的该切换模式时，数据信号可从扫描输入端310经由多工器311、110、130、312、313、314和D触发器321、120、322、323、324传送至扫描输出端390。亦即，扫描链305的任何一部分皆不受阻隔。图3的隔离电路300的其余特征皆与图1的隔离电路100相似，故此二实施例均可达到相似的操作效果。
本发明的隔离电路并不仅限于图1-3所示的状态。本发明可以仅包括图1-3的任何一个或多个实施例的任何一项或多项特征。换言之，并非所有图标的特征均须同时实施于本发明的隔离电路中。
在本说明书以及权利要求中的序数，例如「第一」、「第二」、「第三」等等，彼此之间并没有顺序上的先后关系，其仅用于标示区分两个具有相同名字的不同组件。
本发明虽以较佳实施例揭示如上，然其并非用以限定本发明的范围，本领域技术人员，在不脱离本发明的精神和范围内，可做些许的更动与润饰，因此本发明的保护范围是以本发明的权利要求为准。
Claims (13)
1.一种隔离电路，包括：
第一多工器，接收扫描使能信号、数据信号和扫入信号，该第一多工器根据该扫描使能信号选择该数据信号或该扫入信号作为第一组件输出信号；
D触发器，接收该第一组件输出信号和频率信号，并根据该第一组件输出信号产生第二组件输出信号，其中该第二组件输出信号回传至该第一多工器以作为该数据信号；
第二多工器，接收隔离信号和该第二组件输出信号，并根据测试使能信号选择该隔离信号或该第二组件输出信号作为第三组件输出信号；
逻辑或门，接收该扫描使能信号和该第三组件输出信号，并根据该扫描使能信号和该第三组件输出信号产生第四组件输出信号；以及
逻辑与门，接收第一电源域信号和该第四组件输出信号，并根据该第一电源域信号和该第四组件输出信号产生第二电源域信号。
2.根据权利要求1所述的隔离电路，其中该逻辑与门设置于第一电源域和第二电源域之间，而当该第一电源域断电且该第二电源域通电时，该逻辑与门用于避免该第二电源域受到该第一电源域的干扰。
3.根据权利要求2所述的隔离电路，其中该逻辑与门为第一逻辑与门，而该隔离电路还包括：
多个第二逻辑与门，并联地设置于该第一电源域和该第二电源域之间，并接收该第四组件输出信号，其中当该第一电源域断电且该第二电源域通电时，该多个第二逻辑与门用于避免该第二电源域受到该第一电源域的干扰。
4.根据权利要求1所述的隔离电路，其中该隔离电路操作于正常工作模式、测试模式下的切换模式，或该测试模式下的捕获模式。
5.根据权利要求4所述的隔离电路，其中该测试模式为一自动测试图形生成模式。
6.根据权利要求4所述的隔离电路，其中当该隔离电路操作于该正常工作模式时，该扫描使能信号和该测试使能信号均设定为逻辑低位，使得该第一组件输出信号等同于该数据信号，而该第三组件输出信号等同于该隔离信号。
7.根据权利要求6所述的隔离电路，其中当该隔离电路操作于该正常工作模式且该隔离信号设定为逻辑高位时，该第二电源域信号等同于该第一电源域信号。
8.根据权利要求6所述的隔离电路，其中当该隔离电路操作于该正常工作模式且该隔离信号设定为逻辑低位时，该第二电源域信号钳制于逻辑低位。
9.根据权利要求4所述的隔离电路，其中当该隔离电路操作于该测试模式下的该切换模式时，该扫描使能信号和该测试使能信号均设定为逻辑高位，使得该第一组件输出信号等同于该扫入信号，而该第三组件输出信号等同于该第二组件输出信号。
10.根据权利要求4所述的隔离电路，其中当该隔离电路操作于该测试模式下的该捕获模式时，该扫描使能信号设定为逻辑低位，而该测试使能信号设定为逻辑高位，使得该第一组件输出信号等同于该数据信号，而该第三组件输出信号等同于该第二组件输出信号。
11.根据权利要求10所述的隔离电路，其中当该隔离电路操作于该测试模式下的该捕获模式时，该第四组件输出信号为可调整的并等同于该数据信号。
12.根据权利要求4所述的隔离电路，还包括：
扫描链，其中该第一多工器和该D触发器为该扫描链的一部分，并介于该扫描链的扫描输入端和扫描输出端之间。
13.根据权利要求12所述的隔离电路，其中当该隔离电路操作于该测试模式下的该切换模式时，数据信号从该扫描输入端经由该第一多工器和该D触发器传送至该扫描输出端。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410151995.1A CN103884981B (zh) | 2014-04-16 | 2014-04-16 | 隔离电路 |
| TW103125468A TWI528717B (zh) | 2014-04-16 | 2014-07-25 | 隔離電路 |
| US14/460,762 US9172358B1 (en) | 2014-04-16 | 2014-08-15 | Isolation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410151995.1A CN103884981B (zh) | 2014-04-16 | 2014-04-16 | 隔离电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103884981A CN103884981A (zh) | 2014-06-25 |
| CN103884981B true CN103884981B (zh) | 2016-11-02 |
Family
ID=50953982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410151995.1A Active CN103884981B (zh) | 2014-04-16 | 2014-04-16 | 隔离电路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9172358B1 (zh) |
| CN (1) | CN103884981B (zh) |
| TW (1) | TWI528717B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN106841994A (zh) * | 2017-02-20 | 2017-06-13 | 中国人民解放军国防科学技术大学 | 一种扫描链 |
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-
2014
- 2014-04-16 CN CN201410151995.1A patent/CN103884981B/zh active Active
- 2014-07-25 TW TW103125468A patent/TWI528717B/zh active
- 2014-08-15 US US14/460,762 patent/US9172358B1/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI528717B (zh) | 2016-04-01 |
| US9172358B1 (en) | 2015-10-27 |
| US20150303900A1 (en) | 2015-10-22 |
| CN103884981A (zh) | 2014-06-25 |
| TW201541870A (zh) | 2015-11-01 |
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