CN105445653B - 具有低功耗扫描触发器的集成电路 - Google Patents

具有低功耗扫描触发器的集成电路 Download PDF

Info

Publication number
CN105445653B
CN105445653B CN201410711767.5A CN201410711767A CN105445653B CN 105445653 B CN105445653 B CN 105445653B CN 201410711767 A CN201410711767 A CN 201410711767A CN 105445653 B CN105445653 B CN 105445653B
Authority
CN
China
Prior art keywords
signal
latch
output
receiving
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201410711767.5A
Other languages
English (en)
Other versions
CN105445653A (zh
Inventor
陆思安
王浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Priority to CN201410711767.5A priority Critical patent/CN105445653B/zh
Priority to US14/580,237 priority patent/US9291674B1/en
Publication of CN105445653A publication Critical patent/CN105445653A/zh
Application granted granted Critical
Publication of CN105445653B publication Critical patent/CN105445653B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318594—Timing aspects
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及具有低功耗扫描触发器的集成电路。一种扫描‑可测试集成电路，包括第一触发器和第二触发器。第一触发器包括第一锁存器和第二锁存器，以及第二触发器包括第三锁存器和第四锁存器以及逻辑电路。在扫描测试的扫描‑移位模式期间，第一触发器将测试模板的第一比特移入第二触发器。接着第一触发器将测试模板的第二比特移入第二触发器。当第一比特和第二比特的逻辑状态相同时，逻辑电路将提供给第三锁存器的时钟信号失效，其中第三锁存器是主锁存器。第三锁存器和第四锁存器的输出端子保持在与第一比特相对应的逻辑状态，由此减小功率损耗。

Description

具有低功耗扫描触发器的集成电路
背景技术
本发明通常涉及集成电路，并且，更具体地涉及扫描触发器电路。
集成电路(IC)，例如片上系统(SoC)，其在一个单独的芯片上集成了各种数字以及模拟元件。SoC的设计可能具有制造缺陷，例如短路、开路、材料缺陷以及受损的通孔。这样的制造缺陷可能导致SoC发生故障。因此，测试SoC的制造缺陷是很重要的。
可测试性的设计(也被称为面向测试的设计或DFT)是为IC增加可测试性特性的设计工艺。DFT使得自动测试设备(ATE)能够采用由自动测试模板(pattern)生成器(ATPG)生成的测试模板执行各种故障测试方法。每个测试模板包括一组比特。ATPG基于IC中将被测试的故障类型设置每个比特的逻辑状态。
传统的，故障测试方法被分类为两种类型—功能测试以及结构测试。功能测试采用由验证工程师生成的功能或操作测试模板来测试IC的功能特性。但是，由于技术进步已经极大增加了芯片上元件的数量，也增加了生成功能测试模板的复杂性以及所需时间，由此增加了测试的时间和成本。结构测试(也被称为扫描测试)将IC中的制造缺陷建模为逻辑故障，该逻辑故障可由相互链式连接的简单存储元件(即，扫描链)来检测，简单存储元件例如触发器(也被称为扫描触发器)。
扫描测试具有两种模式，扫描-移位和扫描-捕获。该扫描-移位模式包括移入和移出模式。当激活扫描测试时，IC被设置为处于扫描-移位模式。在扫描-移位模式中，ATPG生成一测试模板(也被称为测试向量V1)并且将该测试模板提供至ATE。ATE将该测试模板(仅为一组比特)移入扫描触发器中。基于时钟信号的连续时钟脉冲将测试模板的每一比特移入扫描触发器。扫描触发器操作为移位寄存器并且在链中移位该比特。在扫描-移位模式的最后，扫描链中的每一个扫描触发器保持该测试模板中的相应比特。
当将测试模板载入IC中时，该IC基于该测试模板以及扫描使能信号进行逻辑状态转换。
在扫描-捕获模式期间，该扫描触发器基于扫描时钟信号捕获IC的内部组合逻辑的逻辑状态转换。由此，每一个扫描触发器存储与IC的多个逻辑模块的输出相对应的一位比特。
在扫描-捕获模式完成之后，IC被设置为处于扫描-移位模式以使得存储的比特可以从IC中移出(被称为测试向量V2)，并且与期望的模板相比较。通过将输出的测试模板与期望输出的测试模板相比较，ATE可区分出起作用的IC和故障IC。
图1A为传统的扫描触发器电路100的原理框图。该扫描触发器电路100包括多路转接器102、主锁存器104、非门106以及从锁存器108。该扫描触发器电路100具有用于接收时钟信号的时钟输入端子(CLK)以及用于接收扫描使能信号的扫描使能输入端子(SE)。多路转接器102具有用于接收数据输入信号(VD)的第一输入端子以用于接收扫描数据输入信号(VSDI)的第二输入端子、与扫描使能输入端子(SE)连接以用于接收该扫描使能信号的选择输入端子以及用于输出数据输入信号(VD)以及扫描数据输入信号(VSDI)中的其中至少一个信号的输出端子。该主锁存器104具有连接至多路转接器102的输出端子的输入端子以用于接收数据输入信号(VDI)以及扫描数据输入信号(VSDI)中的至少其中一个，连接至非门106的输出端子的时钟输入端子以用于接收反相时钟信号，以及用于输出中间输出信号(VINT)的输出端子。从锁存器108具有连接至主锁存器104的输出端子的输入端子以用于接收中间输出信号(VINT)，用于接收时钟信号的时钟输入端子以及用于输出输出信号(VOUT)的输出端子。
图1B为示出扫描触发器电路100的扫描测试的扫描-移位模式的时序图。在扫描测试期间，在时刻T0处，扫描使能信号处于逻辑高状态，并且测试模板的第一比特被移入扫描触发器电路100。
从T0-T1，时钟信号处于逻辑诋状态，并且多路转接器102将测试模板的第一比特输出至主锁存器104。该主锁存器104从非门106中接收处于逻辑高状态的时钟信号。由此，主锁存器104被激活并且从而主锁存器104输出处于与第一比特相对应的逻辑状态的中间输出信号(VINT)。从锁存器108接收处于逻辑低状态的时钟信号，并且因此处于失效状态。
从T1至T2，时钟信号处于逻辑高状态。主锁存器104从非门106中接收处于逻辑低状态的时钟信号，并且因此处于失效状态。但是，从锁存器108接收处于逻辑高状态的时钟信号。由此，从锁存器108被激活，并且接收中间输出信号(VINT)以及生成处于与第一比特相对应的逻辑状态的输出信号(VOUT)。
由此，从T0至T2，测试模板的第一比特被移入扫描触发器电路100中。同样的，从T2至T4，测试模板的第二比特被移入扫描触发器电路100中。
但是，当测试模板包括具有相同逻辑状态的连续比特时，即，当测试模板的第一比特和第二比特的逻辑状态相同时，锁定主锁存器104和从锁存器108，以在扫描链中移入第一比特和第二比特。即使中间输出信号(VINT)的逻辑状态被固定在第一比特和第二比特的逻辑状态处，主锁存器104和从锁存器108的时钟输入端子也基于时钟信号的逻辑状态进行切换。由此，扫描触发器电路100的内部元件(例如，晶体管和电容器)被频繁的充电和放电，因此导致不必要的电能损耗。另外，由于在扫描测试期间的功率损耗的增加，扫描链两端的电压降可能会超过扫描触发器电路100被设计时所期望的电压降，由此减小了在扫描触发器电路100时钟输入端子处的时钟信号的电压水平并且导致扫描测试技术的故障。
克服前述问题的一种技术是采用时钟门控逻辑电路。图2为传统的集成电路(IC)200的原理框图，其包括时钟门控电路202以及触发器204。IC200接收测试模板为输入信号(VIN)、时钟信号以及复位信号。时钟门控电路202包括异或非门206、或非门208以及与门210。
异或非门206具有第一输入端子和第二输入端子以用于分别接收输出信号(VOUT)和输入信号(VIN)，以及生成第一控制信号(VCS1)的输出端子。或非门208具有连接至异或非门206的输出端子以用于接收第一控制信号(VCS1)的第一输入端子，用于接收时钟信号的第二输入端子，以及用于生成第二控制信号(VCS2)的输出端子。与门210具有连接至或非门208的输出端子以用于接收第二控制信号(VCS2)的第一输入端子，用于接收时钟信号的第二输入端子，以及用于生成时钟门控时钟信号(VCGCS)的输出端子。触发器204具有用于接收输入信号(VIN)的第一输入端子以用于接收复位信号的第二输入端子，以及连接到与非门210的输出端子、用于接收时钟门控时钟信号(VCGCS)的时钟输入端子。
在操作中，当输入信号(VIN)的逻辑状态与输出信号(VOUT)的逻辑状态相同时，第一控制信号(VCS1)以及第二控制信号(VCS2)分别处于逻辑高和逻辑诋状态。时钟门控逻辑电路202生成处于逻辑低状态的时钟门控时钟信号(VCGCS)，由此使触发器204处于失效状态。但是，该技术需要扫描链(未示出)中的每一个触发器204具有时钟门控电路202，并且因此导致了单位面积触发器数量的减少。另外，时钟门控电路202增加了输入信号(VIN)的传播延迟，由此降低了时钟信号的频率。时钟信号频率的降低增加了测试IC200所需的时间。
图3是用于克服前述问题的传统触发器电路300的框图。触发器电路300包括主锁存器302、时钟门控电路304、从锁存器306以及非门308。时钟门控电路304包括或门310以及与非门312。
主锁存器302具有用于接收输入信号(VIN)的输入端子(其中该输入信号(VIN)为由ATPG生成的测试模板)，用于接收时钟信号的时钟输入端子，以及用于基于时钟信号输出中间输出信号(VINT)的输出端子。从锁存器306具有连接至主锁存器302的输出端子以用于接收中间输出信号(VINT)的输入端子，用于接收经由非门308的反相时钟门控时钟信号的时钟输入端子，以及用于输出输出信号(VOUT)的输出端子。或门310具有连接至主锁存器302的输出端子、用于接收中间输出信号(VINT)的第一输入端子，连接至从锁存器306的输出端子、用于接收输出信号(VOUT)的第二输入端子，以及用于生成控制信号(VCS)的输出端子。与非门312具有用于接收时钟信号的第一输入端子，连接至或门310的输出端子、用于接收控制信号(VCS)的第二输入端子，以及用于输出时钟门控时钟信号(VCGCS)的输出端子。非门308具有连接至与非门312的输出端子、用于接收时钟门控时钟信号(VCGCS)的输入端子，以及用于输出反相时钟门控时钟信号的输出端子。
在操作中，当中间输出信号(VINT)和输出信号(VOUT)的逻辑状态为低时，控制信号(VCS)为低。与非门312生成处于逻辑高状态的时钟门控时钟信号(VCGCS)。非门308生成处于逻辑低状态的反相的时钟门控时钟信号(VCGCS)，由此使从锁存器306失效。但是，主锁存器302并不处于失效状态。另外，当中间输出信号(VINT)或输出信号(VOUT)为高时，触发器电路300操作为具有主从锁存器配置的传统触发器。由于主锁存器302和从锁存器306并不处于失效状态，其导致不必要的功率损耗。同时，时钟门控电路304增加了输入信号的传播延迟，由此降低了时钟信号的频率，其增加了测试的时间。
由此，具有防止扫描触发器电路内部元件基于测试模板的充电和放电的扫描触发器电路是有利的，其在集成电路的扫描测试期间减小了功率损耗而没有增加电路面积，并且不会增加测试时间。
附图说明
结合附图，将更好地理解本发明优选实施例的下述详细描述。本发明通过示例进行说明，但是并不由附图所限制，附图中相似的附图标记指示了相似的元件。
图1A为传统扫描触发器的原理框图；
图1B为示出了图1A中扫描触发器的扫描-移位模式操作的时序图；
图2为传统集成电路的原理框图；
图3为传统触发器电路的原理框图；
图4A为根据本发明实施例的集成电路的原理框图；
图4B为根据本发明实施例的示出了图4A中集成电路的扫描-移位模式操作的时序图；以及
图5为根据本发明另一实施例的集成电路的原理框图。
具体实施方式
附图的详细描述仅用于本发明当前优选实施例的描述，而并非表示本发明仅可被实施为这种形式。应当理解，相同或者等同功能可由包含在本发明的精神和范围内的不同实施例完成。这里使用的术语多路转接器可被缩写为mux。
在本发明实施例中，提供了一种扫描-可测试集成电路(IC)。该IC包括第一触发器和第二触发器。第一触发器包括第一锁存器和第二锁存器，以及第一多路转接器。第二触发器包括第二多路转接器、第一逻辑电路，以及第三锁存器和第四锁存器。第一多路转接器具有用于接收第一数据输入信号的第一输入端子，用于接收扫描数据输入信号的第二输入端子，用于接收扫描使能信号的选择输入端子，以及用于基于扫描使能信号来输出第一数据输入信号和扫描数据输入信号中至少一个信号的输出端子。第一锁存器具有连接至第一多路转接器输出端子以用于接收第一数据输入信号和扫描数据输入信号中至少一个信号的输入端子，用于接收反相时钟信号的时钟输入端子，以及用于输出中间第一输出信号的输出端子。第二锁存器具有连接至第一锁存器输出端子以用于接收中间第一输出信号的输入端子，用于接收时钟信号的时钟输入端子，以及用于输出第一输出信号的输出端子。第二多路转接器具有用于接收第二数据输入信号的第一输入端子，连接至第二锁存器输出端子以用于接收第一输出信号的第二输入端子，用于接收扫描使能信号的选择输入端子，以及用于基于扫描使能信号来输出第二数据输入信号和第一输出信号中至少一个信号的输出端子。第一逻辑电路在其输出端子处基于时钟信号、扫描数据输入信号、第一输出信号以及扫描使能信号生成第一中间时钟信号。第三锁存器具有连接至第二多路转接器输出端子以用于接收第二数据输入信号和第一输出信号中至少一个信号的输出端子，连接至第一逻辑电路输出端子以用于接收第一中间时钟信号的时钟输入端子，以及用于基于第一中间时钟信号输出中间第二输出信号的输出端子。第四锁存器具有连接至第三锁存器输出端子以用于接收中间第二输出信号的输入端子，用于接收时钟信号的时钟输入端子，以及基于中间第二输出信号、用于输出第二输出信号的输出端子。
在本发明的另一个实施例中，提供了一种扫描-可测试集成电路(IC)。该IC包括第一锁存器和第二锁存器，以及第一多路转接器。第一多路转接器具有用于接收第一数据输入信号的第一输入端子，用于接收扫描数据输入信号的第二输入端子，用于接收扫描使能信号的选择输入端子，以及用于基于扫描使能信号来输出第一数据输入信号和扫描数据输入信号中至少一个信号的输出端子。第一锁存器具有连接至第一多路转接器输出端子以用于接收第一数据输入信号和扫描数据输入信号中至少一个信号的输入端子，用于接收反相时钟信号的时钟输入端子，以及用于输出中间第一输出信号的输出端子。第二锁存器具有连接至第一锁存器输出端子以用于接收中间第一输出信号的输入端子，用于接收时钟信号的时钟输入端子，以及用于输出第一输出信号的输出端子。该IC还包括第二多路转接器，逻辑电路以及第三锁存器和第四锁存器。第二多路转接器具有用于接收第二数据输入信号的第一输入端子，连接至第二锁存器输出端子以用于接收第一输出信号的第二输入端子，用于接收扫描使能信号的选择输入端子，以及用于基于扫描使能信号来输出第二数据输入信号和第一输出信号中至少一个信号的输出端子。逻辑电路在其输出端子处基于时钟信号、扫描数据输入信号、第一输出信号以及扫描使能信号产生中间时钟信号。第三锁存器具有连接至第二多路转接器输出端子以用于接收第二数据输入信号和第一输出信号中至少一个信号的输入端子，连接至逻辑电路输出端子以用于接收中间时钟信号的时钟输入端子，以及用于基于中间时钟信号来输出中间第二输出信号的输出端子。第四锁存器具有连接至第三锁存器输出端子以用于接收中间第二输出信号的输入端子，用于接收时钟信号的时钟输入端子以及用于基于中间第二输出信号来输出第二输出信号的输出端子。
在本发明又另一个实施例中，提供了一种扫描触发器。该扫描触发器包括第一多路转接器，第一锁存器，第二锁存器，第二多路转接器，异或门，非门，或门以及与非门，以及第三锁存器和第四锁存器。第一多路转接器具有用于接收第一数据输入信号的第一输入端子，用于接收扫描数据输入信号的第二输入端子，用于接收扫描使能信号的选择输入端子，以及用于基于扫描使能信号来输出第一数据输入信号和扫描数据输入信号中至少一个信号的输出端子。第一锁存器具有连接到第一多路转接器输出端子、用于接收第一数据输入信号和扫描数据输入信号中至少一个信号的输入端子，用于接收反相时钟信号的时钟输入端子，以及用于输出中间第一输出信号的输出端子。第二锁存器具有连接至第一锁存器输出端子、用于接收中间第一输出信号的输入端子，用于接收时钟信号的时钟输入端子，以及用于输出第一输出信号的输出端子。第二多路转接器具有用于接收第二数据输入信号的第一输入端子，连接至第二锁存器输出端子以用于接收第一输出信号的第二输入端子，用于接收扫描使能信号的选择输入端子，以及用于基于扫描使能信号来输出第二数据输入信号和第一输出信号中至少一个信号的输出端子。异或门具有连接至第二锁存器输出端子以用于接收第一输出信号的第一输入端子，连接至第一多路转接器的第二输入端子以用于接收扫描数据输入信号的第二输入端子，以及用于输出第一控制信号的输出端子。非门具有用于接收扫描使能信号的输入端子以及用于生成反相扫描使能信号的输出端子。或门具有连接至异或门输出端子的用于接收第一控制信号的第一输入端子，连接至非门输出端子以用于接收反相扫描使能信号的第二输入端子，以及用于生成第二控制信号的输出端子。与非门具有用于接收时钟信号的第一输入端子，连接至或门输出端子以用于接收第二控制信号的第二输入端子，以及用于生成中间时钟信号的输出端子。第三锁存器具有连接至第二多路转接器输出端子以用于接收第二数据输入信号和第一输出信号中至少一个信号的输入端子，连接至逻辑电路输出端子、用于接收中间时钟信号的时钟输入端子，以及用于基于中间时钟信号、输出中间第二输出信号的输出端子。第四锁存器具有连接至第三锁存器输出端子以用于接收中间第二输出信号的输入端子，用于接收时钟信号的时钟输入端子，以及基于中间第二输出信号、用于输出第二输出信号的输出端子。
本发明的不同实施例提供了一种扫描-可测试IC。该IC包括第一触发器和第二触发器。第一触发器包括第一锁存器和第二锁存器，以及第一多路转接器。第二触发器包括第二多路转接器，第一逻辑电路，以及第三锁存器和第四锁存器。当IC处于扫描-移位模式中，在时钟信号的第一时钟周期期间，第一锁存器经由第一多路转接器接收处于与测试模板第一比特相对应的逻辑状态的扫描数据输入信号，并且输出第一比特。第二锁存器接收第一比特并且输出处于与第一比特相对应的逻辑状态的第一输出信号。在时钟信号的第二时钟周期期间，第三锁存器(其为主锁存器)经由第二多路转接器接收第一比特并且输出该第一比特。第四锁存器(其为从锁存器)接收第一比特并且输出处于与第一比特相对应的逻辑状态的第二输出信号。
另外，第一多路转接器接收并且输出测试模板的第二比特作为扫描数据输入信号。第一逻辑电路接收对应于第一比特的第一输出信号、对应于第二比特的扫描数据输入信号、时钟信号以及扫描使能信号，并且输出第一中间时钟信号。当扫描数据输入信号与第一输出信号的逻辑状态相同时，即，当第一比特和第二比特处于相同的逻辑状态时，第一逻辑电路生成处于固定逻辑状态的第一中间时钟信号并且由此处于失效状态。由此，在第二时钟周期结束时，即，在第三时钟周期开始时，主锁存器的操作状态被固定。因此，在第三时钟周期期间，主从锁存器的输出端子维持在第一比特的逻辑状态。由此，主锁存器的内部元件不会被频繁地充电和放电，因此降低了基于测试模板的不必要的功率损耗。由于功率损耗被降低，因此可增加时钟信号的频率，所以可以降低IC的测试时间。
参考图4A，示出了根据本发明实施例的扫描-可测试集成电路(IC)400的原理框图。IC400包括第一触发器402和第二触发器404。
第一触发器402包括第一多路转接器406，非门408，以及第一锁存器410和第二锁存器412。第一锁存器410和第二锁存器412操作为主从配置。第一mux406具有用于接收第一数据输入信号(VD1)的第一输入端子，用于接收作为扫描数据输入信号(VSDI)的测试模板的第二输入端子，用于接收扫描使能信号的选择输入端子，以及用于基于扫描使能信号输出第一数据输入信号(VD1)和扫描数据输入信号(VSDI)中至少一个信号的输出端子。在一个示例中，在由ATE对IC400进行扫描测试期间，由ATPG(未示出)生成测试模板。在另一个示例中，当唤醒内置自测试(BIST)时，由IC400内部生成测试模板。第一锁存器410具有连接至第一mux406输出端子以用于接收第一数据输入信号和扫描数据输入信号(VD1和VSDI)中至少一个信号的输入端子，用于接收经由非门408的反相时钟信号的时钟输入端子，以及用于输出中间第一输出信号(VINT1)的输出端子。第二锁存器412具有连接至第一锁存器410输出端子以用于接收中间第一输出信号(VINT1)的输入端子，用于接收时钟信号的时钟输入端子，以及用于输出第一输出信号(VOUT1)的输出端子。
第二触发器404包括第二mux414，第一逻辑电路416，以及第三锁存器418和第四锁存器420。第三锁存器418和第四锁存器420操作为主从配置。第一逻辑电路416包括异或门422，非门424，或门426，以及与非门428。第二mux414具有接收第二数据输入信号(VD2)的第一输入端子，连接至第二锁存器414输出端子以用于接收第一输出信号(VOUT1)的第二输入端子，用于接收扫描使能信号的选择输入端子，以及用于基于扫描使能信号输出第二数据输入信号和第一输出信号(VD2和VOUT1)中至少一个信号的输出端子。异或门422具有连接至第二锁存器412输出端子以用于接收第一输出信号(VOUT1)的第一输入端子，连接至第一mux406第二输入端子以用于接收扫描数据输入信号(VSDI)的第二输入端子，以及用于生成第一控制信号(VCS1)的输出端子。或门426具有连接至异或门422输出端子以用于接收第一控制信号(VCS1)的第一输入端子，用于接收经由非门424的反相扫描使能信号的第二输入端子，以及用于生成第二控制信号(VCS2)的输出端子。与非门428具有用于接收时钟信号的第一输入端子，连接至或门426输出端子以用于接收第二控制信号(VCS2)的第二输入端子，以及用于生成第一中间时钟信号(VCLK_INT)的输出端子。第三锁存器418具有连接至第二mux414输出端子以用于接收第二数据输入信号和第一输出信号(VD2和VOUT1)中至少一个信号的输入端子，连接至与非门428输出端子以用于接收第一中间时钟信号(VCLK_INT)的时钟输入端子，以及用于基于第一中间时钟信号(VCLK_INT)输出中间第二输出信号(VINT2)的输出端子。第四锁存器420具有连接至第三锁存器418输出端子以用于接收中间第二输出信号(VINT2)的输入端子，用于接收时钟信号的时钟输入端子，以及基于中间第二输出信号(VINT2)以用于输出第二输出信号(VOUT2)的输出端子。
现在参考附图4B，示出了说明IC400的扫描-移位模式的时序图。图4B示出了具有第一比特和第二比特的测试模板。在本发明的一个实施例中，第一比特和第二比特的逻辑状态是相同的。在时刻T0，扫描使能信号被设置为逻辑高状态以初始化IC400的扫描测试。测试模板的第一比特被移入IC400中。第一mux406接收处于与第一比特相对应的逻辑状态的扫描数据输入信号(VSDI)。由于扫描使能信号处于逻辑高状态，第一mux406输出第一比特。
在T0-T1时间周期期间，时钟信号处于逻辑低状态。第一锁存器410接收处于与第一比特相对应的逻辑状态的扫描数据输入信号(VSDI)。第一锁存器410经由非门408接收处于逻辑高状态的时钟信号，并由此被激活。因此，第一锁存器410输出处于与第一比特相对应的逻辑状态的中间第一输出信号(VINT1)。第二锁存器412接收处于逻辑低状态的时钟信号，并由比处于失效状态。
在T1-T2时间周期期间，时钟信号处于逻辑高状态。第一锁存器410经由非门408接收处于逻辑低状态的时钟，并且由此处于失效状态。因此，第一锁存器410的输出端子保持在于第一比特相对应的逻辑状态。第二锁存器412接收处于逻辑高状态的时钟信号，并且由此被激活。因此，第二锁存器412接收处于与第一比特相对应的逻辑状态的中间第一输出信号(VINT1)，并且输出处于与第一比特相对应的逻辑状态的第一输出信号(VOUT1)。
因此，在T0-T2时间周期期间，第一触发器402移入测试模板的第一比特并且在时钟信号的上升沿处，即，时刻T1，生成处于与第一比特相对应的逻辑状态的第一输出信号(VOUT1)。
在时刻T2，测试模板的第二比特被移入到IC400。第一mux406接收处于与第二比特相对应的逻辑状态的扫描数据输入信号(VSDI)。由于扫描使能信号处于逻辑高状态，所以第一mux406输出第二比特。
在T2-T3时刻期间，时钟信号处于逻辑低状态。第一锁存器410接收处于与第二比特相对应的逻辑状态的扫描数据输入信号(VSDI)。第一锁存器410经由非门408接收处于逻辑高状态的时钟信号并且输出处于与第二比特相对应的逻辑状态的中间第一输出信号(VINT1)。第二锁存器412接收处于逻辑低状态的时钟信号，并且由此处于失效状态。因此，第一输出信号(VOUT1)被保持在与第一比特相对应的逻辑状态。
另外，在T2-T3时间周期期间，第一比特和第二比特的逻辑状态是相同的，即，第一输出信号(VOUT1)和扫描数据输入信号(VSDI)的逻辑状态是相同的。因此，第一逻辑电路416生成处于逻辑高状态的第一中间时钟信号(VCLK_NT)，由此激活第三锁存器418。第三锁存器418经由第二mux414接收第一输出信号(VOUT1)并且输出处于与第一比特相对应的逻辑状态的中间第二输出信号(VINT2)。第四锁存器420接收处于逻辑低状态的时钟信号，并且由此处于失效状态。
在T3-T4时间周期期间，时钟信号处于逻辑高状态。第一锁存器410接收处于逻辑低状态的时钟信号，并由此处于失效状态。由于第一锁存器410失效，中间第一输出信号(VINT1)保持在处于与第二比特相对应的逻辑状态。第二锁存器412接收处于逻辑高状态的时钟信号并由此被激活。因此，第二锁存器412输出处于与第二比特相对应的逻辑状态的第一输出信号(VOUT1)。第四锁存器420接收处于逻辑高状态的时钟信号并且由此被激活。第四锁存器420接收处于与第一比特相对应的逻辑状态的中间第二输出信号(VINT2)，并且输出处于与第一比特相对应的逻辑状态的第二输出信号(VOUT2)。
另外，在T3-T4时间周期期间，由于第一比特和第二比特的逻辑状态是相同的，所以第一输出信号(VOUT1)和扫描数据输入信号(VSDI)的逻辑状态是相同的。因此，第一逻辑电路416保持第一中间时钟信号(VCLK_INT)处于逻辑高状态。由此，第一中间时钟信号(VCLK_INT)的逻辑状态在T2-T3和T3-T4时间周期期间是相同的，即，第一中间时钟信号(VCLK_INT)不会切换，并且由此第一中间时钟信号(VCLK_INT)处于失效状态。由此，第三锁存器418保持中间第二输出信号(VINT2)处于与第一比特逻辑状态相对应的逻辑状态。
因此，在T2-T4时间周期期间，第一触发器402接收测试模板的第二比特并且在时钟信号的上升沿处，即，时刻T3，输出处于与第二比特相对应的逻辑状态的第一输出信号(VOUT1)。第二触发器在时钟信号的上升沿处，即时刻T3，输出具有与第一比特相对应的逻辑状态的第二输出信号(VOUT2)。另外，由于在T2-T4时间周期期间第一中间时钟信号(VCLK_INT)处于失效状态，第三锁存器418(其为主锁存器)的内部元件停用，并由此不会被频繁地充电和放电。由此，当测试模板的连续比特的逻辑状态都相同时，第一逻辑电路416阻止并且降低不必要的功率损耗。另外，由于功率损耗降低，所以可以增加时钟信号的频率，由此相比于传统的IC其允许测试模板的比特快速的移动，并且降低IC400的测试时间。
在T4-T5时间周期期间，时钟信号处于逻辑低电平。第一锁存器410被激活，并且由此接收处于与第三比特(未示出)相对应的逻辑状态的扫描数据输入信号(VSDI)。第二锁存器412接收处于逻辑低电平的时钟信号，并且由此处于失效状态。因此，第一输出信号(VOUT1)保持在与第二比特相对应的逻辑电平。第一逻辑电路416基于第二比特和第三比特的逻辑状态生成第一中间时钟信号(VCLK_INT)。第三锁存器418基于第一中间时钟信号(VCK_INT)保持中间第二输出信号(VINT2)的逻辑状态。第四锁存器420接收处于逻辑低电平的时钟信号，由此处于失效状态。因此，第二输出信号(VOUT2)被保持在与第一比特相应的逻辑电平处。
在T5-T6时间周期期间，时钟信号处于逻辑高电平。第四锁存器420接收处于逻辑高状态的时钟信号并且由此被激活。因此，第四锁存器420输出处于与第一比特相对应的逻辑状态的第二输出信号(VOUT2)。
由此，在T4-T6时间期间，虽然第一触发器402将第二比特移出至第二触发器404，但第二触发器404在时钟信号的上升沿期间，即，时刻T5，仍将第二输出信号(VOUT2)保持在处于与第一比特相对应的逻辑状态。
参考图5，示出了根据本发明又一实施例的扫描-可测试集成电路(IC)500。IC500包括第一触发器502，第二触发器504以及第三触发器506。
第一触发器502具有用于接收扫描数据输入信号(VSDI)的第一输入端子，用于接收第一数据输入信号(VD1)的第二输入端子，用于接收时钟信号的时钟输入端子，用于接收扫描使能信号的扫描使能端子，以及用于输出第一输出信号(VOUT1)的输出端子。第一触发器502与图4A的第一触发器402结构和功能相类似，并且包括第一多路转接器406，非门408，以及第一锁存器410和第二锁存器412。
第二触发器504具有连接至第一触发器502第一输入端子以用于接收扫描数据输入信号(VSDI)的第一输入端子，连接至第一触发器502输出端子以用于接收第一输出信号(VOUT1)的第二输入端子，用于接收第二数据输入信号(VD2)的第三输入端子，用于接收时钟信号的时钟输入端子，用于接收扫描使能信号的扫描使能端子，以及用于输出第二输出信号(VOUT2)的输出端子。第二触发器504与图4A的第二触发器404结构和功能相类似。第二触发器504包括第二mux414，第一逻辑电路416，以及第三锁存器418和第四锁存器420。
第三触发器506与图4A的第二触发器404结构和功能相类似。第三触发器506包括第三mux508，第二逻辑电路510，第五锁存器512和第六锁存器514。第五锁存器512和第六锁存器514操作为主从配置。第五锁存器512是第三触发器506的主锁存器，而第六锁存器514是第三触发器506的从锁存器。第二逻辑电路510包括异或门516，非门518，或门520，以及与非门522。第三触发器506具有连接至第二触发器504第二输入端子以用于接收第一输出信号(VOUT1)的第一输入端子，连接至第二触发器504输出端子以用于接收第二输出信号(VOUT2)的第二输入端子，用于接收第三数据输入信号(VD3)的第三输入端子，用于接收时钟信号的时钟输入端子，用于接收扫描使能信号的扫描使能端子，以及用于输出第三输出信号(VOUT3)的输出端子。
在操作中，当IC500经受扫描测试时，扫描使能信号处于逻辑高状态。当扫描数据输入信号(VSDI)与第一输出信号(VOUT1)的逻辑状态相同时，由第三锁存器418接收到的第一中间时钟信号(VCLK_INT)失效。同样的，当第一输出信号(VOUT1)和第二输出信号(VOUT2)的逻辑状态相同时，由第五锁存器512接收到的第二中间时钟信号(VCLK_INT2)是失效的。由此，当测试模板的连续比特的逻辑状态相同时，第二触发器504和第三触发器506分别保持第二输出信号和第三输出信号(VOUT2和VOUT3)的逻辑状态，由此，减小了扫描测试期间IC500的功率损耗。
在本发明的一个实施例中，第一触发器402和第二触发器404是上升沿触发D型触发器。在本发明的另一个实施例中，第一触发器502、第二触发器504和第三触发器506是上升沿触发D型触发器。在本发明的一个实施例中，第一锁存器410、第二锁存器412、第三锁存器418、第四锁存器420、第五锁存器512和第六锁存器514是D型锁存器。
在本发明的又一实施例中，IC400也被称为扫描触发器电路400。多个扫描触发器电路400相连接以构成扫描链(未示出)。包括具有扫描触发器电路400的扫描链的IC(未示出)可成功地经受扫描测试，由此，当测试模板的连续比特的逻辑状态相同时可减小IC的功率损耗。
另外，本领域技术人员将理解可由逻辑门的不同配置来执行相同的逻辑功能，或者逻辑电路可采用正或负逻辑信号来操作。由此，上述一些逻辑门设置的变形应当被认为没有偏离本发明的范围。
虽然描述和示出了本发明的各种实施例，应当清楚本发明并不仅限制于这些实施例。多种修改、改变、变形、替代以及等效电路对于本领域技术人员来说是显而易见的，其并不偏离如权利要求所述的本发明的精神和范围。

Claims (20)

1.一种集成电路，包括第一触发器与第二触发器；其特征在于：
所述第一触发器包括第一多路转接器、第一锁存器和第二锁存器；所述第二触发器包括第二多路转接器、第一逻辑电路、第三锁存器和第四锁存器；
第一多路转接器具有用于接收第一数据输入信号的第一输入端子，用于接收扫描数据输入信号的第二输入端子，用于接收扫描使能信号的选择输入端子，以及用于基于扫描使能信号来输出第一数据输入信号和扫描数据输入信号中的至少一个信号的输出端子；
第一锁存器具有连接到第一多路转接器的输出端子以用于接收第一数据输入信号和扫描数据输入信号中至少一个信号的输入端子，用于接收反相时钟信号的时钟输入端子，以及用于输出中间第一输出信号的输出端子；
第二锁存器具有连接至第一锁存器输出端子以用于接收中间第一输出信号的输入端子，用于接收时钟信号的时钟输入端子，以及用于输出第一输出信号的输出端子；
第二多路转接器具有用于接收第二数据输入信号的第一输入端子，连接至第二锁存器的输出端子以用于接收第一输出信号的第二输入端子，用于接收扫描使能信号的选择输入端子，以及用于基于扫描使能信号来输出第二数据输入信号和第一输出信号中至少一个信号的输出端子；
第一逻辑电路用于在其输出端子处基于时钟信号、扫描数据输入信号、第一输出信号以及扫描使能信号生成第一中间时钟信号；
第三锁存器具有连接至第二多路转接器的输出端子以用于接收第二数据输入信号和第一输出信号中至少一个信号的输入端子，连接至第一逻辑电路的输出端子以用于接收第一中间时钟信号的时钟输入端子，以及用于基于第一中间时钟信号输出中间第二输出信号的输出端子；以及
第四锁存器具有连接至第三锁存器的输出端子以用于接收中间第二输出信号的输入端子，用于接收时钟信号的时钟输入端子，以及用于输出第二输出信号的输出端子，其中第四锁存器基于中间第二输出信号输出第二输出信号。
2.如权利要求1所述的集成电路，其中当第一输出信号的逻辑状态与扫描数据输入信号的逻辑状态相同时，第一逻辑电路使第一中间时钟信号失效。
3.如权利要求2所述的集成电路，其中当第一中间时钟信号失效时，禁用第三锁存器。
4.如权利要求3所述的集成电路，其中当第三锁存器被禁用时，第四锁存器保持第二输出信号的逻辑状态。
5.如权利要求1所述的集成电路，其中第一逻辑电路包括：
异或门，具有连接至第二锁存器的输出端子以用于接收第一输出信号的第一输入端子，连接至第一多路转接器的第二输入端子以用于接收扫描数据输入信号的第二输入端子，以及用于输出第一控制信号的输出端子；
非门，具有用于接收扫描使能信号的输入端子以及用于生成反相扫描使能信号的输出端子；
或门，具有连接至异或门的输出端子以用于接收第一控制信号的第一输入端子，连接至非门的输出端子以用于接收反相扫描使能信号的第二输入端子，以及用于生成第二控制信号的输出端子；以及
与非门，具有用于接收时钟信号的第一输入端子，连接至或门的输出端子以用于接收第二控制信号的第二输入端子，以及用于生成第一中间时钟信号的输出端子。
6.如权利要求1所述的集成电路，还包括第三触发器，包括：
第三多路转接器，具有用于接收第三数据输入信号的第一输入端子，连接至第四锁存器的输出端子以用于接收第二输出信号的第二输入端子，用于接收扫描使能信号的选择输入端子，以及用于基于扫描使能信号输出第三数据输入信号和第二输出信号中至少一个信号的输出端子；
第二逻辑电路，用于在其输出端子处基于时钟信号、第一输出信号、第二输出信号以及扫描使能信号生成第二中间时钟信号；
第五锁存器，具有连接至第三多路转接器的输出端子以用于接收第三数据输入信号和第二输出信号中至少一个信号的输入端子，连接至第二逻辑电路的输出端子以用于接收第二中间时钟信号的时钟输入端子，以及用于基于第二中间时钟信号输出中间第三输出信号的输出端子；以及
第六锁存器，具有连接至第五锁存器的输出端子以用于接收中间第三输出信号的输入端子，用于接收时钟信号的时钟输入端子，以及用于输出第三输出信号的输出端子，其中第六锁存器基于中间第三输出信号输出第三输出信号。
7.如权利要求6所述的集成电路，其中当第一输出信号的逻辑状态与第二输出信号的逻辑状态相同时，第六锁存器保持第三输出信号的逻辑状态。
8.如权利要求6所述的集成电路，其中第一触发器、第二触发器和第三触发器是上升沿触发D型触发器。
9.如权利要求6所述的集成电路，其中第一锁存器、第二锁存器、第三锁存器、第四锁存器、第五锁存器和第六锁存器是D型锁存器。
10.一种集成电路，包括第一多路转接器、第二多路转接器、第一锁存器、第二锁存器、第三锁存器、第四锁存器以及逻辑电路，其中：
第一多路转接器具有用于接收第一数据输入信号的第一输入端子，用于接收扫描数据输入信号的第二输入端子，用于接收扫描使能信号的选择输入端子，以及用于基于扫描使能信号来输出第一数据输入信号和扫描数据输入信号中至少一个信号的输出端子；
第一锁存器具有连接至第一多路转接器的输出端子以用于接收第一数据输入信号和扫描数据输入信号中至少一个信号的输入端子，用于接收反相时钟信号的时钟输入端子，以及用于输出中间第一输出信号的输出端子；
第二锁存器具有连接至第一锁存器的输出端子以用于接收中间第一输出信号的输入端子，用于接收时钟信号的时钟输入端子，以及用于输出第一输出信号的输出端子；
第二多路转接器具有用于接收第二数据输入信号的第一输入端子，连接至第二锁存器的输出端子以用于接收第一输出信号的第二输入端子，用于接收扫描使能信号的选择输入端子，以及用于基于扫描使能信号来输出第二数据输入信号以及第一输出信号中至少一个信号的输出端子；
逻辑电路用于在其输出端子处基于时钟信号、扫描数据输入信号、第一输出信号以及扫描使能信号生成中间时钟信号；
第三锁存器具有连接至第二多路转接器的输出端子以用于接收第二数据输入信号和第一输出信号中至少一个信号的输入端子，连接至逻辑电路的输出端子以用于接收中间时钟信号的时钟输入端子，以及用于基于中间时钟信号来输出中间第二输出信号的输出端子；以及
第四锁存器具有连接至第三锁存器的输出端子以用于接收中间第二输出信号的输入端子，用于接收时钟信号的时钟输入端子以及用于输出第二输出信号的输出端子，其中第四锁存器基于中间第二输出信号输出第二输出信号。
11.如权利要求10所述的集成电路，其中当第一输出信号的逻辑状态与扫描数据输入信号的逻辑状态相同时，逻辑电路使中间时钟信号失效。
12.如权利要求11所述的集成电路，其中当中间时钟信号失效时，第三锁存器被禁用。
13.如权利要求12所述的集成电路，其中当第三锁存器被禁用时，第四锁存器保持第二输出信号的逻辑状态。
14.如权利要求10所述的集成电路，其中逻辑电路包括：
异或门，具有连接至第二锁存器的输出端子以用于接收第一输出信号的第一输入端子，连接至第一多路转接器的第二输入端子以用于接收扫描数据输入信号的第二输入端子，以及用于输出第一控制信号的输出端子；
非门，具有用于接收扫描使能信号的输入端子以及用于产生反相扫描使能信号的输出端子；
或门，具有连接至异或门的输出端子以用于接收第一控制信号的第一输入端子，连接至非门的输出端子以用于接收反相扫描使能信号的第二输入端子，以及用于产生第二控制信号的输出端子；以及
与非门，具有用于接收时钟信号的第一输入端子，连接至或门的输出端子以用于接收第二控制信号的第二输入端子，以及用于产生中间时钟信号的输出端子。
15.如权利要求10所述的集成电路，其中第一锁存器、第二锁存器、第三锁存器和第四锁存器是D型锁存器。
16.一种扫描触发器，包括第一多路转接器、第二多路转接器、第一锁存器、第二锁存器、第三锁存器、第四锁存器、以及异或门、非门、或门和与非门，其中：
第一多路转接器具有用于接收第一数据输入信号的第一输入端子，用于接收扫描数据输入信号的第二输入端子，用于接收扫描使能信号的选择输入端子，以及用于基于扫描使能信号来输出第一数据输入信号和扫描数据输入信号中至少一个信号的输出端子；
第一锁存器具有连接至第一多路转接器输出端子以用于接收第一数据输入信号和扫描数据输入信号中至少一个信号的输入端子，用于接收反相时钟信号的时钟输入端子，以及用于输出中间第一输出信号的输出端子；
第二锁存器具有连接至第一锁存器输出端子以用于接收中间第一输出信号的输入端子，用于接收时钟信号的时钟输入端子，以及用于输出第一输出信号的输出端子；
异或门具有连接至第二锁存器输出端子以用于接收第一输出信号的第一输入端子，连接至第一多路转接器第二输入端子以用于接收扫描数据输入信号的第二输入端子，以及用于输出第一控制信号的输出端子；
非门具有用于接收扫描使能信号的输入端子以及用于产生反相扫描使能信号的输出端子；
或门具有连接至异或门输出端子以用于接收第一控制信号的第一输入端子，连接至非门输出端子以用于接收反相扫描使能信号的第二输入端子，以及用于生成第二控制信号的输出端子；
与非门具有用于接收时钟信号的第一输入端子，连接至或门输出端子以用于接收第二控制信号的第二输入端子，以及用于生成中间时钟信号的输出端子；
第二多路转接器具有用于接收第二数据输入信号的第一输入端子，连接至第二锁存器输出端子以用于接收第一输出信号的第二输入端子，用于接收扫描使能信号的选择输入端子，以及用于基于扫描使能信号来输出第二数据输入信号和第一输出信号中至少一个信号的输出端子；
第三锁存器具有连接至第二多路转接器输出端子以用于接收第二数据输入信号和第一输出信号中至少一个信号的输入端子，连接至逻辑电路输出端子以用于接收中间时钟信号的时钟输入端子，以及用于基于中间时钟信号来输出中间第二输出信号的输出端子；以及
第四锁存器具有连接至第三锁存器输出端子以用于接收中间第二输出信号的输入端子，用于接收时钟信号的时钟输入端子，以及用于输出第二输出信号的输出端子，其中第四锁存器基于中间第二输出信号来输出第二输出信号。
17.如权利要求16所述的扫描触发器，其中当第一输出信号的逻辑状态与扫描数据输入信号的逻辑状态相同时，逻辑电路使中间时钟信号失效。
18.如权利要求17所述的扫描触发器，其中当中间时钟信号失效时，第三锁存器被禁用。
19.如权利要求18所述的扫描触发器，其中当第三锁存器被禁用时，第四锁存器保持第二输出信号的逻辑状态。
20.如权利要求16所述的扫描触发器，其中第一锁存器、第二锁存器、第三锁存器和第四锁存器是D型锁存器。
CN201410711767.5A 2014-09-29 2014-09-29 具有低功耗扫描触发器的集成电路 Expired - Fee Related CN105445653B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201410711767.5A CN105445653B (zh) 2014-09-29 2014-09-29 具有低功耗扫描触发器的集成电路
US14/580,237 US9291674B1 (en) 2014-09-29 2014-12-23 Integrated circuit with low power scan flip-flop

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410711767.5A CN105445653B (zh) 2014-09-29 2014-09-29 具有低功耗扫描触发器的集成电路

Publications (2)

Publication Number Publication Date
CN105445653A CN105445653A (zh) 2016-03-30
CN105445653B true CN105445653B (zh) 2019-11-08

Family

ID=55487346

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410711767.5A Expired - Fee Related CN105445653B (zh) 2014-09-29 2014-09-29 具有低功耗扫描触发器的集成电路

Country Status (2)

Country Link
US (1) US9291674B1 (zh)
CN (1) CN105445653B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102341741B1 (ko) 2014-10-10 2021-12-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로, 처리 유닛, 전자 부품, 및 전자 기기
US9602086B2 (en) * 2015-03-25 2017-03-21 Oracle International Corporation Double half latch for clock gating
US10498314B2 (en) * 2016-06-09 2019-12-03 Intel Corporation Vectored flip-flop
US10069486B1 (en) * 2016-06-29 2018-09-04 Xilinx, Inc. Multimode registers with pulse latches
CN107783030B (zh) * 2016-08-29 2021-04-23 恩智浦美国有限公司 具有低功率扫描系统的集成电路
US10126363B2 (en) * 2017-02-08 2018-11-13 Mediatek Inc. Flip-flop circuit and scan chain using the same
US10050618B1 (en) * 2017-04-13 2018-08-14 Nxp Usa, Inc. Reset management circuit and method therefor
US10410699B1 (en) * 2018-06-29 2019-09-10 Intel Corporation Multi-bit pulsed latch including serial scan chain
US11047911B2 (en) * 2018-10-30 2021-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Asynchronous circuits and test methods
US11031078B2 (en) 2019-03-08 2021-06-08 Microsemi Soc Corp. SEU stabilized memory cells
US10819318B1 (en) * 2019-09-23 2020-10-27 Microchip Technology Inc. Single event upset immune flip-flop utilizing a small-area highly resistive element
CN114460447B (zh) * 2021-01-19 2023-03-28 沐曦集成电路(上海)有限公司 锁存器的自测试电路及其自测试方法
US11454671B1 (en) * 2021-06-30 2022-09-27 Apple Inc. Data gating using scan enable pin
CN114217211B (zh) * 2021-12-15 2023-09-01 四川创安微电子有限公司 一种降低扫描链动态测试功耗的电路及其控制方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002340986A (ja) * 2001-05-22 2002-11-27 Hitachi Ltd 半導体集積回路、および半導体集積回路の故障検出方法
CN1455871A (zh) * 2001-02-07 2003-11-12 皇家菲利浦电子有限公司 集成电路
CN101533069A (zh) * 2009-04-03 2009-09-16 西安交通大学 集成电路的复合扫描单元
CN102053207A (zh) * 2009-10-29 2011-05-11 海力士半导体有限公司 用于测试半导体装置的电路和方法
CN102770778A (zh) * 2010-03-01 2012-11-07 罗伯特·博世有限公司 用于测试集成电路的方法
CN103576076A (zh) * 2012-07-27 2014-02-12 飞思卡尔半导体公司 用于执行扫描测试的系统和方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5498988A (en) 1994-11-25 1996-03-12 Motorola, Inc. Low power flip-flop circuit and method thereof
US6480019B2 (en) * 2000-05-11 2002-11-12 Goodrich Corporation Multiple voted logic cell testable by a scan chain and system and method of testing the same
US7747917B2 (en) * 2002-10-07 2010-06-29 Cirrus Logic, Inc. Scan cells with minimized shoot-through and scan chains and integrated circuits using the same
US7038494B2 (en) * 2002-10-17 2006-05-02 Stmicroelectronics Limited Scan chain element and associated method
US7418640B2 (en) 2004-05-28 2008-08-26 Synopsys, Inc. Dynamically reconfigurable shared scan-in test architecture
US7613969B2 (en) * 2004-10-29 2009-11-03 Cadence Design Systems, Inc. Method and system for clock skew independent scan register chains
US7631209B2 (en) 2004-12-13 2009-12-08 Lsi Corporation Turning off clock to flip flops
US7457998B1 (en) * 2005-01-07 2008-11-25 Cadence Design Systems, Inc. Scan register and methods of using the same
WO2008008546A2 (en) 2006-07-14 2008-01-17 Xinghao Chen Universal reconfigurable scan architecture
US7772906B2 (en) 2008-04-09 2010-08-10 Advanced Micro Devices, Inc. Low power flip flop through partially gated slave clock
US7808279B2 (en) 2008-11-03 2010-10-05 Freescale Semiconductor, Inc. Low power, self-gated, pulse triggered clock gating cell
US8484523B2 (en) * 2010-03-23 2013-07-09 Freescale Semiconductor, Inc. Sequential digital circuitry with test scan
US8332698B2 (en) * 2010-05-21 2012-12-11 Apple Inc. Scan latch with phase-free scan enable

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1455871A (zh) * 2001-02-07 2003-11-12 皇家菲利浦电子有限公司 集成电路
JP2002340986A (ja) * 2001-05-22 2002-11-27 Hitachi Ltd 半導体集積回路、および半導体集積回路の故障検出方法
CN101533069A (zh) * 2009-04-03 2009-09-16 西安交通大学 集成电路的复合扫描单元
CN102053207A (zh) * 2009-10-29 2011-05-11 海力士半导体有限公司 用于测试半导体装置的电路和方法
CN102770778A (zh) * 2010-03-01 2012-11-07 罗伯特·博世有限公司 用于测试集成电路的方法
CN103576076A (zh) * 2012-07-27 2014-02-12 飞思卡尔半导体公司 用于执行扫描测试的系统和方法

Also Published As

Publication number Publication date
US20160091566A1 (en) 2016-03-31
US9291674B1 (en) 2016-03-22
CN105445653A (zh) 2016-03-30

Similar Documents

Publication Publication Date Title
CN105445653B (zh) 具有低功耗扫描触发器的集成电路
US9222979B2 (en) On-chip controller and a system-on-chip
US8527824B2 (en) Testing of multi-clock domains
JP6544772B2 (ja) スキャンテスト用のテストモード制御信号を生成可能な集積回路
US9459319B2 (en) Device and method for generating input control signals of a serialized compressed scan circuit
CN101363900B (zh) 一种对fpga器件进行测试的方法
CN102183721B (zh) 多时钟域测试方法及测试电路
CN107064784B (zh) 存在较慢扫描输出时实现较高扫描量的非隔行扫描操作
CN102236072B (zh) 在扫描移位操作期间减低瞬间电压跌落的系统及装置
JP4091957B2 (ja) 複数のクロック発生回路を含むテスト可能な集積回路
CN100504802C (zh) 微型计算机及其测试方法
US7346820B2 (en) Testing of data retention latches in circuit devices
CN106526463B (zh) 具扫描测试的集成电路及其测试方法
JPH10513613A (ja) デュアルラッチのクロックドｌｓｓｄおよび方法
US8689067B1 (en) Control of clock gate cells during scan testing
CN110007217A (zh) 一种低功耗边界扫描测试方法
US20090187801A1 (en) Method and system to perform at-speed testing
US10823781B1 (en) Internally clocked logic built-in self-test apparatuses and methods
US20060107144A1 (en) Power reduction in module-based scan testing
CN100547426C (zh) 集成电路及其测试方法
CN103995169B (zh) 芯片内部节点电压的测试电路
US7830195B2 (en) Self-test design methodology and technique for root-gated clocking structure
EP0479460A2 (en) Logic circuit for reliability and yield enhancement
CN110232278A (zh) 基于复合型环形振荡器的降频分时a2木马检测方法及装置
CN203981838U (zh) 模拟集成电路芯片内部节点直流电压的测试电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Texas in the United States

Applicant after: NXP America Co Ltd

Address before: Texas in the United States

Applicant before: Fisical Semiconductor Inc.

GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20191108

Termination date: 20200929