CN102183721B

CN102183721B - 多时钟域测试方法及测试电路

Info

Publication number: CN102183721B
Application number: CN201010605198.8A
Authority: CN
Inventors: 邱敏
Original assignee: Qingdao Hisense Xinxin Technology Co Ltd
Current assignee: Hisense Visual Technology Co Ltd
Priority date: 2010-12-14
Filing date: 2010-12-14
Publication date: 2014-05-14
Anticipated expiration: 2030-12-14
Also published as: CN102183721A

Abstract

本发明公开了一种多时钟域测试方法及测试电路。所述多时钟域包括若干个工作时钟，所述多时钟域测试方法的测试过程为：每个时钟域的工作时钟与测试时钟通过一个时钟切换控制电路为工作电路提供相应的时钟；设置时钟域选择信号为每个时钟域中的时钟切换控制电路提供工作使能信号，通过时钟域选择信号控制不同时钟切换控制电路的工作使能有效或无效，进而控制时钟切换控制电路对应的时钟域是否进行测试的状态。利用本发明所述的测试方法及测试电路，可以有效解决多时钟域同时测试以及跨时钟域电路的测试问题。

Description

多时钟域测试方法及测试电路

技术领域

本发明属于集成芯片的测试技术领域，具体地说，是涉及对芯片进行测试时的一种多时钟域测试方法及测试电路。

背景技术

在数字电视、机顶盒中所使用的集成芯片的设计、生成过程中，为了测试芯片在制造中是否存在短路、开路等问题，经常需要加入DFT设计(可测试性设计)。通常，做芯片测试时需要使用特定的测试时钟，称之为ATE时钟；而芯片正常工作的时钟称之为工作时钟。一般来说，ATE时钟通常比实际应用中芯片的正常工作时钟的频率要低，因此，为保证测试的准确性，通常都用芯片的工作时钟作为捕获数据的捕获时钟。所以，在进行芯片测试的时候，电路时钟需要不停地在正常工作时钟与测试时钟之间进行切换，以完成相应的测试功能。以scan(扫描链)为例，在扫描测试使能有效时，需要选择扫描测试时钟，将数据移位进寄存器中；然后将扫描测试使能置为无效，芯片以正常工作时钟工作，并捕获数据；然后，再将扫描测试使能置为有效，将捕获的数据移位出来，查看是否正确。

现有芯片测试过程中，一般是直接进行测试时钟与工作时钟的切换，切换过程没有设置额外的切换控制电路。这种不加控制而直接切换的方式对于测试时钟与工作时钟频率相差不大的情况是可以正常运行的，不会在切换过程中产生毛刺或亚稳态不好等现象。而随着现在数字芯片集成度越来越高的同时，芯片的处理速度也越来越快，即其工作频率越来越高。那么，若对测试时钟与工作时钟的切换过程不加以控制，极容易出现时钟切换中的毛刺或亚稳态不好等现象，直接影响了芯片的测试结果。

另一方面，集成芯片在实际应用过程中，其时钟通常被划分为多个时钟域，每个时钟域的时钟不尽相同。为实现不同时钟域的测试，现有的做法是把每个时钟域分开后分别做测试，测试时间较长，测试过程复杂，而且，对于一些跨多个时钟域的电路不能进行有效的测试，测试局限性较大。

发明内容

本发明针对现有技术在对集成芯片进行测试时无法统一控制不同的时钟域、对跨多个时钟域的电路不能进行有效测试的不足，提供了一种多时钟域测试方法，以有效解决多时钟域同时测试以及跨时钟域电路的测试问题。

为解决上述技术问题，本发明采用下述技术方案予以实现：

一种多时钟域测试方法，所述多时钟域包括若干个工作时钟；每个时钟域的工作时钟与测试时钟通过一个时钟切换控制电路为工作电路提供相应的时钟；设置时钟域选择信号为每个时钟域中的时钟切换控制电路提供工作使能信号，通过时钟域选择信号控制不同时钟切换控制电路的工作使能有效或无效，进而控制时钟切换控制电路对应的时钟域是否进行测试的状态。

如上所述的测试方法，为实现对测试时钟与工作时钟间的切换控制，在时钟域选择信号控制时钟切换控制电路的工作使能有效时，时钟切换控制电路控制时钟在工作时钟与测试时钟之间进行切换，为时钟切换控制电路所连接的工作电路提供相应的测试时钟或捕获数据的捕获时钟。

如上所述的测试方法，为保证测试的准确性、提高数据捕获速度，所述时钟切换控制电路所输出的捕获时钟的频率与该时钟切换控制电路所连接的工作时钟的频率相同。

如上所述的测试方法，为便于实现对捕获时钟工作时间的控制，所述时钟域选择信号为每个时钟域中的时钟切换控制电路提供的工作使能信号为移位寄存器产生的多位数据信号，所述时钟切换控制电路所输出的捕获时钟的宽度由所述工作使能信号的数据位数来确定。

本发明还提供了一种多时钟域测试电路，用于控制多个时钟域，并实现对跨时钟域的电路结构的有效测试。

为实现上述发明目的，本发明采用下述技术方案予以实现：

一种多时钟域测试电路，所述多时钟域包括若干个工作时钟；每个时钟域的工作时钟和测试时钟作为输入时钟分别连接至一个时钟切换控制电路，时钟切换控制电路的输出为工作电路提供相应的时钟；还包括时钟域选择电路，时钟域选择电路的输入端连接时钟域选择信号，时钟域选择电路的输出端分别连接至每个时钟域对应的时钟切换控制电路的使能端。

如上所述的测试电路，所述时钟域选择电路具体包括若干个时钟域选择单元，每个时钟域选择单元对应一个时钟切换控制电路，每个时钟域选择单元的输出分别连接至对应的时钟切换控制电路的使能端。

如上所述的测试电路，所述时钟切换控制电路具体可采用下述结构来实现，包括：

测试时钟延时调整单元，其输入端连接测试使能信号和测试时钟，其输出端输出测试时钟调整信号；

工作时钟延时调整单元，其输入端一方面连接测试时钟延时调整单元的输出端，另一方面连接工作时钟，其输出端输出工作时钟调整信号；

工作时钟窗口信号产生单元，其输入端一方面连接工作时钟延时调整单元的输出端，另一方面连接所述时钟域选择电路中的为该时钟切换控制电路提供使能信号的时钟域选择单元的输出端，其输出端输出工作时钟窗口信号；

捕获时钟信号产生单元，其输入端一方面连接工作时钟窗口信号产生单元的输出端，另一方面连接工作时钟，其输出端输出捕获时钟信号；

时钟选择单元，其输入端一方面连接捕获时钟信号产生单元的输出端，另一方面连接测试时钟，其控制端连接时钟选择控制信号，其输出端输出实际时钟信号。

如上所述的测试电路，其还可以包括产生所述时钟选择控制信号的时钟选择控制信号产生单元，时钟选择控制信号产生单元的输入端一方面连接测试使能信号，另一方面连接工作时钟旁路信号。

如上所述的测试电路，其还可以包括工作模式选择单元，其输入端一方面连接所述时钟选择单元的输入端，另一方面连接工作时钟，其控制端连接测试模式信号，其输出端输出实际时钟信号。

如上所述的测试电路，其各组成单元具体可以采用下述元器件来实现：所述测试时钟延时调整单元及所述工作时钟延时调整单元采用寄存器来实现；所述工作时钟窗口信号产生单元及所述捕获时钟信号产生单元采用组合逻辑电路来实现；所述时钟域选择单元采用寄存器来实现；所述时钟选择控制信号产生单元采用组合逻辑电路来实现；所述时钟选择单元及所述工作模式选择单元采用多路选择器来实现。

与现有技术相比，本发明的优点和积极效果是：

1、本发明通过设置时钟域选择信号为每个时钟域中的时钟切换控制电路提供工作使能信号，通过改变时钟切换控制电路工作使能的有效或无效状态，可以自由组合控制哪个或哪些时钟域为测试时钟域，可以同时支持多个时钟域的测试工作，而无需将各个时钟域分开单独进行测试，提高了测试效率；且通过不同的组合控制可以有效地排除不同时钟域之间的影响，解决了跨时钟域的电路的测试问题。

2、本发明通过设置时钟切换控制电路对工作时钟与测试时钟的切换进行控制，能够有效地解决高频工作时钟与低频测试时钟在切换时容易因存在毛刺、亚稳态较差等现象而影响测试准确性的问题，提高了对芯片电路进行测试的高效性和准确性。

结合附图阅读本发明的具体实施方式后，本发明的其他特点和优点将变得更加清楚。

附图说明

图1是应用本发明多时钟域测试方法的多时钟域测试电路一个实施例的结构框图；

图2是应用本发明多时钟域测试方法的多时钟域测试电路另一个实施例的结构框图；

图3是图2多时钟域测试电路结构中时钟切换控制电路一个实施例的原理框图；

图4是图3时钟切换控制电路的一个具体电路连接图；

图5是图4电路连接图中时钟切换控制电路的输入时钟与输出时钟的时序图；

图6是图4电路连接图中产生捕获时钟信号的时序图。

具体实施方式

下面结合附图和具体实施方式对本发明的技术方案作进一步详细的说明。

本发明考虑到现有技术在对芯片进行测试时，由于存在多时钟域，需要将每个时钟域分开单独做测试而存在测试过程复杂、不能正确地测试跨时钟域电路等问题，提出了一种多时钟域测试方法，该方法的核心思想是设置时钟域选择信号，利用该信号来控制一个或多个时钟域为可进行测试的时钟域，这样，不仅可以支持多个时钟域同时工作，以提高测试效率，而且可以排除不同时钟域之间的相互影响，解决跨时钟域电路测试问题。

图1所示为应用本发明多时钟域测试方法的多时钟域测试电路一个实施例的结构框图。

如图1所示，在该实施例的多时钟域测试方法中，每个时钟域包括一个工作时钟，多个时钟域共包括PLL_clk1，PLL_clk2，...，PLL_clkn等共n个工作时钟，对这n个时钟域进行测试时的时钟为同一个测试时钟ATE_clk。每个工作时钟与测试时钟通过一个时钟切换控制电路为待测试的芯片的部分工作电路提供相应的时钟，如图1所示，工作时钟PLL_clk1与测试时钟ATE_clk通过时钟切换控制电路121为待测试芯片的工作电路131提供时钟，工作时钟PLL_clk2与测试时钟ATE_clk通过时钟切换控制电路122为待测试芯片的工作电路132提供时钟，...，而工作时钟PLL_clkn与测试时钟ATE_clk通过时钟切换控制电路12n为待测试芯片的工作电路13n提供时钟。

为便于控制哪个或哪些时钟域的工作时钟为待测工作时钟，本发明多时钟域测试方法设置了时钟域选择信号Clock_bits，该时钟域选择信号Clock_bits通过时钟域选择电路11输出多个工作使能信号，每个工作使能信号对应每个时钟域中的时钟切换控制电路，即在有n个时钟切换控制电路时，时钟域选择电路11输出n个工作使能信号，分别连接至一个时钟切换控制电路的使能端。通过时钟域选择信号Clock_bits经时钟域选择电路11的输出，产生不同的工作使能信号，从而控制不同时钟切换控制电路的工作使能有效或无效，进而可以控制时钟切换控制电路对应的时钟域是否进行测试的状态。

具体来说，在时钟域选择信号Clock_bits经时钟域选择电路11输出工作使能信号、控制时钟切换控制电路121工作使能有效时，时钟切换控制电路121将控制时钟在工作时钟PLL_clk1与测试时钟ATE_clk之间进行切换，此时，进入测试状态的时钟域即为工作时钟PLL_clkl所在的时钟域。若此时时钟切换控制电路122的工作使能也有效，则时钟切换控制电路122将控制时钟在工作时钟PLL_clk2与测试时钟ATE_clk之间进行切换，此时，工作时钟PLL_clk2所在的时钟域也为进入测试状态的时钟域。而若此时时钟切换控制电路12n的工作使能无效，则时钟切换控制电路12n不工作，该电路对应的工作时钟PLL_clkn所在的时钟域对应的电路不能进行测试，同时，不能进行测试的还包括跨到工作时钟PLL_clkn所在的时钟域的部分电路，从而解决了跨时钟域的电路测试问题。

在该实施例中，为实现对测试时钟ATE_clk与各工作时钟间的切换控制，在时钟域选择信号Clock_bits控制某个时钟切换控制电路的工作使能有效时，该时钟切换控制电路将控制时钟在工作时钟与测试时钟之间进行切换，为其所连接的工作电路提供相应的测试时钟或捕获数据的捕获时钟。而且，为保证测试的准确性、提高数据捕获速度，时钟切换控制电路所输出的捕获时钟的频率与该时钟切换控制电路所连接的工作时钟的频率相同。

图2示出了应用本发明多时钟域测试方法的多时钟域测试电路另一个实施例的结构框图。

如图2所示，在该实施例的多时钟域测试方法中，包括有三个时钟域，每个时钟域包括一个工作时钟，分别为PLL_clk1，PLL_clk2和PLL_clk3，对这三个时钟域进行测试时的时钟为同一个测试时钟ATE_clk。与图1实施例的结构类似，该实施例的每个工作时钟与测试时钟通过一个时钟切换控制电路为待测试的芯片的部分工作电路提供相应的时钟。如图2所示，工作时钟PLL_clk1与测试时钟ATE_clk通过时钟切换控制电路221为待测试芯片的工作电路231提供时钟，工作时钟PLL_clk2与测试时钟ATE_clk通过时钟切换控制电路222为待测试芯片的工作电路232提供时钟，而工作时钟PLL_clk3与测试时钟ATE_clk通过时钟切换控制电路223为待测试芯片的工作电路233提供时钟。

同样，为便于控制哪个或哪些时钟域的工作时钟为待测工作时钟，本发明多时钟域测试方法设置了时钟域选择信号Clock_bits，该时钟域选择信号Clock_bits通过时钟域选择电路21输出三个工作使能信号，每个工作使能信号对应每个时钟域中的时钟切换控制电路。

在该实施例，为便于实现对时钟切换控制电路产生的捕获时钟工作时间进行控制，时钟域选择电路21中包括有三个时钟域选择单元，每个时钟域选择单元为一组移位寄存器组，每组移位寄存器组包括有两个移位寄存器，时钟域选择信号Clock_bits为每个时钟域中的时钟切换控制电路提供的工作使能信号为通过移位寄存器产生的多位数据信号。而且，时钟切换控制电路所输出的捕获时钟的宽度由工作使能信号的数据位数来确定。

具体来说，如图2所示，在该实施例中，第一组移位寄存器组包括移位寄存器211和212，两个移位寄存器的输出连接至时钟切换控制电路221的使能端；第二组移位寄存器组包括移位寄存器213和214，两个移位寄存器的输出连接至时钟切换控制电路222的使能端；第三组移位寄存器组包括移位寄存器215和216，两个移位寄存器的输出连接至时钟切换控制电路223的使能端。由于每个时钟切换控制电路的使能端的工作使能信号为两个移位寄存器输出的两位数据，因此，该实施例的3个时钟切换控制电路所输出的捕获时钟的宽度为两个工作时钟周期。具体产生原因及过程可参考图4、图6及后续的描述。

而在实际应用中，时钟切换控制电路所输出的捕获时钟的宽度、也即捕获时钟的脉冲个数与实际操作需求有关，并不局限于上述两个工作时钟的脉宽。例如，在机台上测试时两个脉冲就可以满足需求，而在其他应用场合，可能需要三个或更多个脉冲，可根据实现需求，通过改变移位寄存器的个数进行适当调整就可。

在该实施例的多时钟域测试方法中，在时钟域选择信号Clock_bits经时钟域选择电路21中的移位寄存器211和212输出工作使能信号、控制时钟切换控制电路221工作使能有效时，时钟切换控制电路221将控制其输出时钟在工作时钟PLL_clk1与测试时钟ATE_clk之间进行切换，此时，进入测试状态的时钟域即为工作时钟PLL_clk1所在的时钟域。若此时移位寄存器213和214为时钟切换控制电路222输出的的工作使能信号也为有效，则时钟切换控制电路222将控制其输出时钟在工作时钟PLL_clk2与测试时钟ATE_clk之间进行切换，此时，工作时钟PLL_clk2所在的时钟域也为进入测试状态的时钟域。而若此时移位寄存器215及216输出的工作使能信号无效，也即时钟切换控制电路223的工作使能无效，则时钟切换控制电路223不工作，该电路对应的工作时钟PLL_clk3所在的时钟域对应的工作电路233不能进行测试，同时，不能进行测试的还包括跨到工作时钟PLL_clk3所在的时钟域的部分电路，从而解决了跨时钟域的电路测试问题。而且，通过控制移位寄存器的不同输出数据的组合状态，可以自由组合待测试的时钟域，实现对多时钟域内不同时钟域的测试控制。

在图1及图2的实施例中，时钟切换控制电路作为对工作时钟与测试时钟之间的切换进行控制的电路核心，其工作性能的优劣将直接影响芯片电路测试的速度和准确性，下面将对该时钟切换控制电路的结构、原理及工作过程作详细的描述。

图3示出了图2多时钟域测试电路结构中时钟切换控制电路一个实施例的原理框图。

如图3所示，以图2中的时钟切换控制电路221为例，该实施例的时钟切换控制电路结构具体包括：

测试时钟延时调整单元31，其输入端连接测试使能信号Test_se和测试时钟ATE_clk，其输出端输出测试时钟调整信号。其中，测试使能信号Test_se是决定时钟切换控制电路所连接的芯片工作电路是否进入相应的测试过程的一个使能控制信号。

工作时钟延时调整单元32，其输入端一方面连接测试时钟延时调整单元31的输出端，另一方面连接工作时钟PLL_clk1，其输出端输出工作时钟调整信号。

工作时钟窗口信号产生单元33，其输入端一方面连接工作时钟延时调整单元32的输出端，另一方面连接时钟域选择电路中的为该时钟切换控制电路提供使能信号的时钟域选择单元38的输出端，其输出端输出工作时钟窗口信号。

捕获时钟信号产生单元34，其输入端一方面连接工作时钟窗口信号产生单元33的输出端，另一方面连接工作时钟PLL_clk1，其输出端输出捕获时钟信号。

时钟选择单元35，其输入端一方面连接捕获时钟信号产生单元34的输出端，另一方面连接测试时钟ATE_clk，而其控制端连接有时钟选择控制信号，其输出端将输出实际时钟信号。由于该时钟选择单元35的输入为捕获时钟信号和测试时钟信号，因此，通过其控制端连接的时钟选择控制信号，可以选择捕获时钟信号输出或者测试时钟信号输出，而且捕获时钟信号是由工作时钟经延时处理后获得的，其工作频率与工作时钟频率相同，从而利用时钟切换控制电路实现了测试时钟与工作时钟之间的切换控制。

在该实施例中，时钟选择单元35控制端所连接的时钟选择控制信号可以通过时钟选择控制信号产生单元37产生。而且，根据实际控制需求，时钟选择控制信号产生单元37的输入端一方面连接测试使能信号Test_se，另一方面连接工作时钟旁路信号PLL_bypass。

在该实施例中，为实现待测试的芯片电路在测试模式与工作模式间的切换，时钟切换控制电路还可以包括工作模式选择单元36，其输入端一方面连接时钟选择单元35的输出端，另一方面连接工作时钟PLL_clk1，其控制端连接测试模式信号Test_mode，其输出端输出实际时钟信号。其中，测试模式信号Test_mode是决定时钟切换控制电路所连接的芯片工作电路是否进入测试模式的一个使能控制信号。与上述测试使能信号Test_se相比，测试模式信号Test_mode是整个测试模式的总的使能控制信号，而测试使能信号Test_se是进入测试模式之后的具体的测试项目的使能控制信号。因为在对大部分的芯片电路进行测试时，会存在各种测试项目，如测试电路是否开路或短路，测试电路逻辑功能是否准确等，有些测试项目可能会伴随测试的全过程，因此，测试使能信号Test_se某些情况下可能与测试模式信号Test_mode为同一个信号，但大多数情形下两者为不同的信号。

对于上述该实施例时钟切换控制电路的各组成单元而言，在实际应用中可以采用下述元器件来实现其功能：测试时钟延时调整单元31及工作时钟延时调整单元32主要是对时钟进行延时和滤波调整，并保证在时钟切换时存在足够的时钟建立时间，因此，可以采用寄存器来实现。工作时钟窗口信号产生单元33、捕获时钟产生单元34及时钟选择控制信号产生单元37作为是否产生以及何时产生相应的信号的功能单元，可以采用组合逻辑电路来实现，通过对输入信号进行逻辑运算确定信号的产生条件及产生时刻。如上所述，时钟域选择单元可以采用移位寄存器来实现。而时钟选择单元35及工作模式选择单元36作为选择输出功能单元，采用多路选择器来实现。

图4至图6示出了图3中时钟切换控制电路的一个具体实施例，其中，图4是其具体电路连接图，图5是该电路连接图中时钟切换控制电路的输入时钟与输出时钟的时序图，图6则是电路连接图中产生捕获时钟信号的时序图。

如图4所示，在该实施例的具体电路连接图中：

寄存器D1作为测试时钟延时调整单元，其D端连接测试使能信号Test_se，其时钟端连接测试时钟ATE_clk。

六个寄存器S1至S6构成的移位寄存器作为工作时钟延时调整单元，其输入端D连接寄存器D1的Q输出端，其时钟端连接工作时钟PLL_clk1。在这六个寄存器中，寄存器S1至S3的主要作用是将测试使能信号Test_se同步到工作时钟PLL_clk1的时钟域上，而寄存器S4至S6的目的是为了获取测试使能信号Test_se的下降沿，以便后续电路产生工作时钟窗口信号。

寄存器D2及D3构成的移位寄存器作为时钟域选择单元，其D端连接时钟域选择信号Clock_bits，而寄存器D2的Q输出端和寄存器D3的Q输出端输出该时钟切换控制电路的工作使能信号。

与门A1、A2及或门OR1构成工作时钟窗口信号产生单元。与门A1的三个输入端分别连接寄存器D2的Q输出端、寄存器S5的Q输出端及寄存器S4的

端。与门A2的三个输入端分别连接寄存器D3的Q输出端、寄存器S6的Q输出端及寄存器S5的

端。与门A1及与门A2的输出作为或门OR1的输入，经“或”运算后输出工作时钟窗口信号。

寄存器D4和与门A3构成捕获时钟信号产生单元。其中，寄存器D4的D端连接或门OR1的输出，其时钟端连接工作时钟PLL_clk1，而其Q输出端连接与门A3的一个输入端，作为“与”运算的一个输入信号，而与门A3的另一个输入端连接工作时钟PLL_clk1。与门A3的输出端将输出与工作时钟PLL_clk1同频率的捕获时钟信号。在该捕获时钟信号产生单元中，寄存器D4的作用是对时钟信号作延时调整，而与门A3的作用是对工作时钟PLL_clk1滤波，以保证在从测试时钟ATE_clk切换到捕获时钟的过程中具有足够的低电平信号，防止切换过程毛刺的产生。

或门OR2作为时钟选择控制信号产生单元，其两个输入端分别连接测试使能信号Test_se和工作时钟旁路信号PLL_bypass，而其输出端输出测试使能信号Test_se和工作时钟旁路信号PLL_bypass进行逻辑“或”运算后的时钟选择控制信号。

多路选择器M1作为时钟选择单元，其一个输入端连接与门A3输出的捕获时钟，另一个输入端连接测试时钟ATE_clk，而其选通端连接或门OR2输出的时钟选择控制信号，从而在时钟选择控制信号的控制下，选择输出捕获时钟或测试时钟，以为芯片测试电路提供测试时钟或捕获数据的捕获时钟。

多路选择器M2作为工作模式选择单元，其一个输入端连接多路选择器M1的输出端，另一个输入端连接工作时钟PLLE_clk，而其选通端直接连接测试模式信号Test_mode，从而在该信号的控制下，将在M2的输出端输出一个时钟信号Clk_out，该时钟信号为捕获时钟或测试时钟或工作时钟。

以芯片电路的扫描链测试Scan为例，上述电路的部分时序如图5及图6所示。

图5是作为输入时钟的工作时钟PLL_clk1、测试时钟ATE_clk、测试使能信号Test_se及作为输出时钟的Clk_out的时序图。

如图5所示，在测试使能信号Test_se为高电平时，表示进行扫描链测试Scan中的数据移位操作，测试的芯片电路的实际时钟应该采用测试时钟ATE_clk。正如图5所示，此时，时钟选择控制电路的最后输出时钟Clk_out的时钟频率与测试时钟ATE_clk相同。

而在测试使能信号Test_se由高电平转换为低电平时，表示测试的芯片电路应以工作时钟进行正常工作，并捕获相应的结果数据。因此，此时，时钟选择控制电路的最后输出时钟Clk_out在经过足够消除时钟切换毛刺的低电平信号后输出两个脉冲的捕获时钟信号，且该捕获时钟信号的频率与工作时钟PLL_clk1的频率相同。

在测试使能信号Test_se由低电平转换为高电平时，，时钟选择控制电路的最后输出时钟Clk_out在经过足够消除时钟切换毛刺的低电平信号后再次输出测试时钟ATE_clk。

在测试使能信号Test_se的控制下，输出时钟Clk_out将不断地在捕获时钟与测试时钟之间进行切换，且在图4电路的作用下，两个时钟切换时不会产生毛刺或者亚稳态不好等现象，保证了测试的准确性。

图6则是电路连接图中产生捕获时钟信号的时序图，也即电路中与门A3输出端输出的时钟信号的产生时序图。

如图6所示，在测试使能信号Test_se为高电平时，有效时钟为慢速的测试时钟ATE_clk，此时，寄存器D1的Q输出端输出为高电平。在测试使能信号Test_se由高电平变为低电平时，标志着待测试的芯片电路将由数据移位阶段进入数据捕获阶段。在下一个测试时钟ATE_clk的下降沿到来时，寄存器D1的Q输出端、也即寄存器S1的D输入端S1_D由高电平变为低电平，该电平变换信号依次向右移位，直至寄存器S6的Q输出端。在此过程中，时钟控制电路的最后输出时钟Clk_out将持续为低电平，直至选中工作时钟，或者测试使能信号Test_se重新变为高电平。

在寄存器S4及S5的下降沿取好后，将分别与寄存器D2及D3的输出作逻辑“与”运算，以确定是否选中该时钟域的电路进行测试。在寄存器D2及D3的输出均为高电平时，经与门A1、与门A2及或门OR1逻辑运算后，在或门OR1的输出端、也即寄存器D4的D输入端D4_D产生两个工作时钟宽度的工作时钟窗口信号。然后，用该工作时钟窗口信号作为工作时钟PLL_clk1的门控信号，经寄存器D4延时及与门A3滤波后，将得到宽度为两个工作时钟PLL_clk1宽度、且与工作时钟PLL_clk1同频率的捕获时钟信号A3_out。

在上述实施例中，由于时钟选择单元包括有两个寄存器D2及D3，因此，所产生的捕获时钟信号的宽度为两个工作时钟PLL_clk1宽度。若要改变捕获时钟信号的宽度，可以增加时钟选择单元中的寄存器个数，并将每个寄存器的输出分别与移位寄存器S1至S6中的输出作逻辑运算处理即可。

图4实施例的时钟切换控制电路主要存在下述几种主要工作模式：

(1)工作模式：

该模式下，测试模式信号Test_mode为高电平，多路选择器M2输出的时钟信号Clk_out为工作时钟PLL_clk1，即以工作时钟PLL_clk1作为芯片电路的内部时钟。

(2)旁路模式：

在该模式下，工作时钟旁路信号PLL_bypass为高电平，测试模式信号Test_mode为低电平，多路选择器M1选择测试时钟ATE_clk输出，且该测试时钟ATE_clk也为电路的最后输出时钟，即以测试时钟ATE_clk作为芯片电路的内部时钟。

(3)数据移位模式：

此时，测试模式信号Test_mode为低电平，测试使能信号Test_se为高电平，电路最后的输出时钟Clk_out仍为测试时钟ATE_clk，即以测试时钟ATE_clk作为芯片电路的内部时钟，进行数据移位操作。

(4)数据捕获模式：

此时，测试模式信号Test_mode为低电平，测试使能信号Test_se及工作时钟旁路信号PLL_bypass均为低电平，此时，电路最后的输出时钟Clk_out将输出与工作时钟PLL_clk1同频率的捕获时钟，也即以工作时钟PLL_clk1作为芯片电路的内部时钟。

需要说明的是，图4所示的电路连接图仅为图3中时钟切换控制电路的一个具体实施例，但并不局限于此。还可以根据芯片电路所需实际的时钟采用其他电路结构来实现，只要能够满足相应的捕获时钟需要、满足时钟在测试时钟和工作时钟间的切换时序即可。

以上实施例仅用以说明本发明的技术方案，而非对其进行限制；尽管参照前述实施例对本发明进行了详细的说明，对于本领域的普通技术人员来说，依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或替换，并不使相应技术方案的本质脱离本发明所要求保护的技术方案的精神和范围。

Claims

1.一种多时钟域测试电路，所述多时钟域包括若干个工作时钟；其特征在于，每个时钟域的工作时钟和测试时钟作为输入时钟分别连接至一个时钟切换控制电路，时钟切换控制电路的输出为工作电路提供相应的时钟；还包括时钟域选择电路，时钟域选择电路的输入端连接时钟域选择信号，时钟域选择电路的输出端分别连接至每个时钟域对应的时钟切换控制电路的使能端；

其中，时钟域选择电路包括若干个时钟域选择单元，每个时钟域选择单元对应一个时钟切换控制电路，每个时钟域选择单元的输出分别连接至对应的时钟切换控制电路的使能端；

时钟切换控制电路包括：

2.根据权利要求1所述的测试电路，其特征在于，测试电路还包括产生所述时钟选择控制信号的时钟选择控制信号产生单元，时钟选择控制信号产生单元的输入端一方面连接测试使能信号，另一方面连接工作时钟旁路信号。

3.根据权利要求2所述的测试电路，其特征在于，所述测试时钟延时调整单元及所述工作时钟延时调整单元采用寄存器来实现；所述工作时钟窗口信号产生单元及所述捕获时钟信号产生单元采用组合逻辑电路来实现；所述时钟域选择单元采用寄存器来实现；所述时钟选择控制信号产生单元采用组合逻辑电路来实现；所述时钟选择单元及所述工作模式选择单元采用多路选择器来实现。

4.一种多时钟域测试电路，所述多时钟域包括若干个工作时钟；其特征在于，每个时钟域的工作时钟和测试时钟作为输入时钟分别连接至一个时钟切换控制电路，时钟切换控制电路的输出为工作电路提供相应的时钟；还包括时钟域选择电路，时钟域选择电路的输入端连接时钟域选择信号，时钟域选择电路的输出端分别连接至每个时钟域对应的时钟切换控制电路的使能端；

时钟切换控制电路包括：

时钟选择单元，其输入端一方面连接捕获时钟信号产生单元的输出端，另一方面连接测试时钟，其控制端连接时钟选择控制信号，其输出端输出捕获时钟信号或测试时钟信号；

工作模式选择单元，其输入端一方面连接时钟选择单元的输出端，另一方面连接工作时钟，其控制端连接测试模式信号，其输出端输出实际时钟信号。

5.根据权利要求4所述的测试电路，其特征在于，测试电路还包括产生所述时钟选择控制信号的时钟选择控制信号产生单元，时钟选择控制信号产生单元的输入端一方面连接测试使能信号，另一方面连接工作时钟旁路信号。

6.根据权利要求5所述的测试电路，其特征在于，所述测试时钟延时调整单元及所述工作时钟延时调整单元采用寄存器来实现；所述工作时钟窗口信号产生单元及所述捕获时钟信号产生单元采用组合逻辑电路来实现；所述时钟域选择单元采用寄存器来实现；所述时钟选择控制信号产生单元采用组合逻辑电路来实现；所述时钟选择单元及所述工作模式选择单元采用多路选择器来实现。