CN103091621B - 一种长计时链的快速测试方法 - Google Patents

Abstract

本发明涉及一种长计时链的快速测试方法，包括以下步骤：准备 n 个计数器、 n-1 个时基选择器、 n-1 个时基控制模块；将计时周期 N 拆分为 N1 、 N2...Nn ；时钟信号对第 1 个计数器计数， N1 个时钟周期后，第 1 个计数器达到计数值 N1 ，第 1 个计数器产生进位信号 c1 ，第 1 个时基控制模块控制第 1 个时基选择器选择时钟信号作为第 2 个计数器的时基；时钟信号对第 n 个计数器进行计数，经过 Nn 个时钟周期后，第 n 个计数器达到计数值 N ，产生输出结果；计时时间为（ N1+N2+...Nn ）乘以时钟周期 T 。采用本发明的快速测试方法，不仅电路实现简单，而且不改变原设计的结构，保证了每级之间的连接传递，同时大大提高了达到测试时间。

Description

一种长计时链的快速测试方法

技术领域

本发明涉及一种长计时链的快速测试方法。

背景技术

在电路设计过程中，常常要实现以较快的时钟频率进行较长时间计时的功能。我们通常会采用两种方式来实现所需要的计时功能：一是采用一个位数较多计数器，在给定的时钟频率下，计算出规定计时时间所需要的时钟周期数，通过计数器的计数，以该数值作为计数器的比较值，实现计时的功能；二是采用几个较小的计数器，进行逐级计数。以图1所示的电路为例，将计时周期数N拆分为N=N1*N2*N3，第一级计数器COUNT1实现CLK到N1的计时，然后以该计数器的输出c1作为第二级计数器COUNT2的时基，实现N2的计时，然后再以N2的输出c2作为第三级计数器COUNT3的时基，实现N3的计时，COUNT3输出时，即为所需要的计时时间N*T（T为时钟周期）。

在对该功能进行测试的过程中，由于计时链较长，如果按照原有的时钟频率进行常规测试，测试成本高，效率低，以图1所示的电路为例，实际的测试时间也会是N1*N2*N3*T。这样的测试方法明显无法实际应用。通常采用三种方式来实现较快速的测试：一是提高测试时钟频率，减小时钟周期T，当时钟频率高于设计频率时，测试时间也会相应的缩短；二是在计数的过程中，在测试模式下采用较大的步长，由原来的每周期变化1改为变化一个较大的数，从而减少到达计时时间的时钟周期数，加快测试时间；三是在逐级计数方式实现的电路中，在测试模式下同时采用时钟频率作为几个小计数器的时基，将输出相与之后作为测试结果输出。以上几种快速测试的方式中，方式一如果时钟频率提高的不多，收益不大，提高的太多对电路性能要求太高，可能导致电路无法实现；方式二电路实现复杂，并且将会改变原设计的计时方式，结果可信度降低；方式三改变了原设计的电路结构，电路实现复杂，并且测试结果无法反应各级之间的连接关系。

发明内容

本发明的目的是提供一种长计时链的快速测试方法。

为达到上述目的，本发明采用的技术方案是：

一种长计时链的快速测试方法，包括以下步骤：

（1）、准备n个计数器、n-1个时基选择器以及n-1个时基控制模块；

（2）、将计时周期N拆分为N1、N2...Nn；

（3a）、时钟信号对第1个计数器进行计数，经过N1个时钟周期后，第1个计数器第一次达到计数值N1，产生第一次进位信号c1，第1个时基控制模块的输出信号控制第1个时基选择器选择时钟信号作为第2个计数器的时基；

（3b）、时钟信号对第2个计数器进行计数，经过N2个时钟周期后，第2个计数器第一次达到计数值N2，产生第一次进位信号c2，第2个时基控制模块的输出信号控制第2个时基选择器选择时钟信号作为第3个计数器的时基；

（3c）、时钟信号对第n个计数器进行计数，经过Nn个时钟周期后，第n个计数器第一次达到计数值N，产生输出结果；

（4）、计算始计数到产生计时输出结果所需要的时间为（N1+N2+...Nn）乘以时钟周期T；

上述中n为正整数。

针对现有的快速测试方法中的不足，为了在尽可能不改变原设计结构的情况下，使用最少的代价，最大程度减少测试时间，提高测试效率，对采用逐级计数的计时方式快速测试技术，计入快速测试模式，使电路能够较快的达到计时时间。具体的实现方式为：对除第一级之外的每级计数器的时基进行特别处理，加入一个2选1的时基选择器，一个时基为原设计中的上一级计数器输出，另一个时基为快速测试需要的时基，通常为时钟信号。在正常模式下，时基选择器的选择信号选择原设计的时基，即上一级计数器的输出；在快速模式下，电路复位后选择原设计的时基信号，如果本级计数器最低位出现首次翻转（也就是说上一级计数器实现了一次规定量程的计数并传递到了本级），则改变时基选择器的选择信号，选择快速测试需要的时基。

由于上述技术方案运用，本发明与现有技术相比具有下列优点：

采用本发明的快速测试方法，不仅电路实现简单，而且不改变原设计的结构，保证了每级之间的连接传递，同时大大提高了达到测试时间。

附图说明

附图1为现有技术中计时链的结构图；

附图2为本发明中计时链的结构图。

具体实施方式

下面结合附图及实施例对本发明作进一步描述：

如图1所示的快速测试电路，以3级计时为例，对除第一级计数器COUNT1之外的每级计数器的时基进行特别处理，加入一个2选1的时基选择器MUX1、MUX2，一个时基为原设计中的上一级计数器输c1、c2，另一个时基为快速测试需要的时基，通常为时钟信号CLK，同时加入一个时基控制模块SEL1、SEL2。

在正常模式下，时基选择器的选择信号选择原设计的时基，即上一级计数器的输出c1、c2，这样，时钟信号CLK对COUNT1进行计数，每当COUNT1达到一次N1，产生一次进位信号c1，COUNT2进行一次加1操作；每当COUNT2达到一次N2，产生一次进位信号c2，COUNT3进行一次加1操作，当COUNT3达到计数值N3时，电路达到需要的计时时间N1*N2*N3*T，产生计时输出结果OUT。

在快速测试模式下，电路复位后选择原设计的时基信号c1、c2，时钟信号CLK对COUNT1进行计数，经过N1个时钟周期后，COUNT1第一次达到计数值N1，产生第一次进位信号c1，此时COUNT2产生第一次加1计数，于是触发COUNT2=1的条件，时基控制模块SEL1的输出信号控制时基选择器MUX1选择CLK作为COUNT2的时基。

由于COUNT2的时基由c1变为CLK，在经过N2个时钟周期之后，COUNT2第一次达到计数值N2，产生第一次进位信号c2，此时COUNT3产生第一次加1计数，于是触发COUNT3=1的条件，时基控制模块SEL2的输出信号控制时基选择器MUX2选择CLK作为COUNT3的时基。

同理，由于COUNT3的时基由c2变为CLK，在经过N3个周期之后，COUNT3达到计数值N3，产生计时输出结果OUT。由计算可知，在快速测试模式下，从开始计数到产生计时输出结果，需要的时间仅为（N1+N2+N3）*T。

通过正常模式和快速测试模式的对比，以及对采用了快速测试技术电路的分析，可以得出以下几点结论：首先，快速测试模式大大缩短了产生计时输出结果OUT需要的时间，由原来的N1*N2*N3*T，缩短为（N1+N2+N3）*T。其次，由于时基控制模块输出信号的改变发生在下一级计数器达到计数值1之后，所以可以保证COUNT1到COUNT2的进位逻辑和COUNT2到COUNT3的进位逻辑均正常，从这个角度来说，保证了电路计时链路的完整。第三，计时输出结果OUT仍然时从COUNT3输出，不改变产生计时输出结果OUT的电路输出结构，保证了输出结果的可信度。

上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (2)

1.一种长计时链的快速测试方法，其特征在于：包括以下步骤：

（1）、准备n个计数器、n-1个时基选择器以及n-1个时基控制模块；

（2）、将计时周期N拆分为N1、N2...Nn；

（3a）、时钟信号对第1个计数器进行计数，经过N1个时钟周期后，第1个计数器第一次达到计数值N1，产生第一次进位信号c1，第1个时基控制模块的输出信号控制第1个时基选择器选择时钟信号作为第2个计数器的时基；

（3b）、时钟信号对第2个计数器进行计数，经过N2个时钟周期后，第2个计数器第一次达到计数值N2，产生第一次进位信号c2，第2个时基控制模块的输出信号控制第2个时基选择器选择时钟信号作为第3个计数器的时基；

（3c）、时钟信号对第n个计数器进行计数，经过Nn个时钟周期后，第n个计数器第一次达到计数值N，产生输出结果；

（4）、计算始计数到产生计时输出结果所需要的时间为（N1+N2+...Nn）乘以时钟周期T；

上述中n为不等于1的正整数。

2.根据权利要求1所述的一种长计时链的快速测试方法，其特征在于：所述的时基选择器为2选1时基选择器。