CN105807206A - 一种芯片测试时钟电路及其测试方法 - Google Patents
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Abstract
本发明提供一种芯片测试时钟电路及测试方法，包括n个时钟域、一时钟产生单元、n个两级MUX选择器、n个延时产生单元以及n‑1个相位捕捉单元，其中，下一个时钟域的测试时钟路径上,scan时钟经过两级MUX选择器后，达到相位捕捉单元,相位捕捉单元根据上一个延迟产生单元延迟后的时钟和当前时钟域的时钟，将当前时钟域的时钟相位统一到上一个时钟域,然后再经过当前延迟产生单元后送往当前时钟域作为scan shift时钟；如此可使每个时钟域之间产生固定的相位差,使得最终芯片进行scan测试时,每个时钟域的寄存器翻转动作不会集中在同一个时间点，解决了当前技术中由单个shift时钟造成的shift过程中容易出现功耗尖峰而带来的电源电压塌陷和电源线损坏的问题。
Description
技术领域
本发明涉及一种芯片测试时钟电路及其测试方法。
背景技术
在测试时序电路中，如果我们想知道电路的中间点的状态，这时就用到了scan test。具体来说，就是在SOC芯片设计电路时，把自认为的关键点连接到一个移位寄存器上去。一方面可以把内部节点的状态写入寄存器，这样就可以知道这个寄存器之前的电路工作是否正常；另外一方面，也可以把寄存器设置为输入装置，然后观察后面的输出，以此考证寄存器之后的电路工作的是否正常。
Scan的主要思想是要获得对触发器的控制和可观察性。通过对电路增加一个测试模式，使得当电路出于此模式时所有触发器在功能上构成一个或多个移位寄存器来实现的。这些移位寄存器的输入和输出可以变成原始输入与原始输出。这样，利用这个测试模式，通过将逻辑状态移位到移位寄存器的方法，可以把所有的触发器设置成任意需要的状态。类似地，可以通过将扫描寄存器的内容移位出来的方法观察触发器的状态。
Scan_test是SOC芯片测试的重要手段,但是随着大型SOC规模的不断增加也给scan测试带来很大的挑战,特别是目前的技术中所有的scan shift时钟都使用同一个时钟,由于芯片所有的寄存器都在scan链上,所以在shift过程中所有的寄存器都会随着shift时钟同时翻转，这在芯片规模较小时不是问题，但是当芯片规模增加到几千万个寄存器或者上亿个寄存器后,这么多的寄存器在同一时间进行翻转变化的功耗是非常可观的,而且由于翻转瞬间的时间点过于集中,会明显出现一个功耗的尖峰,这会大大增加测试供电电源电流负载突然增大造成电源电压突然塌陷的可能性造成scan fail,也大大提高了芯片内电源导线电流突然增大导致电源线损坏的可能性(在非scan模式下,寄存器通常不会都处于运行状态,而且寄存器分属于不同的异步时钟域,不会同一时刻翻转,所以正常运行时不会出现这种功耗尖峰)。
发明内容
本发明要解决的技术问题，在于提供一种芯片测试时钟电路及其测试方法，解决了当前技术中因大量单个shift时钟造成的shift过程的功耗尖峰而带来的电源电压塌陷和电源线损坏的问题，同时也可以满足bist测试和其他测试模式的需求。
本发明的芯片测试时钟电路是这样实现的：一种芯片测试时钟电路，包括时钟域1、时钟域2…时钟域n，还包括一时钟产生单元、n个两级MUX选择器、n个延时产生单元以及n-1个相位捕捉单元，其中，n≥2；
每所述两级MUX选择器的第一级连接bist测试模式信号，第二级连接scna测试模式信号；每个延时产生单元均连接delay调整控制信号；
每所述两级MUX选择器的第一级的两输入端均分别连接芯片外部的bist时钟和scna时钟，输出端则连接至对应第二级的一输入端，所有两级MUX选择器的第二级的另一输入端均连接所述时钟产生单元；
第一个两级MUX选择器的输出端通过第一个延时产生单元连接时钟域1；
第二个两级MUX选择器的输出端依次通过第一个相位捕捉单元、第二个延时产生单元连接时钟域2，且第一个相位捕捉单元还连接第一个延时产生单元；
第三个两级MUX选择器的输出端依次通过第二个相位捕捉单元、第三个延时产生单元连接时钟域3，且第二个相位捕捉单元还连接第二个延时产生单元；
以此类推；
第n个两级MUX选择器的输出端依次通过第n-1个相位捕捉单元、第n个延时产生单元连接时钟域n，且第n-1个相位捕捉单元还连接第n-1个延时产生单元。
进一步的，任一所述延时产生单元包括一延时选择器和依次串接的m个缓冲器模块，m≥2；串接后的m个缓冲器模块的输入端连接所述两级MUX选择器，每个缓冲器模块的输入端和输出端均连接至所述延时选择器一输入端，所述延时选择器的另一输入端作为delay调整控制信号的输入端，所述延时选择器的输出端作为延时产生单元的输出端。
进一步的，任一所述相位捕捉单元包括第一级寄存器和第二级寄存器；所述第一级寄存器的D端连接上一个延迟产生单元，Q端第二级级寄存器的D端，所述第二级寄存器Q端作为相位捕捉单元的输出端，所述第一级寄存器和第二级级寄存器的CK端连接所述两级MUX选择器。
进一步的，所述BIST测试模式信号和SCAN测试模式信号由芯片外部的测试机台控制，根据不同的测试模式来拉高对应的测试模式控制线。
本发明的芯片测试时钟电路的测试方法是这样实现的：一种芯片测试时钟电路及其测试方法，提供本发明上述的芯片测试时钟电路；
在scan模式下,scan时钟穿过两级MUX选择器；
所述时钟域1的测试时钟路径上,scan时钟穿过第一个两级MUX选择器后,达到第一个延迟产生单元,经过延迟后送往时钟域1作为scan shift时钟同时送往时钟域2的时钟路径；
所述时钟域2的测试时钟路径上,scan时钟同样经过第二个两级MUX选择器后，达到第一个相位捕捉单元,第一个相位捕捉单元根据第一个延迟产生单元延迟后的时钟和当前时钟域的时钟，将时钟域2的时钟相位统一到时钟域1,然后再经过第二个延迟产生单元后送往时钟域2作为scan shift时钟同时送往时钟域3的时钟路径；
如此循环直到所述时钟域n的测试时钟路径上,scan时钟同样经过第n个两级MUX选择器后，达到第n-1个相位捕捉单元,第n-1个相位捕捉单元根据第n-1个延迟产生单元延迟后的时钟和当前时钟域的时钟，将时钟域n的时钟相位统一到时钟域n-1,然后再经过第n个延迟产生单元后送往时钟域n作为scan shift时钟；
在bist模式下,bist时钟穿过两级MUX选择器；
所述时钟域1的测试时钟路径上,bist时钟穿过第一个两级MUX选择器后,达到第一个延迟产生单元,经过延迟后送往时钟域1作为bist shift时钟同时送往时钟域2的时钟路径；
所述时钟域2的测试时钟路径上,bist时钟同样经过第二个两级MUX选择器后，达到第一个相位捕捉单元,第一个相位捕捉单元根据第一个延迟产生单元延迟后的时钟和当前时钟域的时钟，将时钟域2的时钟相位统一到时钟域1,然后再经过第二个延迟产生单元后送往时钟域2作为bist shift时钟同时送往时钟域3的时钟路径；
如此循环直到所述时钟域n的测试时钟路径上,bist时钟同样经过第n个两级MUX选择器后，达到第n-1个相位捕捉单元,第n-1个相位捕捉单元根据第n-1个延迟产生单元延迟后的时钟和当前时钟域的时钟，将时钟域n的时钟相位统一到时钟域n-1,然后再经过第n个延迟产生单元后送往时钟域n作为bist shift时钟。
进一步的，所述delay调整控制信号在测试过程中根据需求进行调整。
进一步的，所述BIST测试模式信号和SCAN测试模式信号由芯片外部的测试机台控制，根据不同的测试模式来拉高对应的测试模式控制线。
本发明具有如下优点：
1.本发明使每个时钟域之间产生固定的相位差,使得最终芯片进行scan测试时,每个时钟域的寄存器翻转动作不会集中在同一个时间点，解决了当前技术中由单个shift时钟造成的shift过程中容易出现功耗尖峰而带来的电源电压塌陷和电源线损坏的问题；
2.也同时可以满足bist测试和其他测试模式的需求；
3.在串链时，充分考虑功能模式下的时钟走线，尽量共享功能模式的时钟走线，将功能模式下同一时钟域的寄存器串在一个链上,从而大幅减少IC实现过程中的工作量。
附图说明
下面参照附图结合实施例对本发明作进一步的说明。
图1为本发明芯片测试时钟电路的原理结构框图。
图2为本发明芯片测试时钟电路中的延时产生单元的结构框图。
图3为本发明芯片测试时钟电路中的延时产生单元的结构框图。
具体实施方式
如图1所示，本发明的芯片测试时钟电路包括n个时钟域，即时钟域1、时钟域2…时钟域n，还包括一时钟产生单元、n个两级MUX选择器、n个延时产生单元以及n-1个相位捕捉单元，其中，n≥2；
每所述两级MUX选择器的第一级连接bist测试模式信号，第二级连接scna测试模式信号；所述BIST测试模式信号和SCAN测试模式信号由芯片外部的测试机台控制，根据不同的测试模式来拉高对应的测试模式控制线。每个延时产生单元均连接delay调整控制信号，所述delay调整控制信号在测试过程中根据需求进行调整。
每所述两级MUX选择器的第一级的两输入端均分别连接芯片外部的bist时钟和scna时钟，输出端则连接至对应第二级的一输入端，所有两级MUX选择器的第二级的另一输入端均连接所述时钟产生单元；
第一个两级MUX选择器的输出端通过第一个延时产生单元连接时钟域1；
第二个两级MUX选择器的输出端依次通过第一个相位捕捉单元、第二个延时产生单元连接时钟域2，且第一个相位捕捉单元还连接第一个延时产生单元；
第三个两级MUX选择器的输出端依次通过第二个相位捕捉单元、第三个延时产生单元连接时钟域3，且第二个相位捕捉单元还连接第二个延时产生单元；
以此类推，即当前时钟域路径上的相位捕捉单元分别连接前一时钟域路径的延时产生单元的输出和当前时钟域路径上的延迟产生单元的输入；
第n个两级MUX选择器的输出端依次通过第n-1个相位捕捉单元、第n个延时产生单元连接时钟域n，且第n-1个相位捕捉单元还连接第n-1个延时产生单元。
基于本发明的芯片测试时钟电路，本发明的芯片测试时钟电路的测试方法包括scan模式和bist模式，具体过程如下：
在scan模式下,图1中scan测试模式信号为1,bist测试模式信号为0,scan时钟穿过两级MUX选择器；
所述时钟域1的测试时钟路径上,scna时钟穿过第一个两级MUX选择器后,达到第一个延迟产生单元,经过延迟后送往时钟域1作为scan shift时钟同时送往时钟域2的时钟路径；其中，对于时钟域1的测试时钟路径上而言，第一个延迟产生单元即为当前测试路径上的延迟产生单元；
所述时钟域2的测试时钟路径上,scan时钟同样经过第二个两级MUX选择器后，达到第一个相位捕捉单元,第一个相位捕捉单元根据第一个延迟产生单元延迟后的时钟和当前时钟域的时钟，将时钟域2的时钟相位统一到时钟域1,然后再经过第二个延迟产生单元后送往时钟域2作为scan shift时钟同时送往时钟域3的时钟路径；其中，对于时钟域2的测试时钟路径上而言，第二个延迟产生单元即为当前测试路径上的延迟产生单元，第一个相位捕捉单元即为当前测试路径上的相位捕捉单元，而第一个延迟产生单元即为上一测试路径上的延迟产生单元，简称上一个延迟产生单元；
如此循环直到所述时钟域n的测试时钟路径上,scan时钟同样经过第n个两级MUX选择器后，达到第n-1个相位捕捉单元,第n-1个相位捕捉单元根据第n-1个延迟产生单元延迟后的时钟和当前时钟域的时钟，将时钟域n的时钟相位统一到时钟域n-1,然后再经过第n个延迟产生单元后送往时钟域n作为scan shift时钟；其中，对于时钟域n的测试时钟路径上而言，第n个延迟产生单元即为当前测试路径上的延迟产生单元，第n-1个相位捕捉单元即为当前测试路径上的相位捕捉单元；而n-1延迟产生单元即为前一测试路径上的延迟产生单元；
在bist模式下,图1中，bist模式下的时钟相位控制方法和scan模式一样,只是bist测试模式信号为1,scan测试模式信号为0，bist时钟穿过两级MUX选择器；
所述时钟域1的测试时钟路径上,bist时钟穿过第一个两级MUX选择器后,达到第一个延迟产生单元,经过延迟后送往时钟域1作为bist shift时钟同时送往时钟域2的时钟路径；
所述时钟域2的测试时钟路径上,bist时钟同样经过第二个两级MUX选择器后，达到第一个相位捕捉单元,第一个相位捕捉单元根据第一个延迟产生单元延迟后的时钟和当前时钟域的时钟，将时钟域2的时钟相位统一到时钟域1,然后再经过第二个延迟产生单元后送往时钟域2作为bist shift时钟同时送往时钟域3的时钟路径；
如此循环直到所述时钟域n的测试时钟路径上,bist时钟同样经过第n个两级MUX选择器后，达到第n-1个相位捕捉单元,第n-1个相位捕捉单元根据第n-1个延迟产生单元延迟后的时钟和当前时钟域的时钟，将时钟域n的时钟相位统一到时钟域n-1,然后再经过第n个延迟产生单元后送往时钟域n作为bist shift时钟。
如图2所示，任一所述延时产生单元包括一延时选择器和依次串接的m个缓冲器模块，m≥2，且所有延时产生单元的m均相等；串接后的m个缓冲器模块的输入端连接所述两级MUX选择器，每个缓冲器模块的输入端和输出端均连接至所述延时选择器一输入端，所述延时选择器的另一输入端作为delay调整控制信号的输入端，所述延时选择器的输出端作为该延时产生单元的输出端。由于延迟产生单元由一个包括多个缓冲器模块的长buffer链构成,输出点可以根据配置在不同的buf输出点将信号输出,达到延迟可控的目的。
如图3所示，任一所述相位捕捉单元包括第一级寄存器和第二级寄存器；所述第一级寄存器的D端连接上一个延迟产生单元，Q端第二级级寄存器的D端，所述第二级寄存器Q端作为该相位捕捉单元的输出端，所述第一级寄存器和第二级级寄存器的CK端连接所述两级MUX选择器。使用上一个时钟域的延迟后时钟,对本时钟域时钟进行两次采样,可以将两次采样后的时钟信号相位统一到上一时钟域,以此实现相位捕捉功能。
综上所述，通过本发明的测试电路及测试方法,可以使每个时钟域之间产生固定的相位差,使得最终芯片进行scan测试时,每个时钟域的寄存器翻转动作不会集中在同一个时间点，而且相位时间差值可由延迟产生单元控制，delay调整控制信号在测试过程中根据需求可以调整,使各个时钟域之间的相位差调整到最佳状态。
虽然以上描述了本发明的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。
Claims (7)
1.一种芯片测试时钟电路，其特征在于：包括时钟域1、时钟域2…时钟域n，还包括一时钟产生单元、n个两级MUX选择器、n个延时产生单元以及n-1个相位捕捉单元，其中，n≥2；
每所述两级MUX选择器的第一级连接bist测试模式信号，第二级连接scna测试模式信号；每个延时产生单元均连接delay调整控制信号；
每所述两级MUX选择器的第一级的两输入端均分别连接芯片外部的bist时钟和scna时钟，输出端则连接至对应第二级的一输入端，所有两级MUX选择器的第二级的另一输入端均连接所述时钟产生单元；
第一个两级MUX选择器的输出端通过第一个延时产生单元连接时钟域1；
第二个两级MUX选择器的输出端依次通过第一个相位捕捉单元、第二个延时产生单元连接时钟域2，且第一个相位捕捉单元还连接第一个延时产生单元；
第三个两级MUX选择器的输出端依次通过第二个相位捕捉单元、第三个延时产生单元连接时钟域3，且第二个相位捕捉单元还连接第二个延时产生单元；
以此类推；
第n个两级MUX选择器的输出端依次通过第n-1个相位捕捉单元、第n个延时产生单元连接时钟域n，且第n-1个相位捕捉单元还连接第n-1个延时产生单元。
2.根据权利要求1所述的一种芯片测试时钟电路，其特征在于：任一所述延时产生单元包括一延时选择器和依次串接的m个缓冲器模块，m≥2；串接后的m个缓冲器模块的输入端连接所述两级MUX选择器，每个缓冲器模块的输入端和输出端均连接至所述延时选择器一输入端，所述延时选择器的另一输入端作为delay调整控制信号的输入端，所述延时选择器的输出端作为延时产生单元的输出端。
3.根据权利要求1所述的一种芯片测试时钟电路，其特征在于：任一所述相位捕捉单元包括第一级寄存器和第二级寄存器；所述第一级寄存器的D端连接上一个延迟产生单元，Q端第二级级寄存器的D端，所述第二级寄存器Q端作为相位捕捉单元的输出端，所述第一级寄存器和第二级级寄存器的CK端连接所述两级MUX选择器。
4.根据权利要求1所述的一种芯片测试时钟电路，其特征在于：所述BIST测试模式信号和SCAN测试模式信号由芯片外部的测试机台控制，根据不同的测试模式来拉高对应的测试模式控制线。
5.一种芯片测试时钟电路及其测试方法，其特征在于：提供如权利要求1所述的芯片测试时钟电路；
在scan模式下,scan时钟穿过两级MUX选择器；
所述时钟域1的测试时钟路径上,scna时钟穿过第一个两级MUX选择器后,达到第一个延迟产生单元,经过延迟后送往时钟域1作为scan shift时钟同时送往时钟域2的时钟路径；
所述时钟域2的测试时钟路径上,scan时钟同样经过第二个两级MUX选择器后，达到第一个相位捕捉单元,第一个相位捕捉单元根据第一个延迟产生单元延迟后的时钟和当前时钟域的时钟，将时钟域2的时钟相位统一到时钟域1,然后再经过第二个延迟产生单元后送往时钟域2作为scan shift时钟同时送往时钟域3的时钟路径；
如此循环直到所述时钟域n的测试时钟路径上,scan时钟同样经过第n个两级MUX选择器后，达到第n-1个相位捕捉单元,第n-1个相位捕捉单元根据第n-1个延迟产生单元延迟后的时钟和当前时钟域的时钟，将时钟域n的时钟相位统一到时钟域n-1,然后再经过第n个延迟产生单元后送往时钟域n作为scan shift时钟；
在bist模式下,bist时钟穿过两级MUX选择器；
所述时钟域1的测试时钟路径上,bist时钟穿过第一个两级MUX选择器后,达到第一个延迟产生单元,经过延迟后送往时钟域1作为bist shift时钟同时送往时钟域2的时钟路径；
所述时钟域2的测试时钟路径上,bist时钟同样经过第二个两级MUX选择器后，达到第一个相位捕捉单元,第一个相位捕捉单元根据第一个延迟产生单元延迟后的时钟和当前时钟域的时钟，将时钟域2的时钟相位统一到时钟域1,然后再经过第二个延迟产生单元后送往时钟域2作为bist shift时钟同时送往时钟域3的时钟路径；
如此循环直到所述时钟域n的测试时钟路径上,bist时钟同样经过第n个两级MUX选择器后，达到第n-1个相位捕捉单元,第n-1个相位捕捉单元根据第n-1个延迟产生单元延迟后的时钟和当前时钟域的时钟，将时钟域n的时钟相位统一到时钟域n-1,然后再经过第n个延迟产生单元后送往时钟域n作为bist shift时钟。
6.根据权利要求5所述的一种芯片测试时钟电路及其测试方法，其特征在于：所述delay调整控制信号在测试过程中根据需求进行调整。
7.根据权利要求5所述的一种芯片测试时钟电路及其测试方法，其特征在于：所述BIST测试模式信号和SCAN测试模式信号由芯片外部的测试机台控制，根据不同的测试模式来拉高对应的测试模式控制线。
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