CN102540059B - 数字半导体器件的测试装置及方法 - Google Patents
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Abstract
本发明公开了一种数字半导体器件的测试装置及方法，测试装置包括时序发生器模块、算法向量发生器模块、可编程数据选择器模块和测试模组，测试模组包括逻辑测试模块，波形格式控制器模块，管脚电路模块和数字比较模块，逻辑测试模块接收主时钟信号和第一测试向量，同时向波形格式控制器模块发送第二测试向量，在测试开始之前，将第一测试向量传输到所述逻辑测试模块中并存储，测试开始时，逻辑测试模块挑选存储的第一测试向量，组成第二测试向量，并传送到所述波形格式控制器模块。本发明对现有存储器测试仪功能进行了强化，使其不仅具备原有强大的存储器测试功能，并且兼具复杂逻辑器件测试的能力，同时极高的同测能力也是现有的逻辑测试仪所无法企及的，有效地降低了测试成本，节省了测试时间。
Description
技术领域
本发明涉及一种测试装置，尤其是一种数字半导体器件的测试装置。本发明还涉及一种测试方法，尤其是一种数字半导体器件的测试方法。
背景技术
逻辑测试仪的优点是数字通道灵活多变，向量发生器为SQPG模式，生成的向量变化复杂度高，向量存储深度大，缺点是数字通道数量少，单价贵，同测数相对较少；存储器测试仪结构如图1所示，主要由管脚电路模块（PE模块，Pin Electronics）、波形格式控制器模块（TGFC模块，Timing Generator Format Control）、数字比较模块（SC模块，Sense Control）、可编程数据选择器模块（PDS模块，Programmable Data Selector）、算法向量发生器模块（ALPG模块，Algorithmic Pattern Generator）和时序发生器模块（TG模块，Timing Generator）六部分组成测试硬件模块。所述算法向量发生器模块用于存放测试向量信息，当需要输出波形至待测器件（DUT，Device Under Test）时，所述算法向量发生器模块会根据时序发生器模块发送的主时钟信号输出测试向量至所述可编程数据选择器模块中，通过可编程数据选择器模块内部开关的切换，将测试向量传输到测试模组（PerPin）资源中，首先会经过各个待测模组的波形格式控制器模块中，波形格式控制器模块的作用是接收由时序发生器模块发送的主时钟信号，结合测试向量及波形格式生成测试需要的波形。然后所述波形格式控制器模块会将波形传送到所述管脚电路模块，管脚电路模块会将输出波形作一定电压幅度调整后，输出至待测模块的引脚（PAD）上。在比较周期，所述波形格式控制器模块会将波形传送到所述数字比较模块，用来和管脚电路模块的比较器的输出结果作对比，以判断待测器件的输出响应和测试向量的期待值是否一致，来决定功能测试结果的PASS/FAIL。这种存储器测试仪的优点是数字通道数量多，同测数多，缺点是向量发生器为ALPG模式，生成的向量变化复杂度低，向量存储深度较小。
由此看来，两种测试仪相互各有特点，目前即有高同测数，又能同时测试存储器芯片和逻辑芯片的测试仪，一般会在存储器测试仪中配置SQPG模块，但这样的解决方案的弊端是很多存储器测试仪都不支持SQPG，即使支持的话，安装该插件的费用也是非常高昂的，而且程序及向量需要重新开发，会增加额外的开发成本。
发明内容
本发明所要解决的技术问题是提供一种数字半导体器件的测试装置，以及采用这种数字半导体器件的测试装置实现的数字半导体器件的测试方法，能够对存储器测试仪的功能进行强化，使其兼具存储器和复杂逻辑器件的测试能力，减少设备购置，降低测试成本。
为解决上述技术问题，本发明数字半导体器件的测试装置的技术方案是，包括：
时序发生器模块，产生主时钟信号；
算法向量发生器模块，用于存放测试向量信息，当需要输出波形至待测器件时，算法向量发生器模块会根据时序发生器模块发送的主时钟信号输出第一测试向量至可编程数据选择器模块中，通过所述可编程数据选择器模块内部开关的切换，将第一测试向量传输到每个测试模组资源中；
可编程数据选择器模块，接收所述算法向量发生器模块输出的第一测试向量，通过内部开关的切换，将第一测试向量传输到测试模组资源中；
测试模组，包括逻辑测试模块，波形格式控制器模块，管脚电路模块和数字比较模块，其中：
逻辑测试模块，接收主时钟信号和所述算法向量发生器模块通过可编程数据选择器模块向测试模组发出的第一测试向量，同时向所述波形格式控制器模块发送第二测试向量，在测试开始之前，所述算法向量发生器模块通过所述可编程数据选择器模块将第一测试向量传输到所述逻辑测试模块中并存储，传送完毕后，逻辑测试模块中就存放了需要用于测试的所有向量信息，测试开始时，所述时序发生器模块发送主时钟信号到所述测试逻辑模块，同时发送时钟信号到所述波形格式控制器模块，所述逻辑测试模块挑选存储的第一测试向量，组成第二测试向量，并根据主时钟信号同步传送第二测试向量到所述波形格式控制器模块；
波形格式控制器模块，接收所述可编程数据选择器模块发来的第一测试向量或所述逻辑测试模块发来的第二测试向量，以及时钟信号，结合所述第一测试向量或及波形格式生成测试需要的波形；
管脚电路模块，接收所述波形格式控制器模块的输出波形，将输出波形进行一定电压幅度调整后，输出至待测器件的引脚上，并且接收待测器件反馈回来的信号，所述管脚电路模块上还设置有一个用来判断“0”信号和“1”信号的参考电压，在管脚电路模块的比较器中将反馈回来的信号与所述参考电压进行比较以判断反馈回来的信号是“0”还是“1”，并将比较的结果输出；
数字比较模块，接收所述波形格式控制器模块的输出波形以及管脚电路模块比较的结果，将二者进行对比，以判断待测器件的输出响应和测试向量的期待值是否一致，来决定功能测试结果的PASS/FAIL。
本发明还公开了一种采用上述数字半导体器件的测试装置实现的数字半导体器件的测试方法，其技术方案是，当需要输出波形至待测芯片时，所述算法向量发生器模块会根据所述时序发生器模块发送的主时钟信号输出第一测试向量至所述可编程数据选择器模块中，通过所述可编程数据选择器模块内部开关的切换，将第一测试向量传输到待测模组资源中，
如果是进行存储器件的测试，首先第一测试向量通过测试模组中的所述波形格式控制器模块，所述波形格式控制器模块接收由所述时序发生器模块发送的主时钟信号，结合第一测试向量及波形格式生成测试需要的波形，然后所述波形格式控制器模块会将生成的波形传送到所述管脚电路模块，所述管脚电路模块将该波形作一定电压幅度调整后，输出至待测器件的引脚上，所述管脚电路模块接收待测器件反馈回来的信号，所述管脚电路模块上还设置有一个用来判断“0”信号和“1”信号的参考电压，在管脚电路模块的比较器中将反馈回来的信号与所述参考电压进行比较以判断反馈回来的信号是“0”还是“1”，并将比较的结果输出；之后在比较周期，所述波形格式控制器模块会将波形传送到所述数字比较模块，用来和所述管脚电路模块中比较器的输出结果作对比，以判断待测器件的输出响应和测试向量的期待值是否一致，来决定功能测试结果的PASS/FAIL；
如果是进行逻辑器件的测试，在测试开始之前，所述算法向量发生器模块通过所述可编程数据选择器模块将第一测试向量传输到所述逻辑测试模块中，传送完毕后，逻辑测试模块中就存放了需要用于测试的所有向量信息，测试开始时，所述时序发生器模块发送主时钟信号到所述逻辑测试模块，同时发送时钟信号到所述波形格式控制器模块，所述逻辑测试模块挑选存储的第一测试向量，并组合生成第二测试向量，所述逻辑测试模块根据基本时钟同步传送第二测试向量到所述波形格式控制器模块，所述波形格式控制器模块接收由所述时序发生器模块发送的主时钟信号，结合第二测试向量及波形格式生成测试需要的波形，然后所述波形格式控制器模块会将生成的波形传送到所述管脚电路模块，所述管脚电路模块将该波形作一定电压幅度调整后，输出至待测器件的引脚上，所述管脚电路模块接收待测器件反馈回来的信号，在管脚电路模块的比较器中将反馈回来的信号与**进行比较，并将比较的结果输出；之后在比较周期，所述波形格式控制器模块会将波形传送到所述数字比较模块，用来和所述管脚电路模块中比较器的输出结果作对比，以判断待测器件的输出响应和测试向量的期待值是否一致，来决定功能测试结果的PASS/FAIL。
本发明对现有存储器测试仪功能进行了强化，使其不仅具备原有强大的存储器测试功能，并且兼具复杂逻辑器件测试的能力，同时极高的同测能力也是现有的逻辑测试仪所无法企及的，有效地降低了测试成本，节省了测试时间。
附图说明
下面结合附图及实施例对本发明进行进一步详细的描述。
图1为现有的存储器件的测试装置的结构示意图。
图2为本发明数字半导体器件的测试装置的结构示意图。
图3为本发明数字半导体器件的测试装置中逻辑测试模块存储第一测试向量的示意图。
图4为本发明数字半导体器件的测试装置中逻辑测试模块输出第二测试向量的示意图。
具体实施方式
本发明公开了一种数字半导体器件的测试装置，如图2所示，包括：
时序发生器模块，产生主时钟信号；
算法向量发生器模块，用于存放测试向量信息，当需要输出波形至待测器件时，算法向量发生器模块会根据时序发生器模块发送的主时钟信号输出第一测试向量至可编程数据选择器模块中，通过所述PDS内部开关的切换，将第一测试向量传输到每个测试模组资源中；
可编程数据选择器模块，接收所述算法向量发生器模块输出的第一测试向量，通过内部开关的切换，将第一测试向量传输到测试模组资源中；
测试模组，包括逻辑测试模块，波形格式控制器模块，管脚电路模块和数字比较模块，其中：
逻辑测试模块，接收主时钟信号和所述算法向量发生器模块通过可编程数据选择器模块向测试模组发出的第一测试向量，同时向所述波形格式控制器模块发送第二测试向量，在测试开始之前，所述算法向量发生器模块通过所述PDS将第一测试向量传输到所述逻辑测试模块中并存储，传送完毕后，逻辑测试模块中就存放了需要用于测试的所有向量信息，测试开始时，所述时序发生器模块发送主时钟信号到所述测试逻辑模块，同时发送时钟信号到所述波形格式控制器模块，所述逻辑测试模块挑选存储的第一测试向量，组成第二测试向量，并根据主时钟信号同步传送第二测试向量到所述波形格式控制器模块；
波形格式控制器模块，接收所述可编程数据选择器模块发来的第一测试向量或所述逻辑测试模块发来的第二测试向量，以及时钟信号，结合所述第一测试向量或及波形格式生成测试需要的波形；
管脚电路模块，接收所述波形格式控制器模块的输出波形，将输出波形进行一定电压幅度调整后，输出至待测器件的引脚上，并且接收待测器件反馈回来的信号，所述管脚电路模块上还设置有一个用来判断“0”信号和“1”信号的参考电压，在管脚电路模块的比较器中将反馈回来的信号与所述参考电压进行比较以判断反馈回来的信号是“0”还是“1”，并将比较的结果输出；
数字比较模块，接收所述波形格式控制器模块的输出波形以及管脚电路模块比较的结果，将二者进行对比，以判断待测器件的输出响应和测试向量的期待值是否一致，来决定功能测试结果的PASS/FAIL。
所述逻辑测试模块有两个端口，一个端口用来接收时序发生器模块发送的主时钟信号，另外一个端口是数据端口，既用于接收所述算法向量发生器模块的第一测试向量，又用于输出第二测试向量到所述波形格式控制器模块。
所述逻辑测试模块包括存储单元和控制单元，所述逻辑测试模块接收的第一测试向量存储在所述存储单元中，所述控制单元从所述存储单元中挑选第一测试向量生成所述第二测试向量。
所述测试模组为一个或多个，多个测试模组连接时并联连接，每个测试模组对应一个待测器件。
本发明还公开了一种采用上述数字半导体器件的测试装置实现的数字半导体器件的测试方法，当需要输出波形至待测芯片时，所述算法向量发生器模块会根据所述时序发生器模块发送的主时钟信号输出第一测试向量至所述可编程数据选择器模块中，通过所述可编程数据选择器模块内部开关的切换，将第一测试向量传输到待测模组资源中，
如果是进行存储器件的测试，首先第一测试向量通过测试模组中的所述波形格式控制器模块，所述波形格式控制器模块接收由所述时序发生器模块发送的主时钟信号，结合第一测试向量及波形格式生成测试需要的波形，然后所述波形格式控制器模块会将生成的波形传送到所述管脚电路模块，所述管脚电路模块将该波形作一定电压幅度调整后，输出至待测器件的引脚上，所述管脚电路模块接收待测器件反馈回来的信号，所述管脚电路模块上还设置有一个用来判断“0”信号和“1”信号的参考电压，在管脚电路模块的比较器中将反馈回来的信号与所述参考电压进行比较以判断反馈回来的信号是“0”还是“1”，并将比较的结果输出；之后在比较周期，所述波形格式控制器模块会将波形传送到所述数字比较模块，用来和所述管脚电路模块中比较器的输出结果作对比，以判断待测器件的输出响应和测试向量的期待值是否一致，来决定功能测试结果的PASS/FAIL；
如果是进行逻辑器件的测试，在测试开始之前，所述算法向量发生器模块通过所述可编程数据选择器模块将第一测试向量传输到所述逻辑测试模块中，传送完毕后，逻辑测试模块中就存放了需要用于测试的所有向量信息，测试开始时，所述时序发生器模块发送主时钟信号到所述逻辑测试模块，同时发送时钟信号到所述波形格式控制器模块，所述逻辑测试模块挑选存储的第一测试向量，并组合生成第二测试向量，所述逻辑测试模块根据基本时钟同步传送第二测试向量到所述波形格式控制器模块，所述波形格式控制器模块接收由所述时序发生器模块发送的主时钟信号，结合第二测试向量及波形格式生成测试需要的波形，然后所述波形格式控制器模块会将生成的波形传送到所述管脚电路模块，所述管脚电路模块将该波形作一定电压幅度调整后，输出至待测器件的引脚上，所述管脚电路模块接收待测器件反馈回来的信号，在管脚电路模块的比较器中将反馈回来的信号与**进行比较，并将比较的结果输出；之后在比较周期，所述波形格式控制器模块会将波形传送到所述数字比较模块，用来和所述管脚电路模块中比较器的输出结果作对比，以判断待测器件的输出响应和测试向量的期待值是否一致，来决定功能测试结果的PASS/FAIL。
在测试开始之前，所述第一测试向量为多个，所述多个第一测试向量分多次传送至所述逻辑测试模块。
图1所示的现有的测试装置，用于测试存储器件问题不大，但需要用来测试逻辑器件时，由于ALPG的向量深度有限，无法存放较大深度的向量，如果要测试复杂逻辑芯片时，目前只有将分成多个ALPG测试向量，多次运行，但连续执行两个向量中间一定会有间隔，因为很多逻辑芯片的测试向量中不能有波形中断，造成这些芯片在存储器测试仪上无法测试。
在本发明中，在测试逻辑器件的时候，先把所述算法向量发生器模块中的数据存放到逻辑测试模块中，如图3所示，在需要测试之前，所述时序发生器模块同时发送主时钟信号给算法向量发生器模块及逻辑测试模块中存储单元（MEMORY）的时钟端，此时算法向量发生器模块会输出第一测试向量及控制信号到可编程数据选择器模块，再传到逻辑测试模块中控制单元（Control Model），所述控制单元会分别将第一测试向量传到存储单元的数据端，控制信号传到存储单元的片选端、读写控制端等，这样第一测试向量就会随着主时钟信号同步存储到逻辑测试模块中。
把逻辑测试模块中的数据输出到所述波形格式控制器模块，如图4所示，测试开始时，时序发生器模块发送主时钟信号到测试逻辑模块，同时发送时钟信号到所述波形格式控制器模块，控制单元从存储单元中选择需要的第一测试向量，组合生成第二测试向量，逻辑测试模块会根据主时钟信号同步传送第二测试向量到所述波形格式控制器模块，TGFC买两块会结合第二测试向量及波形格式生成测试需要的波形。
然后所述波形格式控制器模块会将波形传送到管脚电路模块，管脚电路模块会将输出波形作一定电压幅度调整后，输出至待测器件的引脚上。在比较周期，波形格式控制器模块会将波形传送到数字比较模块，用来和管脚电路模块的比较器的输出结果作对比，以判断待测器件的输出响应和测试向量的期待值是否一致，来决定功能测试结果的PASS/FAIL。
综上所述，本发明对现有存储器测试仪功能进行了强化，使其不仅具备原有强大的存储器测试功能，并且兼具复杂逻辑器件测试的能力，同时极高的同测能力也是现有的逻辑测试仪所无法企及的，有效地降低了测试成本，节省了测试时间。
Claims (6)
1.一种数字半导体器件的测试装置，其特征在于，包括：
时序发生器模块，产生主时钟信号；
算法向量发生器模块，用于存放测试向量信息，当需要输出波形至待测器件时，算法向量发生器模块会根据时序发生器模块发送的主时钟信号输出第一测试向量至可编程数据选择器模块中，通过所述可编程数据选择器模块内部开关的切换，将第一测试向量传输到每个测试模组中；
可编程数据选择器模块，接收所述算法向量发生器模块输出的第一测试向量，通过内部开关的切换，将第一测试向量传输到测试模组中；
测试模组，包括逻辑测试模块，波形格式控制器模块，管脚电路模块和数字比较模块，其中：
逻辑测试模块，接收主时钟信号和所述算法向量发生器模块通过可编程数据选择器模块向测试模组发出的第一测试向量，同时向所述波形格式控制器模块发送第二测试向量，在测试开始之前，所述算法向量发生器模块通过所述可编程数据选择器模块将第一测试向量传输到所述逻辑测试模块中并存储，传送完毕后，逻辑测试模块中就存放了需要用于测试的所有向量信息，测试开始时，所述时序发生器模块发送主时钟信号到所述测试逻辑模块，同时发送时钟信号到所述波形格式控制器模块，所述逻辑测试模块挑选存储的第一测试向量，组成第二测试向量，并根据主时钟信号同步传送第二测试向量到所述波形格式控制器模块；
波形格式控制器模块，接收所述可编程数据选择器模块发来的第一测试向量或所述逻辑测试模块发来的第二测试向量，以及时钟信号，结合所述第一测试向量或及波形格式生成测试需要的波形；
管脚电路模块，接收所述波形格式控制器模块的输出波形，将输出波形进行一定电压幅度调整后，输出至待测器件的引脚上，并且接收待测器件反馈回来的信号，所述管脚电路模块上还设置有一个用来判断“0”信号和“1”信号的参考电压，在管脚电路模块的比较器中将反馈回来的信号与所述参考电压进行比较以判断反馈回来的信号是“0”还是“1”，并将比较的结果输出；
数字比较模块，接收所述波形格式控制器模块的输出波形以及管脚电路模块比较的结果，将二者进行对比，以判断待测器件的输出响应和测试向量的期待值是否一致，来决定功能测试结果的PASS/FAIL。
2.根据权利要求1所述的数字半导体器件的测试装置，其特征在于，所述逻辑测试模块有两个端口，一个端口用来接收时序发生器模块发送的主时钟信号，另外一个端口是数据端口，既用于接收所述算法向量发生器模块的第一测试向量，又用于输出第二测试向量到所述波形格式控制器模块。
3.根据权利要求1所述的数字半导体器件的测试装置，其特征在于，所述逻辑测试模块包括存储单元和控制单元，所述逻辑测试模块接收的第一测试向量存储在所述存储单元中，所述控制单元从所述存储单元中挑选第一测试向量生成所述第二测试向量。
4.根据权利要求1所述的数字半导体器件的测试装置，其特征在于，所述测试模组为一个或多个，多个测试模组连接时并联连接，每个测试模组对应一个待测器件。
5.一种采用如权利要求1-4中任意一项所述的数字半导体器件的测试装置实现的数字半导体器件的测试方法，其特征在于，当需要输出波形至待测芯片时，所述算法向量发生器模块会根据所述时序发生器模块发送的主时钟信号输出第一测试向量至所述可编程数据选择器模块中，通过所述可编程数据选择器模块内部开关的切换，将第一测试向量传输到测试模组中，
如果是进行存储器件的测试，首先第一测试向量通过测试模组中的所述波形格式控制器模块，所述波形格式控制器模块接收由所述时序发生器模块发送的主时钟信号，结合第一测试向量及波形格式生成测试需要的波形，然后所述波形格式控制器模块会将生成的波形传送到所述管脚电路模块，所述管脚电路模块将该波形作一定电压幅度调整后，输出至待测器件的引脚上，所述管脚电路模块接收待测器件反馈回来的信号，所述管脚电路模块上还设置有一个用来判断“0”信号和“1”信号的参考电压，在管脚电路模块的比较器中将反馈回来的信号与所述参考电压进行比较以判断反馈回来的信号是“0”还是“1”，并将比较的结果输出；之后在比较周期，所述波形格式控制器模块会将波形传送到所述数字比较模块，用来和所述管脚电路模块中比较器的输出结果作对比，以判断待测器件的输出响应和测试向量的期待值是否一致，来决定功能测试结果的PASS/FAIL；
如果是进行逻辑器件的测试，在测试开始之前，所述算法向量发生器模块通过所述可编程数据选择器模块将第一测试向量传输到所述逻辑测试模块中，传送完毕后，逻辑测试模块中就存放了需要用于测试的所有向量信息，测试开始时，所述时序发生器模块发送主时钟信号到所述逻辑测试模块，同时发送时钟信号到所述波形格式控制器模块，所述逻辑测试模块挑选存储的第一测试向量，并组合生成第二测试向量，所述逻辑测试模块根据基本时钟同步传送第二测试向量到所述波形格式控制器模块，所述波形格式控制器模块接收由所述时序发生器模块发送的主时钟信号，结合第二测试向量及波形格式生成测试需要的波形，然后所述波形格式控制器模块会将生成的波形传送到所述管脚电路模块，所述管脚电路模块将该波形作一定电压幅度调整后，输出至待测器件的引脚上，所述管脚电路模块接收待测器件反馈回来的信号，在管脚电路模块的比较器中将反馈回来的信号与VO(Voltage Output)生成的比较电平进行比较，并将比较的结果输出；之后在比较周期，所述波形格式控制器模块会将波形传送到所述数字比较模块，用来和所述管脚电路模块中比较器的输出结果作对比，以判断待测器件的输出响应和测试向量的期待值是否一致，来决定功能测试结果的PASS/FAIL。
6.根据权利要求5所述数字半导体器件的测试方法，其特征在于，在测试开始之前，所述第一测试向量为多个，所述多个第一测试向量分多次传送至所述逻辑测试模块。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010606331.1A CN102540059B (zh) | 2010-12-27 | 2010-12-27 | 数字半导体器件的测试装置及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010606331.1A CN102540059B (zh) | 2010-12-27 | 2010-12-27 | 数字半导体器件的测试装置及方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102540059A CN102540059A (zh) | 2012-07-04 |
| CN102540059B true CN102540059B (zh) | 2014-07-09 |
Family
ID=46347418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010606331.1A Active CN102540059B (zh) | 2010-12-27 | 2010-12-27 | 数字半导体器件的测试装置及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102540059B (zh) |
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2010
- 2010-12-27 CN CN201010606331.1A patent/CN102540059B/zh active Active
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| CN102540059A (zh) | 2012-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI Effective date: 20140108 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20140108 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201203, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge Applicant before: Shanghai Huahong NEC Electronics Co., Ltd. |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |