CN115469208A - 一种芯片扫描测试电路及芯片 - Google Patents
一种芯片扫描测试电路及芯片 Download PDFInfo
- Publication number
- CN115469208A CN115469208A CN202211053849.6A CN202211053849A CN115469208A CN 115469208 A CN115469208 A CN 115469208A CN 202211053849 A CN202211053849 A CN 202211053849A CN 115469208 A CN115469208 A CN 115469208A
- Authority
- CN
- China
- Prior art keywords
- clock
- input
- frequency logic
- terminal
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2882—Testing timing characteristics
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
本发明公开了一种芯片扫描测试电路及芯片，其中一种芯片扫描测试电路包括：至少一个高频逻辑模块以及至少一个低频逻辑模块；至少一个时钟控制器；第一时钟输入端，用于接收外部测试时钟信号；选择模块，选择模块的第一输入端与时钟控制器连接，选择模块第二输入端与第一时钟输入端连接，选择模块的输出端分别与高频逻辑模块以及低频逻辑模块连接；模式控制端，与选择模块的受控端连接。以此，通过选择模块控制输出的时钟信号，使得低频逻辑模块无需连接在时钟控制器后亦可以获取测试时钟信号，有利于提高测试覆盖率，同时，无需在低频逻辑模块前插入与其对应的时钟控制器，有利于减少片上时钟控制器数量，节省芯片面积，降低成本。
Description
技术领域
本发明涉及芯片扫描测试领域，特别涉及一种芯片扫描测试电路及芯片。
背景技术
为了检测芯片即集成电路是否存在缺陷，会对芯片进行扫描(SCAN)测试。基于时序单元与故障逻辑模型连接的结构，测试过程大致可分为移位输入阶段以及俘获输出阶段，移位输阶段中对时序单元输入不同的测试向量，俘获输出阶段中获取时序单元输出的结果向量，根据测试向量和结果向量能够获知芯片是否存在缺陷。
在位移输入阶段与俘获输出阶段使用的时钟信号可能不同，按照俘获输出阶段中使用的时钟频率大小可分为慢速(normal scan)测试以及同速(at speed scan)测试，慢速测试通常采用自动化测试设备(ATE)的外部输入时钟信号，同速测试一般采用芯片内部的片上时钟信号，同速测试能够模拟实际工作的时钟频率能够更加准确地反映芯片是否存在缺陷。
参考图3，现有技术中，芯片里的所有测试时钟都经过时钟控制器900(OCCController)进行控制，芯片内所有的待测逻辑模块910都连接在时钟控制器900后，否则不能获取测试时钟，导致芯片内许多小逻辑模块难以处理，降低测试覆盖率。另外，待测逻辑模块900内无论高频逻辑模块还是低频逻辑模块都需要对应一个时钟控制器900，导致时钟控制器900的数量较多，浪费芯片面积，并且成本升高。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出一种芯片扫描测试电路及芯片，其能够提高测试覆盖率、节省芯片面积并且降低成本。
根据本发明第一方面实施例的一种芯片扫描测试电路，包括：至少一个高频逻辑模块以及至少一个低频逻辑模块；至少一个时钟控制器；第一时钟输入端，用于接收外部测试时钟信号；选择模块，所述选择模块的第一输入端与所述时钟控制器连接，所述选择模块第二输入端与所述第一时钟输入端连接，所述选择模块的输出端分别与所述高频逻辑模块以及所述低频逻辑模块连接；模式控制端，与所述选择模块的受控端连接。
根据本发明实施例的一种芯片扫描测试电路，至少具有如下有益效果：第一时钟输入端可以获取外部测试时钟信号，在需要进行慢速测试时，通过控制模式控制端的电平，令选择模块选择从第二输入端输入的外部慢速测试时钟信号输出至高频逻辑模块以及低频逻辑模块，以对高频逻辑模块以及低频逻辑模块进行慢速测试。在需要进行同速测试时，模式控制端的电平改变，使得选择模块选择从第一输入端子输入的时钟信号，即时钟控制器产生的同速测试时钟信号输出至高频逻辑模块，实现对高频逻辑模块进行同速测试，同速测试时钟信号无需输出至低频逻辑模块。通过改变模式控制端的电平，即可选择慢速测试模式或同速测试模式。以此，通过选择模块控制输出至高频逻辑模块以及低频逻辑模块的时钟信号，使得低频逻辑模块无需连接在时钟控制器后亦可以获取测试时钟信号，有利于提高测试覆盖率，同时，无需在低频逻辑模块前插入与其对应的时钟控制器，有利于减少片上时钟控制器数量，节省芯片面积，降低成本。
根据本发明的一些实施例，还包括晶振时钟输入端以及第二时钟输入端，所述时钟控制器的第一输入端与所述晶振时钟输入端连接，所述时钟控制器的第二输入端与所述第二时钟输入端连接。
根据本发明的一些实施例，还包括晶振时钟输入端，所述时钟控制器的第一输入端与所述晶振时钟输入端连接，所述时钟控制器的第二输入端与所述第一时钟输入端连接。
根据本发明的一些实施例，所述选择模块包括与所述时钟控制器一一对应的第一数据选择器，所述第一数据选择器的第一输入端与对应的所述时钟控制器连接，所述第一数据选择器的第二输入端与所述第一时钟输入端连接，所述第一数据选择器的输出端与所述高频逻辑模块连接，所述第一数据选择器的受控端与所述模式控制端连接。
根据本发明的一些实施例，所述选择模块还包括至少一个第二数据选择器，所述第二数据选择器的输入端与所述第一时钟输入端连接，所述第二数据选择器的输出端与所述低频逻辑模块连接，所述第二数据选择器的受控端与所述模式控制端连接。
根据本发明的一些实施例，还包括反相器，所述模式控制端分别与所述时钟控制器的受控端以及所述反相器的输入端连接，所述反相器的输出端与所述选择模块的受控端连接。
根据本发明的一些实施例，还包括第一导通控制单元以及第二导通控制单元，所述第一时钟输入端分别与所述第一导通控制单元的输入端以及所述第二导通控制单元的输入端连接，所述第一导通控制单元的输出端与所述时钟控制器连接，所述第二导通控制单元的输出端与所述选择模块的第二输入端连接，所述第一导通控制单元的受控端与所述模式控制端连接，所述第二导通控制单元的受控端与所述反相器的输出端连接。
根据本发明的一些实施例，所述高频逻辑模块包括第一时序单元、高频逻辑单元、第一扫描输入端、第一扫描使能端以及第一俘获输出端，所述第一时序单元的输入端与所述第一扫描输入端连接，所述第一时序单元的使能端与所述第一扫描使能端连接，所述第一时序单元的时钟端与所述选择模块的输出端连接，所述高频逻辑单元与所述第一时序单元连接，所述第一时序单元的输出端与所述第一俘获输出端连接。
根据本发明的一些实施例，所述低频逻辑模块包括第二时序单元、低频逻辑单元、第二扫描输入端、第二扫描使能端以及第二俘获输出端，所述第二时序单元的输入端与所述第二扫描输入端连接，所述第二时序单元的使能端与所述第二扫描使能端连接，所述第二时序单元的时钟端与所述选择模块的输出端连接，所述低频逻辑单元与所述第二时序单元连接，所述第二时序单元的输出端与所述第二俘获输出端连接。
根据本发明第二方面实施例的芯片，包括集成电路，所述集成电路包括上述的一种芯片扫描测试电路。
根据本发明实施例的芯片，至少具有如下有益效果：对集成电路各个端口输入合适电频或信号，以进行芯片扫描测试时，具体为：对第一时钟输入端输入测试时钟信号，在需要进行慢速测试时，通过控制模式控制端的电平，令选择模块选择从第二输入端输入的慢速测试时钟信号输出至高频逻辑模块以及低频逻辑模块，以对高频逻辑模块以及低频逻辑模块进行慢速测试。在需要进行同速测试时，改变模式控制端的电平，使得选择模块选择从第一输入端子输入的时钟信号，即时钟控制器产生的同速测试时钟信号输出至高频逻辑模块，实现对高频逻辑模块进行同速测试，同速测试时钟信号无需输出至低频逻辑模块。通过改变模式控制端的电平，即可选择慢速测试模式或同速测试模式。以此，通过选择模块控制输出至高频逻辑模块以及低频逻辑模块的时钟信号，使得低频逻辑模块无需连接在时钟控制器后亦可以获取测试时钟信号，有利于提高测试覆盖率，同时，无需在低频逻辑模块前插入与其对应的时钟控制器，有利于减少片上时钟控制器数量，节省芯片面积，降低成本。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1为本发明其中一种实施例的电路示意图；
图2为本发明另一种实施例的电路示意图；
图3为现有技术中的电路示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
如图1和图2所示，根据本发明实施例的一种芯片扫描测试电路，包括：至少一个高频逻辑模块100以及至少一个低频逻辑模块200；至少一个时钟控制器300；第一时钟输入端400，用于接收外部测试时钟信号；选择模块500，所述选择模块500的第一输入端与所述时钟控制器300连接，所述选择模块500第二输入端与所述第一时钟输入端400连接，所述选择模块500的输出端分别与所述高频逻辑模块100以及所述低频逻辑模块200连接；模式控制端600，与所述选择模块500的受控端连接。
第一时钟输入端400可以获取外部测试时钟信号，在需要进行慢速测试时，通过控制模式控制端600的电平，令选择模块500选择从第二输入端输入的外部慢速测试时钟信号输出至高频逻辑模块100以及低频逻辑模块200，以对高频逻辑模块100以及低频逻辑模块200进行慢速测试。在需要进行同速测试时，模式控制端600的电平改变，使得选择模块500选择从第一输入端子输入的时钟信号，即时钟控制器300产生的同速测试时钟信号输出至高频逻辑模块100，实现对高频逻辑模块100进行同速测试，同速测试时钟信号无需输出至低频逻辑模块200。通过改变模式控制端600的电平，即可选择慢速测试模式或同速测试模式。以此，通过选择模块500控制输出至高频逻辑模块100以及低频逻辑模块200的时钟信号，使得低频逻辑模块200无需连接在时钟控制器300后亦可以获取测试时钟信号，有利于提高测试覆盖率，同时，无需在低频逻辑模块200前插入与其对应的时钟控制器300，有利于减少片上时钟控制器300数量，节省芯片面积，降低成本。
参照图1，在本发明的一些实施例中，还包括晶振时钟输入端310以及第二时钟输入端320，所述时钟控制器300的第一输入端与所述晶振时钟输入端310连接，所述时钟控制器300的第二输入端与所述第二时钟输入端320连接。
作为本发明的其中一种实施例，时钟控制器300通过晶振时钟输入端310从芯片内的晶振电路获取晶振时钟信号，并且通过第二时钟输入端320获取外部输入的测试时钟信号，以将晶振时钟信号与外部输入的测试时钟信号整合，进而在移位输入阶段产生对应的启动时钟，在俘获输出阶段产生俘获时钟，达到同速测试的目的。
参照图2，在本发明的一些实施例中，还包括晶振时钟输入端310，所述时钟控制器300的第一输入端与所述晶振时钟输入端310连接，所述时钟控制器300的第二输入端与所述第一时钟输入端400连接。
作为本发明的另一种实施例，时钟控制器300通过晶振晶振时钟输入端310从芯片内的晶振电路获取晶振时钟信号，并且通过第一时钟输入端400获取外部输入的测试时钟信号，以将晶振时钟信号与外部输入的测试时钟信号整合，进而在移位输入阶段产生对应的启动时钟，在俘获输出阶段产生俘获时钟，达到同速测试的目的。以此结构，第一时钟输入端400同时作为选择模块500、时钟控制器300的外部时钟信号来源，无需设置第二时钟输入端320，减少端口数量，有利于简化电路结构。
在芯片中，端口(IO口、管脚)是非常珍贵而有限的资源，因此，通过采用第一时钟端400同时作为选择模块500和时钟控制器300的外部时钟信号来源，减少端口占用，达到节省端口的效果，有利于节省芯片面积成本，或者将节省下来的端口用于其他功能实现，有利于增强芯片功能，提高芯片功能的竞争力。
参照图1和图2，在本发明的一些实施例中，所述选择模块500包括与所述时钟控制器300一一对应的第一数据选择器510，所述第一数据选择器510的第一输入端与对应的所述时钟控制器300连接，所述第一数据选择器510的第二输入端与所述第一时钟输入端400连接，所述第一数据选择器510的输出端与所述高频逻辑模块100连接，所述第一数据选择器510的受控端与所述模式控制端600连接。
第一数据选择器510根据受控端的电平，即模式控制端600的电平选择导通的通道。在低速测试时，第一数据选择器510选择第一输入端获取的外部测试时钟传输至高频逻辑模块100；在同速测试时，第一数据选择器510选择第二输入从时钟控制器300获取的同速测试时钟信号传输至高频逻辑模块100。第一数据选择器510能够在低速测速时防止时钟选择器产生影响，提高测试的可靠性，并且控制简单，有利于方便测试设计。
参照图1和图2，在本发明的一些实施例中，所述选择模块500还包括至少一个第二数据选择器520，所述第二数据选择器520的输入端与所述第一时钟输入端400连接，所述第二数据选择器520的输出端与所述低频逻辑模块200连接，所述第二数据选择器520的受控端与所述模式控制端600连接。
第二数据选择器520根据受控端的电平，即模式控制端600的电平选择导通的通道。在低速测试时，第二数据选择器520选择第一输入端获取的外部测试时钟传输至低频逻辑模块200；在同速测试时，低频逻辑模块200无需参与同速测试，第二数据选择器520无需将同速测试时钟信号传输至低频逻辑模块200。采用第二数据器结构有利于提高测试的可靠性，并且控制简单，方便测试设计。
参考图1，在本发明的一些实施例中，第二数据选择器520的第一输入端与晶振时钟输入端310连接，第二数据选择器520的第二输入端与第一时钟输入端400连接。
以此结构，在同速测试时，第二数据选择器520将晶振时钟信号传输至低频逻辑模块200，令低频逻辑模块200模拟实际工作状态，有助于高频逻辑模块100的同速测试更加稳定。
参照图2，在本发明的一些实施例中，还包括反相器700，所述模式控制端600分别与所述时钟控制器300的受控端以及所述反相器700的输入端连接，所述反相器700的输出端与所述选择模块500的受控端连接。
为了方便测试，时钟控制器300一般设有受控端，模式控制端600与时钟控制器300连接能够控制时钟控制器300工作，并且模式控制端600通过反向器与选择模块500的受控端连接，在低速测试时，时钟控制器300停止工作，选择模块500令第一时钟输入端400的外部测试时钟信号传输至高频逻辑模块100以及低频逻辑模块200；在同速测试时，时钟控制器300启动工作，选择模块500令时钟控制器300产生的同速测试时钟信号传输至高频逻辑模块100。以此结构，模式控制端600能够同时控制时钟控制器300以及选择模块500，无需额外单独设置控制时钟控制器300的端口，有利于简化电路结构，令控制更加简便。
由于在芯片中的端口是珍贵而有限的资源，因此，通过模式控制端600同时控制时钟控制器300以及选择模块500工作，无需设置两个相应的控制端，减少端口占用，达到节省端口的效果，有利于节省芯片面积成本，或者将节省下来的端口用于其他功能实现，有利于芯片其他功能的设计实现，提高端口的利用效率。
参照图2，在本发明的一些实施例中，还包括第一导通控制单元311以及第二导通控制单元312，所述第一时钟输入端400分别与所述第一导通控制单元311的输入端以及所述第二导通控制单元312的输入端连接，所述第一导通控制单元311的输出端与所述时钟控制器300连接，所述第二导通控制单元312的输出端与所述选择模块500的第二输入端连接，所述第一导通控制单元311的受控端与所述模式控制端600连接，所述第二导通控制单元312的受控端与所述反相器700的输出端连接。
在低速测试时，模式控制端600令第一导通控制单元311截止并且第二导通控制单元312导通，使第一时钟输入端400的外部测试时钟信号能够通过第二导通控制单元312传输至选择模块500，并且选择模块500将外部测试时钟信号传输至高频逻辑模块100以及低频逻辑模块200；在同速测试时，模式控制端600令第一导通控制单元311导通并且第二导通控制单元312截止，使得第一时钟输入端400的外部测试时钟信号能够通过第一导通控制单元311传输至时钟控制器300，进而时钟控制器300能够产生同速测试时钟信号传输至选择模块500，选择模块500将同速测试时钟信号传输至高频逻辑模块100。以此结构，模式控制端600通过控制第一导通控制单元311、第二导通控制单元312，能够控制第一时钟输入端400的输入信号传输至选择模块500或是时钟控制器300，即选择模块500与时钟控制器300共用同一个端口获取外部测试时钟信号，有利于减少测试端口数量，简化测试控制，有利于方便测试设计。
采用第一导通控制单元311与第二导通控制单元312，令时钟控制器300与选择模块500的外部测试时钟信号来源于同一个端口，即第一时钟输入端400，能够减少占用芯片的端口资源，达到节省端口的效果，有利于节省芯片面积成本，并且令测试控制更加方便；或者将节省下来的端口用于其他功能实现，有利于芯片的功能扩展。
第一导通控制单元311以及第二导通控制单元312可以是与门电路的实施方式。
参照图1，在本发明的一些实施例中，所述高频逻辑模块100包括第一时序单元110、高频逻辑单元120、第一扫描输入端130、第一扫描使能端140以及第一俘获输出端150，所述第一时序单元110的输入端与所述第一扫描输入端130连接，所述第一时序单元110的使能端与所述第一扫描使能端140连接，所述第一时序单元110的时钟端与所述选择模块500的输出端连接，所述高频逻辑单元120与所述第一时序单元110连接，所述第一时序单元110的输出端与所述第一俘获输出端150连接。
在位移输入阶段，控制第一扫描使能端140，使得第一时序单元110处于输入状态，通过第一扫描输入端130将测试向量输入至第一时序单元110；在俘获输出阶段，更改第一扫描使能端140电平，使得第一时序单元110处于正常工作状态，第一时序单元110与高频逻辑单元120连接进行工作，进而在第一俘获输出端150能够获取结果向量。根据测试向量与结果向量是否对应，能够获知高频逻辑单元120是否存在缺陷，实现检测芯片是否存在缺陷的效果。
参照图2，在本发明的一些实施例中，所述低频逻辑模块200包括第二时序单元210、低频逻辑单元220、第二扫描输入端230、第二扫描使能端240以及第二俘获输出端250，所述第二时序单元210的输入端与所述第二扫描输入端230连接，所述第二时序单元210的使能端与所述第二扫描使能端240连接，所述第二时序单元210的时钟端与所述选择模块500的输出端连接，所述低频逻辑单元220与所述第二时序单元210连接，所述第二时序单元210的输出端与所述第二俘获输出端250连接。
在位移输入阶段，控制第二扫描使能端240，使得第二时序单元210处于输入状态，通过第二扫描输入端230将测试向量输入至第二时序单元210；在俘获输出阶段，更改第二扫描使能端240电平，使得第二时序单元210处于正常工作状态，第二时序单元210与低频逻辑单元220连接进行工作，进而在第一俘获输出端150能够获取结果向量。根据测试向量与结果向量是否对应，能够获知低频逻辑单元220是否存在缺陷，实现检测芯片是否存在缺陷的效果。
第一时序单元110、第二时序单元120可以是包括多个级联的扫描用触发器的实施方式。高频逻辑单元120、低频逻辑单元220可以是包括与门、或门、同或门、异或门等逻辑电路的实施方式。
参照图1和图2，根据本发明的第二方面实施例的芯片，包括集成电路，所述集成电路包括上述的一种芯片扫描测试电路。
对集成电路各个端口输入合适电频或信号，以进行芯片扫描测试时，具体为：对第一时钟输入端400输入测试时钟信号，在需要进行慢速测试时，通过控制模式控制端600的电平，令选择模块500选择从第二输入端输入的慢速测试时钟信号输出至高频逻辑模块100以及低频逻辑模块200，以对高频逻辑模块100以及低频逻辑模块200进行慢速测试。在需要进行同速测试时，改变模式控制端600的电平，使得选择模块500选择从第一输入端子输入的时钟信号，即时钟控制器300产生的同速测试时钟信号输出至高频逻辑模块100，实现对高频逻辑模块100进行同速测试，同速测试时钟信号无需输出至低频逻辑模块200。通过改变模式控制端600的电平，即可选择慢速测试模式或同速测试模式。以此，通过选择模块500控制输出至高频逻辑模块100以及低频逻辑模块200的时钟信号，使得低频逻辑模块200无需连接在时钟控制器300后亦可以获取测试时钟信号，有利于提高测试覆盖率，同时，无需在低频逻辑模块200前插入与其对应的时钟控制器300，有利于减少片上时钟控制器300数量，节省芯片面积，降低成本。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
当然，本发明创造并不局限于上述实施方式，熟悉本领域的技术人员在不违背本发明精神的前提下还可作出等同变形或替换，这些等同的变型或替换均包含在本申请权利要求所限定的范围内。
Claims (10)
1.一种芯片扫描测试电路，其特征在于，包括：
至少一个高频逻辑模块(100)以及至少一个低频逻辑模块(200)；
至少一个时钟控制器(300)；
第一时钟输入端(400)，用于接收外部测试时钟信号；
选择模块(500)，所述选择模块(500)的第一输入端与所述时钟控制器(300)连接，所述选择模块(500)第二输入端与所述第一时钟输入端(400)连接，所述选择模块(500)的输出端分别与所述高频逻辑模块(100)以及所述低频逻辑模块(200)连接；
模式控制端(600)，与所述选择模块(500)的受控端连接。
2.根据权利要求1所述的一种芯片扫描测试电路，其特征在于：还包括晶振时钟输入端(310)以及第二时钟输入端(320)，所述时钟控制器(300)的第一输入端与所述晶振时钟输入端(310)连接，所述时钟控制器(300)的第二输入端与所述第二时钟输入端(320)连接。
3.根据权利要求1所述的一种芯片扫描测试电路，其特征在于：还包括晶振时钟输入端(310)，所述时钟控制器(300)的第一输入端与所述晶振时钟输入端(310)连接，所述时钟控制器(300)的第二输入端与所述第一时钟输入端(400)连接。
4.根据权利要求1所述的一种芯片扫描测试电路，其特征在于：所述选择模块(500)包括与所述时钟控制器(300)一一对应的第一数据选择器(510)，所述第一数据选择器(510)的第一输入端与对应的所述时钟控制器(300)连接，所述第一数据选择器(510)的第二输入端与所述第一时钟输入端(400)连接，所述第一数据选择器(510)的输出端与所述高频逻辑模块(100)连接，所述第一数据选择器(510)的受控端与所述模式控制端(600)连接。
5.根据权利要求4所述的一种芯片扫描测试电路，其特征在于：所述选择模块(500)还包括至少一个第二数据选择器(520)，所述第二数据选择器(520)的输入端与所述第一时钟输入端(400)连接，所述第二数据选择器(520)的输出端与所述低频逻辑模块(200)连接，所述第二数据选择器(520)的受控端与所述模式控制端(600)连接。
6.根据权利要求3所述的一种芯片扫描测试电路，其特征在于：还包括反相器(700)，所述模式控制端(600)分别与所述时钟控制器(300)的受控端以及所述反相器(700)的输入端连接，所述反相器(700)的输出端与所述选择模块(500)的受控端连接。
7.根据权利要求6所述的一种芯片扫描测试电路，其特征在于：还包括第一导通控制单元(311)以及第二导通控制单元(312)，所述第一时钟输入端(400)分别与所述第一导通控制单元(311)的输入端以及所述第二导通控制单元(312)的输入端连接，所述第一导通控制单元(311)的输出端与所述时钟控制器(300)连接，所述第二导通控制单元(312)的输出端与所述选择模块(500)的第二输入端连接，所述第一导通控制单元(311)的受控端与所述模式控制端(600)连接，所述第二导通控制单元(312)的受控端与所述反相器(700)的输出端连接。
8.根据权利要求1所述的一种芯片扫描测试电路，其特征在于：所述高频逻辑模块(100)包括第一时序单元(110)、高频逻辑单元(120)、第一扫描输入端(130)、第一扫描使能端(140)以及第一俘获输出端(150)，所述第一时序单元(110)的输入端与所述第一扫描输入端(130)连接，所述第一时序单元(110)的使能端与所述第一扫描使能端(140)连接，所述第一时序单元(110)的时钟端与所述选择模块(500)的输出端连接，所述高频逻辑单元(120)与所述第一时序单元(110)连接，所述第一时序单元(110)的输出端与所述第一俘获输出端(150)连接。
9.根据权利要求1所述的一种芯片扫描测试电路，其特征在于：所述低频逻辑模块(200)包括第二时序单元(210)、低频逻辑单元(220)、第二扫描输入端(230)、第二扫描使能端(240)以及第二俘获输出端(250)，所述第二时序单元(210)的输入端与所述第二扫描输入端(230)连接，所述第二时序单元(210)的使能端与所述第二扫描使能端(240)连接，所述第二时序单元(210)的时钟端与所述选择模块(500)的输出端连接，所述低频逻辑单元(220)与所述第二时序单元(210)连接，所述第二时序单元(210)的输出端与所述第二俘获输出端(250)连接。
10.芯片，其特征在于：包括集成电路，所述集成电路包括如权利要求1至9任一权利要求所述的一种芯片扫描测试电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211053849.6A CN115469208A (zh) | 2022-08-30 | 2022-08-30 | 一种芯片扫描测试电路及芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211053849.6A CN115469208A (zh) | 2022-08-30 | 2022-08-30 | 一种芯片扫描测试电路及芯片 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115469208A true CN115469208A (zh) | 2022-12-13 |
Family
ID=84371125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211053849.6A Pending CN115469208A (zh) | 2022-08-30 | 2022-08-30 | 一种芯片扫描测试电路及芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115469208A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115881204A (zh) * | 2023-03-08 | 2023-03-31 | 苏州萨沙迈半导体有限公司 | 测试模式复位电路、芯片 |
| CN117805593A (zh) * | 2024-01-08 | 2024-04-02 | 永耀实业(深圳)有限公司 | 集成电路扫描测试的方法及系统 |
-
2022
- 2022-08-30 CN CN202211053849.6A patent/CN115469208A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115881204A (zh) * | 2023-03-08 | 2023-03-31 | 苏州萨沙迈半导体有限公司 | 测试模式复位电路、芯片 |
| CN117805593A (zh) * | 2024-01-08 | 2024-04-02 | 永耀实业(深圳)有限公司 | 集成电路扫描测试的方法及系统 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN115469208A (zh) | 一种芯片扫描测试电路及芯片 | |
| US7409612B2 (en) | Testing of integrated circuits | |
| EP0046404A1 (en) | Apparatus for the dynamic in-circuit testing of electronic digital circuit elements | |
| US8677201B2 (en) | Semiconductor integrated circuit and method of retrieving signal to semiconductor integrated circuit | |
| CN102043123B (zh) | 一种扫描链测试电路 | |
| CN111624478B (zh) | 一种时钟信号控制电路及设备 | |
| US20220065930A1 (en) | Test access port with address and command capability | |
| US6343365B1 (en) | Large-scale integrated circuit and method for testing a board of same | |
| EP1236053B1 (en) | A test access port (tap) controller system and method to debug internal intermediate scan test faults | |
| CN112345925A (zh) | 扫描链控制电路 | |
| US11874323B2 (en) | JTAG-based burning device | |
| KR910000608B1 (ko) | 반도체 집적회로장치 | |
| CN115267481A (zh) | 一种芯片测试电路和芯片测试装置 | |
| CN114518524A (zh) | 芯片测试系统和芯片测试系统的控制方法 | |
| US6519728B2 (en) | Semiconductor integrated circuit having test circuit | |
| US7146549B2 (en) | Scan-path flip-flop circuit for integrated circuit memory | |
| US11073558B2 (en) | Circuit having multiple scan modes for testing | |
| CN112585486A (zh) | 扩展jtag控制器和使用扩展jtag控制器进行功能复位的方法 | |
| CN112345924A (zh) | 扫描链控制电路 | |
| CN221007786U (zh) | 芯片测试装置 | |
| US6271677B1 (en) | Semiconductor integrated circuit and method for testing the semiconductor integrated circuit | |
| US11340294B2 (en) | Boundary test circuit, memory and boundary test method | |
| CN116774775B (zh) | 一种片上时钟控制器及工作方法 | |
| US6205566B1 (en) | Semiconductor integrated circuit, method for designing the same, and storage medium where design program for semiconductor integrated circuit is stored | |
| CN117743046A (zh) | 多路交织的ate支持高频率单路模式的系统及测试方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |