CN101470169B - 一种对被测试器件进行故障检测的方法、系统及装置 - Google Patents

Abstract

本发明实施例公开了一种对被测试器件进行故障检测的方法、系统及装置。本发明实施例中的方法包括以下步骤：建立任一被测试器件与JTAG测试总线的测试链路；对所述被测试器件进行测试，如果返回JTAG控制器的数据异常或接收不到返回数据，定位所述被测试器件出现故障。采用本发明实施例提供的方法提高了故障隔离率，便于维护、维修，并提升了总线速率及总线可靠性。

Description

一种对被测试器件进行故障检测的方法、系统及装置

技术领域

本发明涉及通信技术领域，尤其涉及一种对被测试器件进行故障检测的方法、系统及装置。 

背景技术

目前测试单板互联以及给逻辑器件加载广泛使用JTAG总线进行。该总线硬件结构如图1所示。 

图中J代表单板离线加载、测试用的JTAG插座，如果单板需要支持在线加载(升级)及检测，可以使用JTAG控制器连接在J处。 

符合IEEE STD(Institute of Electrical and Electronics Engineering Standard，美国电气与电子工程师协会标准)1149.1的JTAG测试口，是芯片制造商为开发者预留的在线仿真口，同时也是边缘扫描测试技术的一种应用。 

边缘扫描测试的基本思想是在靠近器件的每一个输入/输出(I/O)管脚处增加一个移位寄存器单元和锁存器单元，在测试期间，这些寄存器单元用于控制输入管脚的状态，并读出输出管脚的状态，利用这种思想进行测试。在正常工作期间，这些附加的移位寄存器单元不影响电路的工作。JTAG测试口主要有以下几个功能： 

测试装配在印制板或者其他板面上的集成电路之间的互连性； 

测试集成电路自身功能； 

器件正常工作时观测或修改管脚的状态。 

JTAG链路数据通道是串联在一起的，链路工作时，如果要操作Ux，则Ux前后的器件要把数据透传。链路上任何一个器件的故障都将导致数据通道断开，链路将不再起任何作用。 

另外，由于JTAG规范没有规定器件要支持的总线速率，我们使用的器件支持的总线最高速率从几MHz到几十MHz不等，差异很大。而这一速率直接影响测试速度、加载速度等参数。如果使用JTAG总线定义的链状结构，总线必须工作在最低速率下，难以提升速度。而且一驱多的时钟拓扑信号质量不好，容易产生回钩，影响总线的可靠性。数据、时钟信号的路径差异很大，难以进行准确的时序分析，难以提升总线速率。

与本发明相关的现有技术一采用的是将时钟信号用普通驱动器分别送出，能避免时钟回沟，提升总线可靠性。 

在实现本发明的过程中，发明人发现该现有技术存在以下缺点： 

在故障隔离上没有改善；总线速率必须为速率最低的器件的速率；另一方面，从控制器到受控器件之间的时钟、数据延迟难以准确估计，总线速率难以提升。 

与本发明相关的现有技术二采用的是将总线等信号进行点对点连接，相应信号都没有干涉，能提升故障隔离率，但发明人发现该现有技术存在以下缺点：控制器成本上升，PCB设计、制造成本也随之上升，且是不会引入其它优点。 

发明内容

本发明的实施例提供一种对被测试器件进行故障检测的方法、系统及装置，以提升了故障隔离率，增强总线测试的可靠性。 

降低总线上器件之间的耦合，使它们之间的故障尽量少互相干扰。同时提升总线速率。而且不改变现有器件集成的JTAG接口，以便应用。 

为达到上述目的，本发明的实施例提供一种对被测试器件进行故障检测的方法，包括： 

建立任一被测试器件与JTAG测试总线的测试链路，包括：JTAG控制器控制时钟控制器选通被测试器件，所述JTAG控制器与时钟控制器、以及所述被测试器件联立建立点对点驱动，建立任一被测试器件与JTAG测试总线的测试链路、输出时钟； 

对所述被测试器件进行测试，如果返回JTAG控制器的数据异常或接收不到返回数据，定位所述被测试器件出现故障。 

本发明的实施例还提供一种时钟控制器，包括：受控单元、链路建立单元、以及时钟输出单元；其中， 

其中，所述受控单元，用于接收所述JTAG控制器的控制信令；所述链路 建立单元：用于根据所述受控单元指示建立任一被测试器件与JTAG测试总线的测试链路；所述时钟输出单元：用于在所述链路建立单元建立测试链路之后送出时钟。 

其中所述时钟控制器还包括时延计算单元，用于通过可编程逻辑分析对所述JTAG测试总线进行时序分析。 

本发明的实施例还提供一种对被测试器件进行故障检测的系统，包括：被测试器件、JTAG控制器、以及时钟控制器；其中， 

所述被测试器件：用于以并联的方式连接JTAG测试总线上进行测试； 

所述时钟控制器：用于建立任一被测试器件与JTAG测试总线的测试链路，包括：JTAG控制器控制时钟控制器选通被测试器件，所述JTAG控制器与时钟控制器、以及所述被测试器件联立建立点对点驱动，建立任一被测试器件与JTAG测试总线的测试链路、输出时钟； 

所述JTAG控制器：用于对所述被测试器件进行测试时，如果返回的数据异常或接收不到返回数据，定位所述被测试器件出现故障。 

与现有技术相比，本发明的实施例具有以下优点： 

通过采用时钟控制器选通JTAG测试总线上的被测试器件，根据对被测试器件进行操作通过TDO返回的数据判断该被测试器件是否出现逻辑混乱或TDO开路等故障，从而提升了故障隔离率，便于维护、维修，并提升了总线速率及总线可靠性。 

附图说明

图1是现有技术中的测试单板硬件结构示意图； 

图2是本发明实施例一中对被测试器件进行故障检测的方法流程示意图； 

图3是本发明实施例二中的JTAG测试总线结构示意图； 

图4是本发明实施例中的JTAG测试总线系统的结构示意图； 

图5是本发明实施例中的时钟控制器的结构示意图。 

具体实施方式

以下结合附图和实施例，对本发明的实施方式作进一步说明。 

本发明的实施例一提供一种对被测试器件进行故障检测的方法，如图2所示，包括： 

S1，建立JTAG测试总线上任一被测试器件的测试链路。 

在S1中：所述JTAG控制器控制时钟控制器选通被测试器件，所述JTAG控制器与时钟控制器、以及所述被测试器件联立建立点对点驱动，建立任一被测试器件与JTAG测试总线的测试链路、输出时钟。其中，所述被测试器件通过并联的方式连接在JTAG测试总线上。其中所述时钟控制器通过可编程逻辑分析对所述JTAG测试总线进行时序分析，以准确估计时钟延迟。 

S2，对所述被测试器件进行测试，如果返回JTAG控制器的数据异常或接收不到返回数据，定位所述被测试器件出现故障。 

在S2中，所述被测试器件出现故障具体包括所述被测试器件内部逻辑混乱和/或所述被测试器件的数据输出线TDO开路。 

本发明的实施例二将实施例一应用到具体工作环境中，图2是本实施例的JTAG测试总线结构示意图，如图所示，本方案主要靠时钟控制分离、数据总线改链状为总线状来实现。其中时钟控制器是一个新增部件，受JTAG总线控制。J显示的是一插座示意图，在进行JTAG测试总线测试时，使用JTAG控制器连接在J处。当选定要操作某一器件单板Ux时，时钟控制器单独给该器件提供时钟，此时其它器件不会响应数据信号的输入。受控器件的TDI、TDO分别并联到总线上，由于JTAG规范规定TDO在不操作时处于高阻态，使用上拉电阻固定总线在空闲时的状态。TMS、TRST信号线不做修改。时钟控制器可以用EPLD或ASIC设计为独立部件，通过级联提供灵活的配置方式；也可以集成在控制器中，使设计更为简单。 

JTAG是一种国际标准测试协议(IEEE 1149.1兼容)，主要用于芯片内部测试。现在多数的高级器件都支持JTAG协议，如DSP、FPGA器件等。标准的JTAG接口是4线：TMS、TCK、TDI、TDO，分别为模式选择、时钟、数据输入和数据输出线。JTAG最初是用来对芯片进行测试的，基本原理是在器件内部定义一个TAP(Test Access Port&#0；测试访问口)通过专用的JTAG测试工具对进行内部节点进行测试。JTAG测试允许多个器件通过JTAG接口串联在一起，形成一个JTAG链，能实现对各个器件分别测试。现在，JTAG接口还常用于实现ISP(In-System Programmable&#0；在线编程)，对FLASH等 器件进行编程。JTAG编程方式是在线编程，传统生产流程中先对芯片进行预编程现再装到板上因此而改变，简化的流程为先固定器件到电路板上，再用JTAG编程，从而大大加快工程进度。JTAG接口可对PSD芯片内部的所有部件进行编程。 

当某一器件故障后，检测方法为：如果总线上的某个器件内部逻辑混乱，由于输入输出受TCK控制，没有TCK上升沿，TDO不会有输出，因此可以分别操作各个器件，当操作到某一器件发现返回数据异常(或没有返回)时，即可判定该器件异常。当某器件TDO损坏时，如果损坏结果为开路，也能通过上述装置定位到异常的器件；只有TDO损坏为短路到电源或地时，才会影响整个总线。相对改进前，已经提高了故障隔离率。 

由于时钟分别送出，可以在设计时根据不同器件允许的操作速度进行不同速率的操作，而不需要受制于最慢的器件。时钟点对点的驱动还避免了一驱多时容易出现的信号回沟，如果时钟边沿有回沟，可能导致操作错误，表现为加载失败等异常。 

改进设计后，数据信号经过的路径可控。时钟受到的延迟也可以准确估计。这样，总线时序分析容易进行(例如：通过可编程逻辑分析)，也方便提升总线速率。 

本发明的实施例还提供一种对被测试器件进行故障检测的系统，如图4所示，包括：被测试器件3、JTAG控制器2、以及时钟控制器1；其中， 

所述被测试器件3：用于以并联的方式连接JTAG测试总线上进行测试； 

所述时钟控制器2：用于建立任一被测试器件3与JTAG测试总线的测试链路； 

所述JTAG测试改进装置3：用于对所述被测试器件3进行测试时，如果返回的数据异常或接收不到返回数据，定位所述被测试器件3出现故障。 

本发明的实施例还提供一种时钟控制器2，如图5所示，包括：受控单元21、链路建立单元22、以及时钟输出单元23；其中， 

所述受控单元21，用于接收所述JTAG控制器1的控制信令； 

所述链路建立单元：用于建立建立任一被测试器件3与JTAG测试总线的 测试链路； 

所述时钟输出单元23：用于在所述链路建立单元建立测试链路之后送出时钟。 

其中所述时钟控制器2还包括时延计算单元24，用于通过可编程逻辑分析对所述JTAG测试总线进行时序分析。 

通过以上实施例的描述，采用本发明实施例提供的方法、系统及装置，通过采用时钟控制器选通JTAG测试总线上的被测试器件，根据对被测试器件进行操作通过TDO返回的数据判断该被测试器件是否出现逻辑混乱或TDO开路等故障，从而提升了故障隔离率，便于维护、维修，并提升了总线速率及总线可靠性。 

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台终端设备(如PDA等)执行本发明各个实施例所述的装置。 

以上公开的仅为本发明的几个具体实施例，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。 

Claims (7)

1.一种对被测试器件进行故障检测的方法，其特征在于，包括：

建立任一被测试器件与JTAG测试总线的测试链路，包括：JTAG控制器控制时钟控制器选通被测试器件，所述JTAG控制器与时钟控制器、以及所述被测试器件联立建立点对点驱动，建立任一被测试器件与JTAG测试总线的测试链路、输出时钟；

对所述被测试器件进行测试，如果返回JTAG控制器的数据异常或接收不到返回数据，定位所述被测试器件出现故障。

2.如权利要求1所述的对被测试器件进行故障检测的方法，其特征在于，所述定位所述被测试器件出现故障具体包括：

所述被测试器件内部逻辑混乱，和/或所述被测试器件的数据输出线TDO开路。

3.如权利要求1所述的对被测试器件进行故障检测的方法，其特征在于，所述被测试器件通过并联的方式连接在JTAG测试总线上。

4.如权利要求1所述的对被测试器件进行故障检测的方法，其特征在于，还包括：所述时钟控制器通过可编程逻辑分析对所述JTAG测试总线进行时序分析。

5.一种时钟控制器，其特征在于，包括：受控单元、链路建立单元、以及时钟输出单元；其中，所述受控单元，用于接收所述JTAG控制器的控制信令；所述链路建立单元：用于根据所述受控单元指示建立任一被测试器件与JTAG测试总线的测试链路；所述时钟输出单元：用于在所述链路建立单元建立测试链路之后送出时钟。

6.如权利要求5所述的时钟控制器，其特征在于，还包括时延计算单元，用于通过可编程逻辑分析对所述JTAG测试总线进行时序分析。

7.一种对被测试器件进行故障检测的系统，其特征在于，包括：被测试器件、JTAG控制器、以及时钟控制器；其中，

所述被测试器件：用于以并联的方式连接JTAG测试总线上进行测试；

所述时钟控制器：用于建立任一被测试器件与JTAG测试总线的测试链路，包括：JTAG控制器控制时钟控制器选通被测试器件，所述JTAG控制器与时钟控制器、以及所述被测试器件联立建立点对点驱动，建立任一被测试器件与JTAG测试总线的测试链路、输出时钟；

所述JTAG控制器：用于对所述被测试器件进行测试时，如果返回的数据异常或接收不到返回数据，定位所述被测试器件出现故障。

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