TWI407124B - 可重新組配測試電路、用以操作自動測試設備之方法及用以設定自動測試設備之裝置、方法與電腦程式 - Google Patents

可重新組配測試電路、用以操作自動測試設備之方法及用以設定自動測試設備之裝置、方法與電腦程式 Download PDF

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Description

可重新組配測試電路、用以操作自動測試設備之方法及用以設定自動測試 設備之裝置、方法與電腦程式
本發明係有關於可重新組配測試電路、用以操作自動測試設備之方法及用以設定自動測試設備之裝置、方法與電腦程式。
 發明背景
依據本發明之實施例是有關使用於自動測試設備中之可重新組配測試電路及用以操作自動測試設備之方法。依據本發明之進一步實施例是有關用以設定自動測試設備之裝置、方法及電腦程式。
依據本發明之一些實施例是有關具有可編程協定行為之一自動測試設備(ATE)。
元件之測試於類似，例如，晶片上系統之複雜元件的製造是漸增之重要論點。隨著待測元件之增加複雜性，用以測試此些元件之適當測試程式的創作是更加地困難。同時，也由於越來越多元件包括依它們獨有的創建性，依據一通訊協定建立與其他元件或外部構件之通訊能力的事實，使得出現進一步的困難。於一些情況中，當一元件將試圖依據一通訊協定建立通訊時，是非常地不容易預測的。此外，於一些情況中，非常不易於預測關於依據一元件之創建性所建立的通訊時序之細節。
一些上述之發展迫使在此等元件測試上增加困難。
在下面，將說明有關可在下面被指定作為自動測試設 備(ATE)之習見的測試器(或測試系統)之一些細節。傳統自動測試設備輸出預定測試向量(亦即，一組跨越接腳之狀態)並且比較一輸入(例如，一序列之輸入值)與預定向量。
在下面，將參考第10圖說明一習見的自動測試設備。第10圖展示習見的自動測試設備之方塊分解圖。第10圖展示之自動測試設備整體以1000被標示。該自動測試設備1000包括一測試處理器(TP)1010以及一接腳電子電路(PE)1030。此外，該自動測試設備1000包括一記憶體1040。該測試處理器1010可被組配以提供一個或多個輸出信號1012至該接腳電子電路1030。於一些情況中，該測試處理器同時也可被組態以提供輸出時脈信號1014至該接腳電子電路1030。該接腳電子電路1030可以，例如，包括一輸出緩衝器或輸出驅動器1032，該緩衝器或驅動器可被組配以接收輸出信號1012，並且，可選擇地，自測試處理器1010接收中間信號或輸出時脈信號1014。輸出驅動器或輸出緩衝器1032，例如，可被組配以提供一輸出信號至接腳電子電路1030之待測元件(DUT)連接1034。例如，輸出緩衝器或輸出驅動器1032可被組配以接收測試處理器1010之輸出信號1012，該輸出信號1012可以是，例如，數位信號，並且依據輸出信號1012提供一待測元件信號於待測元件連接1034，其中該輸出緩衝器或輸出驅動器1032可使輸出信號1012之位準轉化至該待測元件所需的位準。例如，該輸出緩衝器或輸出驅動器1032可被組配以接收具有預定邏輯位準之輸出信號1012，並且提供具有可調整(邏輯)位準之一待 測元件輸出信號。此外，該DUT驅動器或DUT緩衝器1032可被組配以放大該輸出信號1012及/或提供一預定輸出阻抗。
輸出緩衝器或輸出驅動器1032可進一步地被組配以回應所選擇的控制信號或時脈信號1014而儲存或鎖定輸出信號1012。
另外地，輸出緩衝器或輸出驅動器1032可被組配以回應於控制信號1014而被切換為一高阻抗狀態或“三態”狀態。例如，當信號將經由待測元件連接1034自一待測元件被接收時，其可能需要使輸出緩衝器或輸出驅動器1032失能，例如，藉由使輸出緩衝器或輸出驅動器1032成為高阻抗狀態或“三態”狀態。
測試處理器1010可進一步地被組配以自接腳電子電路1030接收一輸入信號1016。例如，接腳電子電路1030可包括輸入緩衝器或輸入臨界電路1036，以便依據一待測元件信號而提供可以出現在待測元件連接1034之被接收信號或輸入信號1016。例如，接收緩衝器或臨界電路1036可被組配以比較該待測元件輸入信號與一個或多個臨界位準，其中該待測元件輸入信號可利用該待測元件而被提供至待測元件連接1034。因此，利用接收緩衝器或臨界電路1036被提供之接收信號1016可指示該待測元件輸入信號是否在一個或多個臨界位準之上或之下。
在下面，將說明有關測試處理器1010之一些細節。該測試處理器1010，例如，可包括資料定序器1050。資料定序器1050，例如，可耦接至記憶體1040以自記憶體1040接 收將被產生之位元流的描述1052。資料定序器1050可進一步地被組配以依據資訊1052提供一待測元件激勵位元流1054。例如，資料定序器1050可被組配以解壓縮一被壓縮的位元流描述，其可利用資訊1052被表示，以得到待測元件激勵位元流1054。此外，資料定序器1050可包括另外的功能，例如，類似於一迴路處理功能或一反覆語言處理功能。測試處理器1010可進一步地包括驅動格式器1060，該驅動格式器1060，例如，可被組配以依據(或回應於)待測元件激勵位元流1054而產生輸出信號1012。例如，驅動格式器1060可被組配以提供具有一可調整時序之波形，作為輸出信號1012。例如，待測元件激勵位元流1054之各位元可被映射至具有可調整時序之一個或多個邊緣的波形部份。進一步地，驅動格式器1060，例如，可被組配以依據待測元件激勵位元流1054或依據一另外的側資訊而提供控制信號1014。
此外，資料定序器1050，例如，可被組配以提供一預期的待測元件回應位元流1056，其可以，例如，說明一位元流，其是預期為對於被傳送至該待測元件的一信號樣型之待測元件的回應。
測試處理器1000同時也可包括接收格式器1070，該接收格式器可被組配以在可調整之時間點，對於利用接腳電子電路1030所提供的接收信號1016取樣。接收格式器1070，例如，可被組配以依據輸入信號1016提供一待測元件回應位元流1072。換言之，考慮，例如，所接收之輸入 信號1016的一時序或一實際位準，編碼接收格式器1070可將輸入信號1016轉換成為一取樣之數位位元流1072。
測試處理器1000可進一步地包括一錯誤處理器1080，該錯誤處理可被組配以自資料定序器1050接收預期的回應位元流1056以及自接收格式器1070接收實際的待測元件(回應)位元流1072。錯誤處理器1080可進一步地被組配以比較預期待測元件回應位元流1056與實際待測元件回應位元流1072，以判定該實際待測元件回應位元流1072是否與預期待測元件回應位元流1056一致。如果實際待測元件回應位元流不同於預期待測元件位元流1056(其可選擇地包括“不介意”)，則錯誤處理器1080，例如，可提供一錯誤信號1082。
測試處理器1000可進一步地包括一時序產生器1090。該時序產生器1090，例如，可包括一時脈產生器1092，該產生器可被組配以產生一時脈信號或依據一外部提供之時脈信號而提供一時脈信號。例如，時脈產生器1092可接收一時脈信號及自所接收之時脈信號而導出一導出時脈信號。例如，時脈產生器1092可包括一相位鎖定迴路或一延遲鎖定迴路，以便導出一時脈信號1092a。時序產生器1090可進一步地包括一條或多條延遲線1094。該等一條或多條延遲線1094，例如，可被組配以自時脈信號1092a得到時序信號以調整驅動格式器1060及接收格式器1070之時序。例如，輸出信號1012(或在待測元件連接1034被提供至待測元件之信號)邊緣之一時序可藉由變化該等延遲線1094之一 者的一延遲而成為可調整。此外，當接收信號或輸入信號1016在接收格式器1070中被取樣之時間是可藉由變化該等延遲線1094之一的延遲而調整。因此，經由待測元件連接1034輸出至該待測元件的信號之一時序及經由該待測元件連接1034自一待測元件被接收信號的評估之一時序的兩時序皆是可使用時序產生器1090而調整。
測試處理器1000可進一步，選擇地，包括一時間區間分析器1098。該時間區間分析器1098，例如，可被組配以決定一輸入信號之頻率或在輸入信號1016邊緣之間的時間。
更進一步地，測試處理器可包括不同的通訊工具以與一環境通訊。例如，測試處理器1000可包括一界面，以自記憶體1040得到供資料定序器1050中所使用的資料。此外，測試處理器1000可被組配以將錯誤資料(或通過/失敗資料)提供至記憶體1040。錯誤資料或通過/失敗資料，例如，可利用錯誤處理器1080被得到。此外，測試處理器可耦接至一條或多條控制線以提供，例如，一錯誤資訊1082至一條或多條控制線。例如，該等一條或多條控制線可作用如同一接線AND或如一接線OR以耦接該測試處理器1000與一個或多個另外的測試處理器，其未被展示在第10圖中。例如，測試處理器可提供錯誤資訊或通過/失敗資訊1082至一條或多條控制線，例如，以使二個或更多個測試處理器之操作同步化。此外，資料定序器1050可耦接至一條或多條控制線，而利用一條或多條控制線被控制。
此外，測試處理器1000可包括界面1099，該界面用以 與一工作站通訊，或與任何其他工具通訊以提供控制資訊至測試處理器1000。
總之，供使用於一自動測試設備中之一測試處理器範例已參考第10圖被說明。
關於測試系統的進一步觀點在另外的一些文件中被說明。
例如，於美國專利案第US2007/0266288A1號中，說明一自動測試系統包括一個或多個可重新組配測試板。各測試板包括至少一個可重新組配測試處理器。該等可重新組配測試處理器可使用與各可重新組配測試處理器結合的一處理器間通訊控制器而與另一者通訊。該通訊包括組配資訊、控制資訊、通訊協定資訊、激勵資料以及回應。組配資訊及激勵資料也可自一記憶體被讀取。組配資訊被使用以組配一個或多個可重新組配測試處理器。一旦被組配，可重新組配測試處理器將處理該資料以便產生一個或多個測試信號。該等一個或多個測試信號接著被使用以測試一待測元件(DUT)。
美國專利案第US2006/0170435A1號中說明一種可編程元件，其以規定路線發送信號於探針卡之上。一搖擺測試系統之探針卡包括一個或多個可編程積體電路(IC)，例如，場可編程閘陣列(FPGA)，以提供自分別的測試信號通道徑由至多數個探針之一者。該等可編程積體電路可被安置在探針卡之一基本印刷電路板(PCB)上，或在附帶於該探針卡的一子卡上。由於可編程性，該印刷電路板可被使用以切換限定的測試系統通道離開未使用的探針。可編程性進一 步地能夠使單一探針卡更有效地測試具有相同墊陣列(但是具有對於不同元件選擇性之不同接腳輸出)之元件。可重新編程性同時也允許測試工程師在調整一測試程式時重新編程。
美國專利案第US2005/0024041A1號中說明供使用於自動測試設備中的接腳電子界面電路。該接腳電子電路包括一可重新組配邏輯元件，於其中不同的邏輯配置可被安裝以依據被施加至待測元件的多數個測試而量測。該接腳電子電路包括一位準產生電路，該位準產生電路耦接至該可重新組配邏輯元件且被組配以產生一些測試位準及一些參考位準。該接腳電子電路同時也包括耦接至該可重新組配邏輯元件及該位準產生電路的一切換電路，該切換電路被組配以接收該等測試位準及該等參考位準，並且利用該可組配邏輯元件被控制以依據一選擇測試而選擇地施加該等測試位準至該待測元件，並且藉由比較由位準產生電路所產生的參考位準與被輸入至待測元件或自該待測元件被輸出的位準以檢測被輸入至待測元件或自該待測元件被輸出的位準。
Andrew C.Evans發表之“新的ATE：協定認知”(發表在：ITC 2007之2007年IEEE國際測試會議)說明協定認知自動測試設備之方法。
鑑於上面之討論，需要成本效益的概念以提供具有可編程協定行為及良好時序精確度的測試電路。
 發明概要
依據本發明之實施例產生供使用於自動測試設備中之可重新組配測試電路。該測試電路包括一測試處理器、一可編程邏輯元件及一接腳電子電路，其被組配以將該可重新組配測試電路與一待測元件界接。該測試處理器包括一時序電路，該時序電路被組配以提供具有一可調整時序的一個或多個可調整時序信號。該可編程邏輯元件被組配以實作一狀態機器，該狀態機器之一狀態序列是取決於自接腳電子電路所接收的一個或多個輸入信號，以回應於自該接腳電子電路所接收的一個或多個信號，而將取決於該狀態機器之目前或先前狀態的一輸出信號，提供至該接腳電子電路。
測試處理器耦接至可編程邏輯元件。該測試處理器被組配，以使用一個或多個可調整時序信號，而調整在一信號處理路線中被使用的一時序，該信號處理路線包括經由該可編程邏輯元件之一路線以依據一個或多個輸入信號而提供輸出信號。
另外地，該測試處理器耦接至可編程邏輯元件，以提供一個或多個可調整時序信號之至少一者至可編程邏輯元件，以決定該可編程邏輯元件之一時序。
依據本發明之進一步的實施例產生用以操作一自動測試設備之方法。該方法包括使用一測試處理器提供一個或多個可調整時序信號至一可編程邏輯元件。該方法同時也包括使用該可編程邏輯元件實作一狀態機器，該狀態機器 之一狀態序列是取決於自該接腳電子電路所接收的一個或多個信號，其回應於自該接腳電子電路所接收的一個或多個信號，而提供依據該狀態機器的目前或先前狀態之一輸出信號。該方法同時也包括使用一個或多個可調整時序信號之至少一者以決定可編程邏輯元件之一時序。
依據本發明之實施例提供用以設定一自動測試設備之裝置，該自動測試設備包括一可組配測試處理器、一可編程邏輯元件及一接腳電子電路。用以設定該自動測試設備之裝置是適用於將該測試處理器予以組配以提供具有一可調整時序之一個或多個可調整時序信號。用以設定該自動測試設備之裝置同時也是適用於將該可編程邏輯元件予以組配以實作一狀態機器，該狀態機器之一狀態序列是取決於自該接腳電子電路所接收的一個或多個輸入信號，以回應於自該接腳電子電路所接收的一個或多個信號，將取決於該狀態機器之目前或先前狀態的一輸出信號，提供至該接腳電子電路，其中該測試處理器被組配以提供該等可調整時序信號之至少一者至該可編程邏輯元件，以決定該可編程邏輯元件之一時序。
依據本發明之一些實施例同時也產生用以設定一自動測試設備之方法。依據本發明之一些實施例產生用以進行該方法的一電腦程式。
圖式簡單說明
依據本發明之實施例將參考相關圖形而依序地加以說明，於其中： 第1圖展示依據本發明一實施例之一可重新組配測試電路的方塊分解圖；第2圖展示依據本發明另一實施例之一可重新組配測試電路的方塊分解圖；第3圖展示依據本發明另一實施例之一可重新組配測試電路的方塊分解圖；第4圖展示依據本發明另一實施例之一可重新組配測試電路的方塊分解圖；第5圖展示在一場可編程閘陣列中一狀態機器之可能實作的方塊分解圖；第6a至6c圖展示一測試處理器及一場可編程閘陣列之可能實際組配的分解表示圖；第7圖展示依據本發明一實施例，用以操作一自動測試設備之方法流程圖；第8圖展示依據本發明一實施例，用以設定一自動測試設備之裝置的方塊分解圖；第9圖展示依據本發明一實施例，用以設定一自動測試設備之方法流程圖；第10圖展示一習見的自動測試設備之方塊分解圖；第11圖展示依據本發明另一實施例，一可重新組配測試電路的方塊分解圖；第12圖展示依據本發明另一實施例，一可重新組配測試電路的方塊分解圖；第13圖展示依據本發明另一實施例，一可重新組配測 試電路的方塊分解圖；以及第14圖展示依據本發明另一實施例，一可重新組配測試電路的方塊分解圖。
 較佳實施例之詳細說明
第1圖展示依據本發明一實施例之一可重新組配測試電路的方塊分解圖。展示在第1圖中之可重新組配測試電路整體以100被標示。供使用於一自動測試設備中之可重新組配測試電路100包括一測試處理器110、一可編程邏輯元件120及一接腳電子電路130。測試處理器110包括一時序電路112，該時序電路被組配以將具有一可調整時序的一可調整時序信號114提供至可編程邏輯元件120。接腳電子電路130被組配以將該可重新組配測試電路界面於一待測元件(DUT)，其不是該可重新組配測試電路100之一部件。例如，該接腳電子電路130被組配以將一個或多個輸入信號132提供至該可編程邏輯元件120。該等一個或多個輸入信號132可以依據於該接腳電子電路130自該待測元件所接收的信號。該接腳電子電路130進一步地被組配以自該可編程邏輯元件120接收一個或多個輸出信號134並且依據一個或多個輸出信號134而將信號提供至該待測元件。該可編程邏輯元件120被組配以實作一狀態機器122，以至於該狀態機器122之一狀態序列是取決於來自該接腳電子電路所釋出的一個或多個輸入信號132。該可編程邏輯元件120同時也被組配，以回應於自該接腳電子電路所接收的一個或多個輸入 信號132，將一個或多個輸出信號134(其是依據該狀態機器之一目前或先前狀態)，提供至該接腳電子電路130。該測試處理器110耦接至該可編程邏輯元件120以將一個或多個可調整時序信號114之至少一者提供至該可編程邏輯元件120，以決定(或控制)可編程邏輯元件120之一時序。
有關於上述之可重新組配測試電路的功能，可編程邏輯元件120允許一可編程協定行為之實作。例如，在一些實施例中，可編程邏輯元件120可以是可重新編程，而可調整以實作用於與一待測元件通訊的不同通訊協定。但是，可編程邏輯元件120，或狀態機器122之一時序可使用由測試處理器110提供至可編程邏輯元件120的可調整時序信號114而利用測試處理器110被決定。因此，由測試處理器110提供的時序精確度可被使用以達成或改進狀態機器122之協定行為的時序精確度。例如，可調整時序信號114可被使用以決定，當狀態機器122對於自接腳電子電路所接收的130一個或多個輸入信號132取樣時，及/或當狀態機器122進行一狀態轉換時及/或當狀態機器122提供一個或多個輸出信號134上的信號轉換或邊緣時，哪些輸出信號被傳送至接腳電子電路130。此外，測試處理器110，其時序電路112在一些實施例中可包括一高精確度時序產生器，可決定狀態機器122之一外部時間行為(例如，有關輸入信號132及/或輸出信號134之一時間行為)，及/或狀態機器122之一內部時間行為(例如，狀態轉換之一時序)。
在一實施例中，可調整時序信號114可選擇地以不同的 操作模式再被使用。例如，可重新組配測試電路100可被置入一協定模式，於其中該可編程邏輯元件120藉由提供一狀態機器行為而產生輸出信號134。以這操作模式，該可調整時序信號114可適用於調整狀態機器122之一時序且因此適用於調整協定行為之一時序。於一向量操作模式，該可調整時序信號114(例如，其可代表一時脈信號或一資料信號)，可直接地被傳送至接腳電子電路134，而避開該可編程邏輯元件120或傳送經過該可編程邏輯元件120。因此，測試處理器110之時序電路112可適用以，於向量操作模式，即時地決定經由接腳電子電路130被提供至待測元件之輸出信號的一時序。因此，允許此測試處理器之時序電路112的雙重用法，其可能以特別成本效益方式實作該可重新組配測試電路100而允許以協定操作模式及以向量操作模式兩者之操作。
可編程邏輯元件120是一信號處理路線之部件。例如，該信號處理路線自該接腳電子電路130延伸至可編程邏輯元件120(以提供該輸入信號132至該可編程邏輯元件120)，經由該可編程邏輯元件120(例如，自該狀態機器122之一輸入至該狀態機器122之一輸出)，且返回至該接腳電子電路130(以提供輸出信號134至該接腳電子電路)。
因此，可調整時序信號114一般可被使用以調整信號處理路線之一時序。因為這目的，該可調整時序信號可以，例如，作用於一個或多個不同位置(例如，在狀態機器122之一輸入、在該狀態機器122之內、在該狀態機器122之一 輸出、或甚至在該狀態機器122的輸入之前或在該狀態機器122的輸出之後)的信號處理路線。
在下面，將說明依據本發明之進一步的實施例。第2圖展示依據一實施例之可重新組配測試電路的方塊分解圖。第2圖展示之可重新組配測試電路整體以200被標示。該可重新組配測試電路200包括一個或多個測試處理器210a至210c。該可重新組配測試電路200同時也包括一場可編程閘陣列220。該場可編程閘陣列220之一埠(例如，一輸入或一輸出或一輸入/輸出)222a耦接至第一測試處理器210a之一埠(例如，一輸入或一輸出或一輸入/輸出)。可選擇地，場可編程閘陣列220之進一步的埠222b、222c耦接至選擇性的另外測試處理器210b、210c之埠，如第2圖之展示。但是，另外地，場可編程閘陣列(FPGA)220之多數個埠可耦接至單一個測試處理器之埠。
可重新組配測試電路200可進一步地包括一個或多個接腳電子電路230a、230b、230c。接腳電子電路，例如，可耦接至FPGA 220及/或耦接至一個或多個測試處理器210a、210b、210c。例如，可重新組配測試電路200可包括一個或多個開關240a、240b、240c，該等開關被佈置在一個或多個接腳電子電路230a、230b、230c，該FPGA 220及一個或多個測試處理器210a、210b、210c電路之間。例如，第一開關240a可被佈置在第一接腳電子電路230a的電路之間以選擇性地耦接該第一接腳電子電路230a與該FPGA 220或第一測試處理器210a。一方面，在接腳電子電路230a， 以及，另一方面，在場可編程閘陣列220或測試處理器210a之間的選擇性耦接可以是單向的或雙向的耦接。換言之，在一些實施例中(或在一些組配中)，第一接腳電子電路230a可被組配以選擇性地提供一輸入信號至該FPGA 220或該第一測試處理器210a。在另一實施例中，或另一組配中，接腳電子電路230a可被組配以選擇性地自該FPGA 220或自該測試處理器210a接收一輸出信號。在另一實施例中，或在另一組配中，接腳電子電路230a可選擇性地建立與該FPGA 220或與該測試處理器210a的雙向通訊。在進一步的一實施例中，或在進一步的一組配中，接腳電子電路230可被組配以自該FPGA 220接收一輸出信號且提供一輸入信號至測試處理器210a或反之亦然。因此，不同的組配是可能的。
同樣地，對應的信號連接同時也可被建立，例如，以一可切換的或可選擇的方式，在所選擇之進一步的接腳電子電路230b、230c，FPGA 220及所選擇之進一步的測試處理器210b、210c之間。
如已於先前所討論，例如，FPGA 220(其可取代相關於第1圖所說明的可編程邏輯元件120)，可被組配以實作一狀態機器以模仿一資料交換協定，以依據一輸入信號(自該待測元件所接收，例如，經由該接腳電子電路)而提供一輸出信號(將被傳送至待測元件)。此外，一個或多個測試處理器210a至210c，例如，可取代參考第1圖說明之測試處理器110功能，其接著，例如，可包括參考第10圖說明之測試處理器1010的功能。換言之，測試處理器210a至210c可提供包 括一可調整時序的一個或多個信號(同時也被指示為可調整時序信號)。該等可調整時序信號可依據操作模式，選擇性地達成不同的目的，如在下面的詳細討論。
參考第2圖被說明之可重新組配測試電路200，例如，可被使用以提供一自動測試設備(ATE)通道，其具有在一向量模式以及一協定模式之間切換之能力，在該向量模式下(同時也以TP被標示)，其中一個或多個測試處理器可決定與該向量模式中待測元件交換之一信號資料樣型(例如，獨立地或單自地)，在該協定模式下(其可，例如，以FPGA被標示)，其中一場可編程閘陣列可藉由模仿一資料交換協定而決定與該待測元件交換之一資料樣型。
以該協定模式，一個或多個測試處理器210a至210c可交換選擇時序資訊、觸發資訊、控制資訊或資料資訊，如下面之詳細說明。
在可重新組配測試電路200中，該等一個或多個測試處理器210a至210c及該場可編程閘陣列220可耦接至一工作站250，例如，使用一通用通訊匯流排252。因此，可能使用工作站250重新組配一個或多個測試處理器210a至220c及/或FPGA 220。此外，可利用一個或多個測試處理器210a至210c及/或利用場可編程閘陣列220所提供的讀取測試結果。但是，建立此一鏈路存在許多不同的可能性。其不需要在工作站及該等測試處理器及/或場可編程閘陣列220之間有一直接鏈路。然而，該鏈路可包括一個或多個直接通訊裝置，例如，一雙埠隨機接取記憶體，或其類似者。另 外地，不同型式的界面可被實作於工作站及測試處理器及/或場可編程閘陣列220之間。
此外，並不必要該工作站250可直接地與場可編程閘陣列220通訊。然而，可能地，該工作站，例如，可僅經由一個或多個測試處理器210a至210c與場可編程閘陣列220通訊，如下面之說明。
接著將參考第3圖，說明用以在該FPGA及該測試處理器之間切換的概念，例如，在一協定操作模式及一向量操作模式之間切換的概念。第3圖展示依據本發明另一實施例之可重新組配測試電路的方塊分解圖。第3圖展示之可重新組配測試電路整體以300被標示。可重新組配測試電路300包括一測試處理器310，該測試處理器可包括測試處理器110或測試處理器1010之一個或多個測試處理器210a至210c的功能。該可重新組配測試電路300進一步地包括一場可編程閘陣列320，該場可編程閘陣列320可包括場可編程閘陣列220或該可編程邏輯元件120之功能。該可重新組配測試電路300可進一步地包括一接腳電子電路330，該接腳電子電路330，例如，可包括接腳電子電路130或接腳電子電路1030之接腳電子電路230a至230c的功能。
該測試處理器310，例如，可包括第一埠312，其可被組配，例如，被程式化、或硬接線以作用如同一輸出。該測試處理器之第一埠312同時也以“K”被標示。該測試處理器310同時也可包括一第二埠314，該第二埠被組配以操作如另一輸出。該第二埠314同時也以“L”被標示。測試處理 器310同時也可包括一第三埠316(“M”)，該第三埠被組配以操作如一輸入。例如，該輸出312(“K”)可被組配以提供具有一可調整資料樣型以及一可調整時序之一輸出信號。另外地，該輸出K可被組配以提供具有一可調整時序之一固定資料樣型的信號，例如，具有一可調整時序之一時脈信號。例如，該測試處理器310之輸出K可被組配以進行第10圖所展示之測試處理器1010的輸出D之功能。同樣地，該輸出314(“L”)可被組配以具有如被說明之輸出K的功能。
該測試處理器310之輸入M，例如，可被組配以接收一輸入信號及抽取該輸入信號之一資料內容。例如，該測試處理器310之輸入M可被組配以進行該測試處理器1010之輸入R的功能。
換言之，該測試處理器310之輸入M可被組配以對於具有一可調整樣本時序之一輸入信號取樣(例如，使用一接收格式器)，以得到一取樣位元流。進一步地，該測試處理器可被組配以比較自輸入M所得到的取樣位元流與一參考位元流及/或捕捉該取樣位元流或其之一部份。
該接腳電子電路330，例如，可包括一待測元件連接332。該待測元件連接332，其同時也可以“A”被標示，可包括一個或多個連接(例如，電氣或光學連接)。該待測元件連接332，例如，可被組配以建立在該待測元件及該接腳電子電路330之間的雙向通訊。該接腳電子電路330可包括一輸入334，其同時也可以“B”被標示。例如，該接腳電子電路330可被組配以回應於在該輸入334之輸入信號，經由待測 元件連接332而提供一信號至該待測元件。此外，該接腳電子電路330可選擇地包括第二輸入336(“L”)，該第二輸入可被組配以接收另一輸入信號。該接腳電子電路可被組配以依據來自第二輸入336之信號經由該待測元件連接332而提供一信號至該待測元件。此外，接腳電子電路330可包括一輸出338(“D”)。接腳電子電路可被組配以回應於經由待測元件連接332自該待測元件所接收的一信號而在輸出338提供一信號。該接腳電子電路，例如，可被組配以傳送輸入信號334、336至待測元件連接332而不必顯著地改變位元樣型。但是，該接腳電子電路可自然地決定經由輸入334、336被輸入至接腳電子電路之資料流的位準(或一實際的編碼)。此外，該接腳電子電路330可在輸出338提供信號，例如，藉由比較經由待測元件連接332所接收的一信號與一個或多個臨界位準。該接腳電子電路330，例如，可包括如參考第10圖被說明之接腳電子電路1030的相同功能。
該場可編程閘陣列320包括，例如，一第一待測元件輸出321(同時也被標示為“E”)及一第二待測元件輸出322(同時也被標示為“F”)。此外，該FPGA 320包括一待測元件輸入323(同時也被標示為“G”)。該FPGA 320同時也包括，例如，一第一測試處理器輸入326(同時也被標示為“H”)、一第二測試處理器輸入327(同時也被標示為“I”)及一測試處理器輸出328(同時也被標示為“J”)。
該接腳電子電路330之第一輸入334，例如，是選擇性地，例如，可經由一第一開關350，連接於該FPGA 320之第 一DUT輸出321或連接於測試處理器之第一輸出312。接腳電子電路330之第二輸入336是選擇性地，例如，可經由開關352，連接於該FPGA 320之第二DUT輸出322，或連接於測試處理器310之第二輸出314。該測試處理器310之輸入316是，例如，選擇性地可連接於接腳電子電路330之輸出338(以經由接腳電子電路330接收利用待測元件所提供的一信號)、連接於該接腳電子電路330的輸入334、336之一者(以評估呈現在該接腳電子電路330之分別輸入的一信號之一時序或一資料內容)、或連接於該FPGA 320之測試處理器輸出328。例如，一開關354可被提供以選擇性地將該接腳電子電路330之輸出338，或該接腳電子電路330的輸入334、336之一者，耦接於該FPGA 320之待測元件輸入323。此外，一開關356可被提供以選擇性地將開關354之一共用極(該共用極被耦接至該FPGA 320的待測元件輸入323)或該FPGA 320之測試處理器輸出328，連接於測試處理器310之輸入316。
測試處理器310之第二輸出314、接腳電子電路330之第二輸入336及FPGA 320之第二待測元件輸入327應被考慮為選擇性。此外，開關350、352、354、356的其他組配可被選擇，如果需要的話。
此外，該測試處理器310及/或FPGA 320，例如，可利用一共用鏈路352被耦接於一控制裝置(例如，工作站WS)。另外地，包括一測試處理器及一接腳電子電路之多數個組集可被提供，該等組集，例如，可被稱為“組片”。多數個， 例如，“N”個組片可被連接到單一場可編程閘陣列320。換言之，該可重新組配測試電路300可選擇性地包括多數個測試處理器310及多數個對應的接腳電子電路330。例如，“N”個組片可被使用。“N”個此些組集或“組片”可被連接到FPGA 320。因此，在FPGA 320的輸入323、326、327被提供之信號及/或在FPGA 320的輸出321、322、328被提供之信號各可包括“N”個信號。例如，輸出321可包括“N”個信號並且輸出322同時也可包括“N”個信號。輸入323可包括“N”個信號，等等。
此外，在另一實施例中，FPGA 320可被耦接於，例如，經由一FPGA-至-FPGA界面360，一個或多個另外的FPGA。
在下面，將參考第3圖說明用以在該FPGA及該測試處理器(TP)之間切換的許多可能性。
首先，將說明用以在該FPGA及該測試處理器TP之間切換的不同實際概念。依序地，將詳細說明關於在不同模式(向量操作模式及協定操作模式)之全面系統操作的細節。
在該FPGA及該測試處理器TP之間的切換，例如，可藉由一個或多個中繼器或者一個或多個半導體開關被進行。該切換同時也可藉由一個或多個XOR操作被進行，其中之一支線是靜態的。該切換同時也可藉由一個或多個OR操作被進行，其中之一支線是“0”。該切換可藉由一個或多個AND操作另外地被進行，其中之一支線是“1”。該切換同時也可使用三態組合另外地被進行。
概括上面所述，具有多數個不同概念用以選擇信號路 線，亦即，實作第3圖展示之開關350至356的功能，或決定如何引導利用測試處理器(例如，在輸出K、L)所提供之信號、如何引導利用FPGA(例如，在輸出E、F)所提供之信號及/或如何引導在接腳電子電路330之輸出D所提供的信號。
在下面，將概要地說明向量操作模式中之功能。在向量操作模式中，場可編程閘陣列1020可以是不作用，因一資料樣型，該資料樣型被輸出至待測元件，利用測試處理器310被決定(例如，獨立地)。換言之，如利用測試處理器310之驅動格式器1060所產生的一資料樣型可利用接腳電子電路330，以相對於一資料內容之一未被修改的形式，被輸出至待測元件連接332。於此情況中，場可編程閘陣列320可以是相對於該資料樣型或相對於該資料樣型的一資料內容而不作用。但是，在一些實施例中，場可編程閘陣列320可作用如同一徑由資源，但不具有修改由測試處理器310所提供之資料樣型的一資料內容或一資料格式(例如，一訊框格式)之能力。此外，於該向量操作模式中，測試處理器310可直接地接收如利用該接腳電子電路330所提供而不需有任何主要修改的一資料樣型。換言之，於該向量操作模式中，FPGA 320可以相對於利用接腳電子電路所提供之資料樣型是不作用，或可作用如同一徑由資源。但是，於該向量操作模式中，該FPGA 320不用修改由接腳電子電路330提供至測試處理器310的資料之一資料格式(例如，一訊框格式)及/或一資料內容。在一些實施例中，該接腳電子電路甚至可避開FPGA 320，直接地耦接於測試處理器。例如， 於該向量操作模式中，開關350可提供自測試處理器310之輸出“K”至接腳電子電路330之輸入“B”的一信號之一直接徑由。此外，開關354、356可避開場可編程閘陣列，提供自接腳電子電路330之輸出“D”至測試處理器310之輸入“M”的一信號之直接徑由。
總之，於向量操作模式中，該測試處理器具有將被輸出至待測元件之資料的充分控制，並且同時也具有評估自待測元件所接收的資料之充分控制。驅動格式器1060，例如，可決定，於該向量操作模式中，將被輸出至待測元件之資料樣型的一時序，並且測試處理器310之接收格式器1070可決定自待測元件所接收的資料樣型之一評估的時序。
在下面，將說明協定操作模式中之可重新組配測試電路300的操作。
在協定操作模式中，場可編程閘陣列320(或場可編程閘陣列220、或可編程邏輯元件120)可進行下面的一個或多個功能：
-作為一主要者產生一處置或作為一附屬者接受一處置。一指令可來自測試處理器310，例如，自測試處理器310之輸出“K”至FPGA 320之輸入“H”、及/或自測試處理器310之輸出“L”至FPGA 320之輸入“I”(K→H、L→I)。所讀取之資料或狀態可被饋送至測試處理器310，例如，自FPGA 320之輸出“J”至測試處理器310之輸入“M”(J→M)。
- 模仿一元件行為，例如，一記憶體。
- 檢查協定(例如，當一個或多個協定法則被違反時， 以產生一觸發)。
- 狀態追蹤，例如，觀察協定及輸出狀態。
- 檢測一條件，例如，一使用者指定條件，例如，作為用於除錯之觸發。
- 量測性能，例如，一匯流排使用之百分比。
在一些實施例中，FPGA 320及測試處理器310可被耦接。一個或多個信號可自測試處理器310被提供至FPGA 320。例如，測試處理器310之輸出“K”可耦接至FPGA 320之輸入“H”。此外，測試處理器310之輸出“L”可耦接至FPGA 320之輸入“I”。同樣地，一個或多個信號可自FPGA 320被提供至測試處理器310。例如，FPGA 320之輸出“J”可耦接至測試處理器310之輸入“M”。
在下面，將說明在FPGA 320及測試處理器310之間的信號之可能使用。
自測試處理器310被提供至FPGA 320(例如K→H)之信號可被使用，例如，供用於下面的一個或多個目的：
- 用於FPGA輸出“E”或“F”之可編程時序、或在FPGA輸入“G”之可編程捕捉時序的時序邊緣。
- 觸發，例如，開始啟動/停止/下一個主處置、重置。
- 控制，例如，改變行為，例如，等待數目(或等待狀態)、改變狀態，例如，例外者。
- 資料，例如主處置位址(addr)/命令(cmd)/資料/屬性、目標資料/屬性。
自FPGA 320被提供至測試處理器310(例如J→M)之信 號可被使用以供用於下面的一個或多個目的：
- 量測FPGA輸出時序(F→C→D→M)。
- 觸發，例如，協定違反或使用者定義條件，例如，凍結用以除錯捕捉或開始活動或通知工作站。
- 控制，例如，用以在測試處理器中捕捉或分析或反應之抽取協定資訊。
- 資料，例如，測試處理器中用以捕捉之主要讀取資料或測試處理器中用以捕捉之目標寫入資料、或性能量測。
概括上面所述的，測試處理器，在一些實施例中，可調整該場可編程閘陣列320行為，而該場可編程閘陣列以一協定模式操作以實現一狀態機器，該狀態機器之狀態轉換回應於自該待測元件所接收的一個或多個信號而被執行。例如，測試處理器可使用，例如，其之驅動格式器1060及其之時序產生器1090，以調整狀態機器之一時序，其狀態機器使用場可編程閘陣列被實作。例如，狀態機器可包括一個或多個時脈電路，例如，暫存器及/或鎖定器。此外，在某些時間點中，該狀態機器可被組配以對於利用待測元件被提供之輸入信號取樣。該取樣時間點，例如，可使用利用測試處理器被提供至FPGA之一信號而被決定。此外，一輸出信號(其可藉由使用場可編程閘陣列被實作之狀態機器而被提供至待測元件)可被鎖定在場可編程閘陣列中，以至於該狀態機器的輸出信號(其被傳送至該待測元件)之邊緣，發生在一可選擇的時間。該邊緣之時序，例如，可使用藉由測試處理器被提供至FPGA的一信號被調整。
因此，測試處理器可藉由決定狀態機器(或其一輸入取樣電路、或其一輸出鎖定電路)之一時脈而直接地影響使用該FPGA實作之狀態機器的一時序。
在一些實施例中，自測試處理器被提供至FPGA的一信號可選擇性地被使用以觸發使用FPGA實作之狀態機器。例如，測試處理器可提供一信號，其將啟動或中斷自場可編程閘陣列至待測元件(或反之亦然)的一資料通訊。因此，FPGA，例如，可使用高時序解析度(其可使用時序產生器1090被得到)，決定通訊之時序。例如，利用測試處理器提供之觸信號可直接地作用以決定哪一狀態轉換在使用場可編程閘陣列實作之狀態機器中被進行，例如，無關於利用待測元件被提供至狀態機器的任何信號。例如，利用測試處理器提供之觸信號可觸發在FPGA中的一狀態轉換。因此，除了有限狀態機器之一時脈的最佳精細調整之外，利用測試處理器被提供至有限狀態機器之一信號，例如，亦可被使用而以高時間解析度，決定於狀態機器之哪一時脈週期中，一特定轉換(例如，自一等待狀態轉換至一通訊狀態)將被進行。例如，測試處理器，使用自測試處理器被通訊至場可編程閘陣列(或實作於其中的狀態機器)之一信號，可決定於狀態機器之哪一時脈週期中，自FPGA至該待測元件之通訊被啟動，例如，以其中使用場可編程閘陣列實作之狀態機器作用如同一通訊主要元件(且於其中待測元件可作用如同一通訊附屬元件)之模式。因此，測試處理器可以高時間解析度，例如，調節使用資料定序器50被提 供至待測元件的其他信號之一協定為基礎的通訊(一旦其被觸發，則其將大致地利用狀態機器被控制)。
進一步地，測試處理器可選擇性地連通控制信號至場可編程閘陣列，例如，以決定狀態機器之一組配或以改變狀態序列。此些控制信號也可使用測試處理器之高時間解析度提供至FPGA。
進一步地，在一些實施例中，測試處理器可選擇性地傳送資料至FPGA，其是使用在FPGA內實作之狀態機器而被通訊至待測元件。例如，FPGA可接收資料(例如，位址資料、命令資料、一般資料或屬性資料)並且依據一通訊協定將該等資料發送至一待測元件，其中該通訊協定包括使用該狀態機器被實作的多數個狀態轉換。例如，使用FPGA實作之狀態機器可將自測試處理器接收的資料嵌進一通訊訊框中。因此，FPGA之狀態機器，例如，可被使用以實作一個或多個較低的OSI協定層，例如，一資料鏈路層，如由國際標準化機構(ISO)所定義，並且將利用測試處理器提供之資料嵌進一產生的位元流中。
再次地，測試處理器可另外地以高時間解析度決定何時該等資料將被發送。
關於在待測元件及使用FPGA實作的狀態機器之間的資料通訊之評估，測試處理器可執行不同的功能。例如，測試處理器，例如，可被使用以量測利用FPGA提供之輸出信號的一時序。因此，測試處理器，例如，可決定利用FPGA提供之時序是否在可容忍的限定之內。利用FPGA提供之信 號的時序可受不同因素的影響。例如，利用FPGA提供的一信號時序可受到利用測試處理器被提供至FPGA的一個或多個信號之時序的影響。例如，測試處理器可將調整使用FPGA實作之狀態機器時序的一信號提供至FPGA。藉由量測利用FPGA提供之一輸出信號的時序，測試處理器，例如，可評估在FPGA之內的傳輸延遲。因此，測試處理器可調整被提供至FPGA之信號(用以調整該時序)的時序，以至於利用FPGA被輸出之一信號時序滿足其需求(在一預定範圍之內)。因此，測試處理器可被使用以校準FPGA時序。
此外，於一些其他實施例中，利用FPGA被提供的信號時序可受到利用FPGA自待測元件所接收的信號時序所支配。例如，在利用FPGA自待測元件所接收的一信號及回應於待測元件信號利用FPGA提供至測試處理器的一信號之間有一預定時間關係。因此，藉由量測自FPGA提供至測試處理器的信號時序，測試處理器可決定或量測(取決於對狀態機器功能之認知)來自待測元件之信號時序。因此，測試處理器可間接地決定或量測或辨識利用待測元件提供的信號時序。換言之，利用待測元件提供之信號藉由使用FPGA實作的狀態機器被處理。回應於這狀態機器處理(其可包括依據一通訊協定之處理)，一回應信號被產生，其可以，例如，指示通訊協定中之一預定情況(例如，資料輸送之完成，錯誤的發生，等等)。因此，指示通訊中或通訊協定中之預定情況的信號可被傳送至測試處理器，以至於測試處理器可以高的時序解析度，評估何時將達到該預定情況。
更進一步地，在一些實施例中，該FPGA可選擇性地實作該狀態機器以評估通訊協定。於此情況中，該FPGA可提供一信號至測試處理器而將通訊協定中之預定情況予以信號化。例如，FPGA可指示，經由提供至測試處理器之一信號，何時一協定違反發生或何時在一通訊協定之內的一使用者定義情況(例如，狀態機器之一預定狀態)發生。該測試處理器可藉由啟動或停止資料之捕捉(該資料之捕捉，例如，可使用接收格式器1070執行，及選擇性地，使用錯誤處理1080執行)，而例如，選擇性地回應至利用FPGA使用其之狀態機器中的通訊協定之評估而信號化之一觸發情況。
回應於信號化使用者定義情況發生之FPGA，測試處理器中之進一步的行動可選擇性地被採取。
FPGA可進一步地，在一些實施例中，選擇性地將資料傳遞至測試處理器。在一些實施例中，該FPGA可將依據通訊協定輸送的使用者資料傳遞至測試處理器以供測試處理器中之評估或捕捉。另外地，測試處理器可從自待測元件接收的信號中抽取一些控制資料並且傳送此抽取的控制資訊至測試處理器以供捕捉及/或評估。
概括上面所述，在一些實施例中，主要利益可選擇性地自FPGA與測試處理器之協作中被採取。雖然FPGA，例如，可取代一通訊協定之實作，測試處理器可被使用，例如，以藉由提供具有精確地可調整時序之一時脈信號及/或資料信號及/或觸信號，而調整使用FPGA實作的一狀態機器之時序。進一步地，測試處理器可如上所述地，以高時 序轉換，評估利用FPGA提供的信號。
在下面，將參考第4圖說明依據本發明之另一實施例。第4圖展示依據一實施例之可重新組配測試電路的方塊分解圖。第4圖展示之可重新組配測試電路整體以400被標示。可重新組配測試電路400包括一測試處理器410，該測試處理器410可包括測試處理器110、210、310a至310c、1010之功能。該可重新組配測試電路400同時也包括場可編程閘陣列420，該場可編程閘陣列420可包括可編程邏輯元件或場可編程閘陣列120、220、320之功能。該可重新組配測試電路400同時也包括一接腳電子電路430，該接腳電子電路430可包括接腳電子電路130、230，330，1030之功能。此外，一待測元件(DUT)，其不是可重新組配測試電路400之部件，可連接到可重新組配測試電路400，例如，使用測試連接。換言之，待測元件(DUT)，例如，可被配置在測試板上，其經由測試接腳及/或另外的連接(例如，電纜線)被連接到可重新組配測試電路400。但是，在可重新組配測試電路400及待測元件之間的其他型式之連接自然也是可能地，如測試領域所習知的。
測試處理器410，例如，可耦接至接腳電子電路430以控制接腳電子電路430之位準及/或模式。例如，測試處理器可決定利用接腳電子電路430輸出至待測元件的信號位準。此外，測試處理器可藉由比較自待測元件被輸入至接腳電子電路430的信號而決定臨界位準。
接腳電子電路430之輸出432可耦接，例如，至測試處 理器410及至FPGA 420兩者，以至於測試處理器410及FPGA 420兩者皆可接收一信號，其自待測元件被輸入至接腳電子電路430。此外，接腳電子電路之輸入434是選擇性地可連接測試處理器之輸出412或可連接至FPGA 420之輸出422。例如，開關436可被使用以影響這選擇之連接。此外，測試處理器410之輸出412可連接到場可編程閘陣列420之一時脈輸入。測試處理器410之輸出412，例如，可包括測試處理器1010之輸出1012的功能，如上面之詳細說明。
例如，場可編程閘陣列420可被組配以實作一有限狀態機器(FSM)，例如，以依據待測元件之一通訊協定產生在輸出422之輸出信號。此外，該有限狀態機器，例如，可被組配以回應至利用待測元件提供的一信號並且經由接腳電子電路430(例如，經由其之輸出432)被傳送至FPGA。此外，FPGA 420可選擇性地被組配以進行一資料處理(DP)。此外，FPGA 420可選擇性地被組配以實作一記憶體(MEM)。有關可重新組配測試電路400之功能，可參考可重新組配測試電路100、200、300之說明。此外，有關測試處理器410之功能，可參考上面之說明，同時也可參考測試處理器1010之說明。
測試處理器410及FPGA，例如，可經由一共用鏈路452連接到一工作站，如第4圖之指示。
在下面，將參考第5圖說明有關FPGA之功能的一些細節。第5圖展示場可編程閘陣列之方塊分解圖，其可被使用以實作上述功能。第5圖展示之場可編程閘陣列整體以500 被標示。場可編程閘陣列500包括(或被組配以實作)一狀態機器510。場可編程閘陣列500進一步地包括一輸入鎖定器或輸入暫存器520，該輸入鎖定器或輸入暫存器可以是或可以不是狀態機器510之部件。此外，場可編程閘陣列500可包括一輸出鎖定器或一輸出暫存器530，該輸出鎖定器或一輸出暫存器530可以是或可以不是狀態機器510之部件。因此，狀態機器510可被組配以經由輸入鎖定器或該輸入暫存器520，自待測元件接收，例如，經由輸入信號G之一輸入信號。此外，狀態機器510可被組配以經由輸出鎖定或輸出暫存器530，提供一信號至待測元件，例如，經由輸出F。
輸出鎖定器或輸出暫存器530可利用時脈信號H1被提供時脈。換言之，時脈信號H1可決定，在哪一時間點，資料自狀態機器510被輸出至輸出F，且將被傳送至待測元件。例如，回應於時脈信號H1之邊緣、或回應於時脈信號H1之預定位準，資料可能自狀態機器510被拿取至輸出F。同樣地，回應於時脈信號H2之邊緣、或回應於時脈信號H2之預定位準，資料可能自輸入G被拿取至狀態機器510。此外，時脈信號H3可決定狀態機器510之狀態將自目前狀態改變至後續狀態的時間。
一個或多個時脈信號H1、H2、H3可利用測試處理器被提供至場可編程閘陣列500。因此，FPGA 500之可編程時序可被得到。換言之，測試處理器可經由Hi(例如，H1、及/或H2及/或H3)而控制輸入時序及/或輸出時序。
在下面，將參考至第6a、6b及6c圖說明一些可能的實 際組配。第6a圖展示測試處理器及場可編程閘陣列之可能配置的分解圖表示圖。第6a圖展示之配置整體以600被標示。如於第6a圖所見，測試處理器610及可編程邏輯元件(例如，場可編程閘陣列)612可被配置在印刷電路板(PC板)620的相對側上。例如，測試處理器610可使用一種球閘陣列技術被附帶於印刷電路板620的頂部表面(或第一表面)。同樣地，可編程邏輯元件(例如，FPGA)也可被附帶至印刷電路板620之第二表面，如於第6a圖之展示。因此，在測試處理器610及可編程邏輯元件之間連接可成為非常短。
自然地，第6a圖展示之尺度不必需要按比例繪圖。相對地，可編程邏輯元件可包括比測試處理器較大的尺度。
第6b圖展示另一實際組配表示之分解圖。第6b圖展示之實際的組配整體以630被標示。配置630包括一測試處理器640。場可編程閘陣列642被疊放在測試處理器640頂部上。例如，場可編程閘陣列642可使用球閘陣列連接被疊放在測試處理器640頂部上，如第6b圖之展示。測試處理器640可進一步地被組配以使用球閘陣列連接被附在印刷電路板上，如於第6b圖之展示。自然地，測試處理器同時也可被疊放在場可編程閘陣列頂部上。
在一些實施例中，一種系統級封裝概念(SiP)可選擇性地被使用。例如，測試處理器及可編程邏輯元件(例如，場可編程閘陣列)兩者皆可被包括在單一、共同之封裝中。另外地，一種堆疊式封裝概念(PoP)亦可被應用。換言之，包括測試處理器之一封裝可被疊放在包括場可編程閘之陣列 封裝頂部上，或反之亦然。
第6c圖展示另一實際組配表示的分解圖。第6c圖所展示之實際組配整體以660被標示。
組配660包括一測試處理器670及一場可編程閘陣列672。例如，FPGA 672可使用晶片堆疊技術(CoC)被疊放在測試處理器670上。例如，矽導穿孔680a、680b、680c被使用以連接測試處理器670之電路與場可編程閘陣列1072之電路。
應注意到此處，自然地，測試處理器及場可編程閘陣列的其他組配及配置亦可被使用。
第7圖展示用以操作自動測試設備之方法的流程圖。第7圖所展示之方法整體以700被標示。方法700包括步驟710，該步驟710使用測試處理器而提供一個或多個可調整時序信號至可編程邏輯元件。方法700進一步地包括使用可編程邏輯元件、一狀態機器而實作步驟720，該狀態機器之一狀態序列是取決於自接腳電子電路所接收的一個或多個信號，以回應於自該接腳電子電路所接收的一個或多個信號，而提供取決於該狀態機器之目前或先前狀態的一輸出信號，其中該可編程邏輯元件之一時序使用一個或多個可調整時序信號之至少一者被決定。
方法700可藉由此處揭示之任何論點以及功能而延伸，例如，有關於裝置100、200、300、400。
關於使用一可編程邏輯元件之概念，應注意到，此一可編程邏輯元件，例如，場可編程閘陣列，或被稱為“複雜 可編程邏輯元件”(CPLD)通常是(但不是必然地)可重新組配。換言之，可編程邏輯元件之一組配，例如，可一次或多次地被改變，甚至在其中可編程邏輯元件被使用的系統執行時間。
例如，在一測試系統中，可編程邏輯元件(例如，其可被配置在一個一般模組上)可被組配。例如，組配資料可自控制器(例如，自控制該測試系統的工作站)上載進入一組配記憶體中。該可編程邏輯元件接著可自該組配記憶體將組態予以裝載，以便建立其之內部組態(例如，以作用如同一狀態機器)。另外地，一可編程邏輯元件可使用所謂標準化STAG界面被規劃。該STAG界面，例如，可利用控制測試系統之工作站或利用任何其他的組配裝置(例如，一特定組配控制器或一測試處理器)被接取，以定義可編程邏輯元件之組態。組配一可編程邏輯元件的不同方法一般會在分別的可編程邏輯元件之元件規格中被說明，其元件規格通常是由元件製造商(例如，Xilinx或Altera)提供。
在下面，將參考第8圖說明在一自動測試設備及用以設定該自動測試設備的一裝置之間的協調。第8圖展示一測試系統的方塊分解圖。第8圖所展示的測試系統整體以800被標示。測試系統800包括用以設定該自動測試設備的一裝置810。該測試系統800進一步地包括自動測試設備820。自動測試設備820包括如上述之一可組配測試處理器830、如上述之一可編程邏輯元件832、及如上述之接腳電子電路834。用以設定自動測試設備的裝置，例如，可被組配以將 一測試處理器組配資訊812提供至自動測試設備820。例如，裝置810可將測試程式表示提供進入連接到該測試處理器的記憶體1040，如於第10圖之展示。此外，用以設定該自動測試設備之裝置可被組配以提供一可編程邏輯元件組配資訊814以供組配該可編程邏輯元件832。該組配資訊814可依據該可編程邏輯元件之需要，而例如，被儲存在連接到該可編程邏輯元件的記憶體中，或直接地儲存在該可編程邏輯元件中。
裝置810可以調適用於組配該自動測試設備820，以至於自動測試設備820執行如此處說明之功能。換言之，該自動測試設備820，在一些實施例中，可以一種未組配狀態被運送。但是，藉由耦接自動測試設備820與用以設定該自動測試設備之裝置810，以及藉由致動該裝置810，該自動測試設備820可被組配(例如，藉由程式控制可組配測試處理器、可編程邏輯元件、或對應的記憶體)以具有此處說明之功能。
第9圖展示用以設定一自動測試設備之方法流程圖。第9圖所展示之方法整體以900被標示。方法900包括步驟910，該步驟910是組配自動測試設備之一可編程測試處理器以提供具有一可調整時序的一個或多個可調整時序信號。方法900進一步地包括步驟920，該步驟920組配自動測試系統之一可編程邏輯元件以實作一狀態機器，該狀態機器之一狀態序列是取決於自接腳電子電路所接收的一個或多個輸入信號，以回應於自接腳電子電路所接收的一個或 多個信號，將取決於該狀態機器之目前或先前狀態的該輸出信號，提供至該接腳電子電路，其中至少一個或多個可調整時序信號決定該可編程邏輯元件之一時序。
取決於某些實作需要，本發明實施例可以硬體或軟體方式被實作。該實作可使用數位儲存媒體被進行，該等數位儲存媒體為，例如，軟碟、DVD、CD、ROM、PROM、EPROM、EEPROM或快閃記憶體，其具有被儲存在其上之電子可讀取控制信號，其可與一可編程電腦系統配合(或能夠配合)，以至於分別的方法可被進行。
依據本發明一些實施例包括具有電子可讀取控制信號之一資料載體，該等控制信號可與一可編程電腦系統配合，以至於上述方法之一者可被進行。
一般，本發明實施例可被實作為具有程式碼之電腦程式產品，當該電腦程式產品在電腦上執行時，該程式碼可操作以供進行該等方法之一者。該程式碼，例如，可被儲存在機器可讀取載體上。
其他實施例包括用以進行此處說明的方法之一的電腦程式，其被儲存在機器可讀取載體上。
換言之，本發明方法之實施例，因此，是具有用以進行此處說明的方法之一的程式碼之電腦程式，當該電腦程式是在一電腦上執行時。
本發明方法的進一步實施例，因此，是一資料載體(或數位儲存媒體)，該載體包括用以進行此處說明的方法之一的電腦程式。
本發明方法的進一步實施例，因此，是一資料流或一信號系列，其代表用以進行此處說明的方法之一的電腦程式。該資料流或信號系列，例如，可被組配以透過一資料通訊連接(例如，透過網際網路)被傳送。
進一步的實施例包括一處理裝置，例如，電腦，或一可編程邏輯元件，該處理裝置被組配或適用於進行此處說明的方法之一。
進一步的實施例包括一電腦，該電腦具有被安裝在其上用以進行此處說明的方法之一的電腦程式。
在一些實施例中，一可編程邏輯元件(例如，場可編程閘陣列)可被使用以進行此處說明的方法之一些或所有的功能。在一些實施例中，場可編程閘陣列可與一微處理機配合，以便進行此處說明的方法之一。
概括上面所述，依據本發明之一些實施例克服傳統自動測試設備之缺點，該等傳統自動測試設備輸出預定向量(一組狀態跨越接腳)並且比較一輸入與預定向量。關於傳統自動測試設備，應注意到，完成測試確定可能是非常費時，通常是高成本的。於一些傳統自動測試設備中，這妨礙使用智慧性於元件中，因為該自動測試設備不能處理非確定性。
依據本發明之一些實施例，其便利一系統位準測試。一自動測試設備，其具有模仿元件自然環境協定的能力以允許更實際可行的測試及精簡測試之發展，因為用於最終系統的軟體可以最具有效率。
依據本發明之一些實施例，其包括模仿具有可編程時 序及位準之記憶體的功能。例如，接腳電子電路可提供可調整信號位準。可編程邏輯元件，例如，可被程式規劃，以至於該可編程邏輯元件模仿記憶體功能(例如，DRAM晶片或DRAM模組功能，或另一型式記憶體功能)。依據一些實施例，樣型為基礎之測試可被進行，例如，使用習見的數位通道。例如，樣型為基礎之測試可僅使用測試處理器被進行。換言之，樣型可利用測試處理器(例如，利用資料定序器及其驅動格式器)被產生並且可以未改變之形式被傳送至待測元件(例如，記憶體)。此外，處理位準協定模仿可被進行(記憶體包括目的及行為)。例如，可編程邏輯元件可被使用以模仿此記憶體之協定，例如，與測試處理器配合。
在下面，將說明使用場可編程閘陣列技術的協定方面之自動測試設備的一些可能規格。但是，應注意到，其性能可主要取決於實作而變化。
在一些實施例中，可得到800M位元/秒的輸入/輸出率。在一些實施例中，一有限狀態機器可以大約200MHz之時脈率被計算，但是甚至進一步之時脈計算亦是可能。在一些實施例中，20奈秒(nsec)之協定潛伏或即使較小者亦是可達成的。在一些實施例中，8個位址套取潛伏時間(CL)亦是可達成的。在一些實施例中，1 MByte大小之記憶體可被得到。在一些實施例中，80個通道亦可被得到。
在一些實施例中，一個DDR界面、一個DDR-2界面、一個DDR-3界面或一個QDR-2界面可被模仿。在另一些實施例中，一個DDR控制器、一個DDR-2控制器、一個DDR-3 控制器或一個QDR-2控制器可被模仿。因此，不同型式的記憶體界面及/或記憶體控制器可使用場可編程閘陣列被模仿。自然地，其他型式的記憶體界面或記憶體控制器同時也可被模仿，如需要的話。在一些實施例中，一個Stratix-2 FPGA、一個Stratix-3 FPGA、一個Virtex-4 FPGA或一個Virtex-5 FPGA可被使用於一記憶體界面或一控制器知識產權(控制器IP)之模仿。自然地，一可達成的性能是取決於所使用之FPGA的性能。
在一些實施例中，一協定潛伏期，例如，自待測元件返回至該待測元件之來回時間，可利用測試-電纜、利用接腳電子元件、利用時序同步化、及利用用以得到下一個狀態之邏輯被決定。
在一些實施例中，一記憶體資料潛伏期可由於一協定潛伏期、一位址解碼、一記憶體查詢及一資料路線被形成。自然地，潛伏值可取決於實作細節。
此外，一可使用的時脈率可取決於FPGA之性能。
在下面，將說明進一步的一些觀點。在一些實施例中，測試處理器(TP)可選擇性地包括一定序器、一格式器、一資料捕捉、一錯誤處理及一時序產生之組合。對於一些細節，可參考美國專利申請案第US11/435064號文件。
在一些實施例中，一個邏輯測試處理器可選擇性地被實作在一個或多數個實際晶片中。在一些實施例中，一實際的晶片可包括一個或多數個邏輯測試處理器。
在一些實施例中，接腳電子電路(PE)可選擇性地被組 配以一可編程位準驅動一輸出信號並且比較一輸入信號與一可編程位準。
在一些實施例中，一FPGA一般可代表可編程邏輯或可重新組配邏輯。
在下面，將說明依據本發明之進一步的一些實施例。
第11圖展示依據本發明另一實施例之可重新組配測試電路的方塊分解圖。第11圖所展示之可重新組配測試電路整體以1100被標示。應注意到，此處之第11圖可被考慮作為全部結構之表示。
可重新組配測試電路1100包括一位準轉換電路1110、一時序電路1120及協定電路1130。更進一步地，可重新組配測試電路1100包括記憶體1140，該記憶體被組配以提供“邏輯分析器追蹤”功能。進一步地，該可重新組配測試電路1100包括一記憶體1150，該記憶體被組配以實作一“順序模仿記憶體”功能。進一步地，該可重新組配測試電路1100包括快閃記憶體1160，該快閃記憶體用以儲存組配資訊。
在下面，將說明進一步的細節。
第11圖所展示之實施例中，位準轉換電路1110包括，例如，多數個接腳電子電路。該等接腳電子電路被組配以提供在可重新組配測試電路的一待測元件連接1112、及可重新組配測試電路1100的內部信號路線之間的一界面。例如，電路1100之待測元件連接1112可包括，例如，64條線(或線路組對，例如，如果差動信號被使用)。
位準轉換電路1110可包括多數個接腳電子電路。例 如，該位準轉換電路1100可包括多數個輸入級1114，並且可被組配以使用該等輸入級1114，提供，例如，64個輸入信號1116。因此，輸入信號1116，例如，可代表經由待測元件連接1112被提供至電路1100之信號。更進一步地，位準轉換電路1110可包括多數個輸出級1118，其可被組配以自時序電路1120接收輸出信號1122。進一步地，輸出級1118可依據輸出信號1124在待測元件連接1112提供信號。更進一步地，輸出級1118可被組配以自時序電路1120接收輸出級引動信號1124。該輸出級引動信號1124，例如，可被輸出級1118所使用以決定輸出級1118將以一被引動狀態或以一不引動狀態被安置。
概括上面所述，接腳電子電路1110可被組配以依據呈現在待測元件連接1112之信號而提供輸入信號1116，並且該位準轉換電路1110可進一步地依據輸出信號1122及(選擇性地)對應的輸出級引動信號1124而在該待測元件連接1112提供輸出信號。
更進一步地，位準轉換電路1110之參數，例如，可使用經SPI界面之上的通訊被調整。
在第11圖所展示的實施例中，時序電路1120是繞在位準轉換電路1110及協定電路1130之間環行。換言之，時序電路1120被組配以依據輸入信號1116而提供協定電路輸入信號1126。進一步地，時序電路1120被組配以自該協定電路1130接收協定電路資料輸出信號1128並且依據該協定電路資料輸出信號1128而提供輸出信號1122。更進一步地， 該時序電路1120被組配以自該協定電路1130接收協定電路驅動器致動信號1129並且依據該協定電路驅動器致動信號1129以提供引動信號1124。
利用位準轉換電路1110被提供且朝向協定電路1130之信號1116之一信號路線，例如，可經由時序電路1120之一個或多個測試處理器而延伸。利用位準轉換電路1110被提供之信號1116的信號路線，例如，可包括一個或多個取樣元件1170、1172，其中取樣元件1170、1172，例如，可包括鎖定器或正反器。例如，可利用一取樣元件1170對於信號1116之一取樣，以便得到一取樣信號1170a。因此，第一取樣元件1170可決定利用位準轉換電路1110被提供的信號1116之評估時間，以便得到取樣信號1170a。該取樣信號(其可被考慮作為一時間離散信號)可被傳送至協定電路1130，例如，經由第二取樣電路1172。該第二取樣電路1172，例如，可包括一鎖定器或正反器。第二取樣電路1172可被組配以調整被提供至協定電路1130的信號1126之邊緣時序。
第一鎖定器1170，例如，可利用一可調整時序信號t1被操作，其中該可調整時序信號t1可被使用以決定用以提供取樣信號1170a的取樣時間。此外，第二取樣電路1172可使用一可調整時序信號t4被操作。該可調整時序信號t4可決定發生在信號1126上之一邊緣或轉換的時間。
此外，應注意到，多數信號1116之分別信號可在不同的時間被取樣，因分別的取樣電路1170可供用於分別的信 號。進一步地，多數取樣信號1117可自然地依據利用位準轉換電路1110被提供的多數信號1116被得到。分別的取樣信號1170a可使用分別的取樣電路1170被傳送至協定電路1130，其中分別的取樣電路1172可關聯於該時序而分別地被調整。因此，在信號1126之間的一時序關係可以高精確度地被調整。
更進一步地，用以依據協定電路資料輸出信號1128而提供信號1122的一信號路線可包括取樣電路1174、1176。例如，取樣電路1174之一可被組配以對於利用協定電路1130所提供的信號1128之一取樣。因此，一取樣信號(或樣本)1174a被得到。被取樣信號或樣本1174a被傳送至取樣電路1176(例如，一鎖定器或正反器)。取樣電路1176決定其中被取樣信號或樣本1174a經由信號1122之一被輸出至位準轉換電路1110的時間。再次地，多數個平行路線自協定電路1130延伸至位準轉換電路1110。
取樣電路1174之一時序是可使用一可調整時序信號t5而調整的，並且取樣電路1176之一時序是可經由一可調整時序信號t2而調整。因此，用於將信號1128自協定電路1130傳送至位準轉換電路1110的一時序是可使用該等可調整時序信號t5及t2以非常有彈性的方式而調整。
同樣地，將協定電路驅動器致動信號1129傳送至位準轉換電路1110之一時序是可調整。為此目的，協定電路驅動器致動信號1129之一可使用取樣電路1178被取樣。因此，取樣信號1178a(包括，例如，一樣本序列)可被得到。 取樣信號1178a可經由被取樣電路1180被傳送，以得到信號1124之一。取樣電路1178之時序可利用一可調整時序信號t6被決定，並且取樣電路1180之時序可利用可調整時序信號t3被決定。
應注意到，此處之信號1116、1122、1124、1126、1128、1129可包括多數個信號。個別的信號可分別地、或群體地被處理。換言之，供用於各個信號、或供用於一群的信號之時序，例如，可分別地被調整。
在下面，將概要地說明協定電路。協定電路1130，例如，可被組配以模仿記憶體之行為。該記憶體行為，例如，可利用信號1126被控制，該信號1126，例如，可代表位址信號及/或控制信號。協定電路1132可輸出協定電路資料輸出信號1128，以至於回應於該協定電路資料輸入信號1126(其可代表記憶體位址資訊或記憶體控制資訊)，協定電路資料輸出信號描述一模仿記憶體之回應。協定電路1130可包括一記憶體界面協定電路1190，該記憶體界面協定電路1190可被組配以實作一模仿記憶體之協定行為。此外，協定電路1130可包括一可定址模仿記憶體1192。該可定址模仿記憶體1192，例如，可包括8M位元之記憶體容量。進一步地，該可定址模仿記憶體1192可被組配以與記憶體界面協定電路1190共同操作，以回應於協定電路資料輸入信號112而將記憶體資訊提供至記憶體界面協定電路1190。因此，記憶體界面協定電路1190可輸出資料，其是使用協定電路資料輸出信號1128利用可定址模仿記憶體1192被提供。
協定電路1130可進一步地包括一位址映圖1194，該位址映圖1194被組配以決定該可定址模仿記憶體1192是否應使用外接記憶體1150被更動。例如，協定電路1130可發出“下一個”信號1196至記憶體1150(其可以是一“序列的模仿記憶體”)。回應於該下一個信號1196，記憶體1150可提供進一步的資訊1198至可定址模仿記憶體1192。
協定電路1130，例如，可使用一場可編程閘陣列(FPGA)被實作。換言之，協定電路1130之一些或所有的功能可使用FPGA被實作。
進一步地，在一些實施例中，一個或多個取樣信號1170a、1174a、1178a可使用記憶體1140被分析。例如，取樣信號1170a、1174a、1178a之取樣值可被儲存在記憶體1140中。另外地，取樣信號1170a、1174a、1178a之取樣值可與參考值相比較。在一些實施例中，自該參考值之偏移可被確認作為一可能的或實際的錯誤情況。
換言之，一"邏輯分析器追蹤"功能可使用記憶體1140被進行。
應注意到，一信號處理路線，例如，可自位準轉換電路1110(信號1116)經由時序電路1120(信號1126)延伸至協定電路1130，經由該協定電路1130(信號1128或信號1129)，經由該時序電路1120再經由(信號1122或信號1124)並且返回至該位準轉換電路1110。
概括上面所述，第11圖展示全部結構之範例。
該結構之選擇性觀點可如下所示地被概述：
˙指示‘標準’接腳電子電路(PE)至測試處理器(TP)連接以得到一精確時序；
˙測試處理器調整相對於ATE時脈(X MHz)之DUT時序；
˙測試處理器調整對於FPGA之偏斜；
˙FPGA以具有一時脈(例如X/2MHz，DDR)之位元位準工作；
˙用於多數個通道之1個或多個FPGA；
˙所有的通道被相等產生(即使X/2MHz DUT時脈正好是另一個X Gbps信號)；
˙完全自主的時脈及定序器資源保持其他埠口活動。
˙一般化PA結構。
˙使用SPI或標準向量而預載、上載及檢查記憶體內容；
˙經由‘主要’通道之SPI之模式設定；
˙供用於FPGA影像之板上快閃記憶體(FLASH)。
在下面，將參考第12圖說明有關可重新組配測試電路之細節。第12圖展示依據另一實施例之可重新組配測試電路的方塊分解圖。同時，第12圖也展示經由測試處理器(TP)及FPGA中之一邏輯的一時序。第12圖所展示之可重新組配測試電路整體以1200被標示。可重新組配測試電路1200包括一接腳電子電路1210，該接腳電子電路1210，例如，可包括位準轉換電路1110之功能。該可重新組配測試電路1200可進一步地包括一測試處理器1220，其可以，例如，包括時序電路1120之功能。該可重新組配測試電路1200進 一步地包括場可編程閘陣列1230，該場可編程閘陣列1230，例如，可包括協定電路1130之功能。
接腳電子電路1210可被組配以耦接測試處理器1220至待測元件連接1212。該待測元件連接1212，例如，可包括N個連接(例如，N條線，或差動線組對)。接腳電子電路1210可包括一個或多個接收器1214(例如，N個接收器1214)以提供一個或多個輸入信號1216(例如，N個輸入信號1216)。因此，輸入信號1216可代表呈現在待測元件連接1212中的信號。接腳電子電路可進一步地包括一個或多個發送器1218(例如，N個發送器1218)，該等一個或多個發送器被組配以回應於一個或多個輸出信號1222而提供待測元件信號至待測元件連接1212。場可編程閘陣列1230被組配以接收一個或多個FPGA資料輸入信號1226(例如，N個FPGA資料輸入信號1226)，並且依據FPGA資料輸入信號1226，而用以提供一個或多個FPGA輸出信號1228(例如，N個FPGA輸出信號1228)。選擇性地，該FPGA可進一步地被組配以提供一個或多個FPGA驅動器致動信號1229，該等FPGA驅動器致動信號1229可指示接腳電子電路1210之一發送器1218是否應被致動或解除致動(或被引動或不被引動)。
在下面，將說明至測試處理器1220的一信號1216的傳送、及信號1222之傳送以及選擇信號1219之傳送。應注意到，為簡明起見，在此將只說明用於單一信號之傳送。但是，同樣的結構可被使用於多於一單一信號之傳送。
在測試處理器1220之內用於傳送輸入信號1216之一 者，以得到FPGA資料輸入信號1226的信號路線，可包括第一取樣元件1250、一先進先出記憶體(FIFO)1252、一開關或多工器1254及另一取樣電路1256。
例如，該第一取樣電路1250可被組配以接收利用接腳電子電路1210所提供的輸入信號1216。第一取樣電路1250可包括一鎖定器或正反器。第一取樣電路1250之一時序可使用可調整時序信號1250a被調整。因此，第一取樣電路1250可提供一取樣信號1250b，其是輸入信號1216之一取樣形式並且其中取樣時間利用可調整時序信號1250a被決定。FIFO 1252可被組配以接收取樣信號1250b。該FIFO 1252可被組配以便以管線方式儲存多數個取樣信號1250b之樣本。因此，FIFO 1252可提供一延遲取樣信號1250c，其相對於該取樣信號1253b延遲多數個FIFO時脈週期。一延遲取樣信號1250c被提供至開關或多工器1254之輸入。該開關或多工器1254，例如，可以是可切換以傳送該延遲取樣信號1250c至第二取樣電路1256之資料輸入。第二取樣電路1256之一時序可利用可調整時序信號1256a被決定。因此，第二取樣電路1256可提供輸出信號1226，以至於輸出信號1226攜帶利用取樣及延遲信號1250c描述之資訊。但是，FPGA資料輸入信號1226之邊緣或轉換的一時序可利用可調整時序信號1256a被決定。
選擇性地，FIFO 1252同時也可以接收可調整時序信號1250a及可調整時序信號1256a。
可調整時序信號1250a可使用可調整延遲線1262自主 要時脈信號1260被導出。進一步地，可調整時序信號1256a可使用另一可調整延遲線而自主要時脈信號1260被導出。
概括上面所述，FPGA資料輸入信號1226之一時序可使用取樣電路1250、FIFO 1252、取樣電路1256及可調整延遲線相對於輸入信號1216靈活地被調整。因此，可在FPGA 1230之輸入提供所需的時序。
同樣地，輸出信號1222之時序可使用測試處理器之電路系統(例如，取樣電路1270、FIFO 1272、開關或多工器1274、及取樣電路1276)相對於FPGA資料輸出信號1228之一時序被調整。取樣電路1270、FIFO 1272、開關或多工器1274及取樣電路1276之功能可以是等效於電路1250、1252、1254、1256之功能。
進一步地，可調整時序信號可被提供至取樣電路1270、1276，其可，例如，依據主要時脈信號1260利用可調整延遲線1278、1279被提供。因此，取樣電路1270、1276之一時序可以是無關於取樣電路1250、1256之一時序而調整。
進一步地，用於選擇FPGA驅動器致動信號1229之信號路線可包括取樣電路1280(其可以是等效於取樣電路1250)、FIFO 1282(其可以是等效於FIFO 1252)、開關或多工器1284(其可以是等效於開關或多工器1254)及取樣電路1286(其可以是等效於取樣電路1256)。取樣電路1286，例如，可提供一個或多個驅動器致動信號，其可被使用以致動或解除電子式電路1210之驅動器1218。可調整延遲線1288可被組配以提供一可調整時序信號至取樣電路1280， 例如，取決於主要時脈信號1260。進一步地，一可調整延遲線1289可被組配以提供一可調整時序信號至取樣電路1286，例如，取決於主要時脈信號1260。
再次地，取樣電路1280、1286之時序可以是無關於取樣電路1250、1256、1270、1276之時序而可調整。
更進一步地，FIFO 1252、1272、1282可回應於一程式化或啟始化信號而被程式化或啟始化。
進一步地，測試處理器1230可包括一資料定序器1290，該資料定序器1290可以是等效於上面參考第10圖所說明之資料定序器1050。資料定序器1290，例如，可被組配以提供資料樣型信號1292a至開關或多工器1254。因此，在一些實施例中，信號1292a或從該處導出之一信號，可被提供至FPGA 1230作為FPGA資料輸入信號1226。進一步地，資料定序器1290，例如，可被組配以提供資料樣型信號1292b至開關或多工器1274。因此，輸出信號1222可依據由資料定序器1290所提供的資料樣型信號1292b而被提供，如果該開關或多工器1274因此被切換的話。因此，輸出信號1222可依據FPGA資料輸出信號1228或依據資料樣型信號1292b而選擇性地被提供。同樣地，資料定序器1290可被組配以提供資料樣型信號1292c至開關或多工器1284。因此，該引動信號1219可取決於FPGA驅動器致動信號1229或資料樣型信號1292c而可選擇地被提供。
此外，測試處理器1220可進一步地包括一錯誤處理及捕捉單元1296，該錯誤處理及捕捉單元可以是等效於上述 參考第10圖被說明的錯誤處理1080。資料定序器1290可被組配以提供資料樣型信號1292d至錯誤處理及捕捉單元1296。資料樣型信號1292d可以是等效於上述參考第10圖被說明的信號1056。
錯誤處理及捕捉單元1292可進一步地被組配以接收取樣信號1250b及/或取樣信號1270b及/或取樣信號1280b。因此，錯誤處理及捕捉單元1296，例如，可比較該取樣信號1250b、及/或該取樣信號1270b及/或該取樣信號1280b與該資料樣型信號1292d，以判定是否有錯誤。換言之，錯誤處理及捕捉單元1296可被組配以評估一個或多個輸入信號1216及/或一個或多個FPGA資料輸出信號1228及/或一個或多個FPGA驅動器致動輸出信號1229。因此，錯誤處理及捕捉可監視由待測元件所提供之信號(上述利用一個或多個輸入信號1216描述者)或回應於其而由FPGA 1230所提供之信號。另外地，該等信號之組合也可被錯誤處理及捕捉單元1296所評估。
在下面，將概要地說明FPGA之功能。FPGA 1230可被組配以實作一狀態機器，如此處所說明者。例如，FPGA可被使用以實作一通訊協定，如此處所說明。但是，利用測試處理器1220被提供至FPGA 1230的信號1226之一者可被使用以決定接收FPGA資料輸入信號1226之FPGA 1230的輸入鎖定器或輸入正反器1232之時序。被使用以決定輸入鎖定1232時序的相同信號同時也可以，例如，被使用以決定提供FPGA資料輸出信號1228之輸出鎖定器或輸出正反器 1234的時序。
但是，另外地，不同的信號(例如，信號1226之中者)可被使用以決定輸入鎖定器或輸入正反器1232及輸出鎖定器或輸出正反器1234之時序。為進一步的詳細說明，同時也參考上面有關於第5圖之說明。在一實施例中，輸入鎖定器或輸入正反器1232可以是等效於鎖定器或正反器520，且輸出鎖定器或輸出正反器1234可以是等效於鎖定器或正反器530。
信號處理路線，例如，可自接腳電子電路1210，經由測試處理器之一個或多個時脈傳送單元(單元1250、1252、1256)而延伸至測試處理器1220(信號1216)、至FPGA 1230(信號1226)，返回至測試處理器1220(信號1228或信號1229)，經由測試處理器之一個或多個另外的時脈傳送單元(單元1270、1272、1274或單元1280、1282、1286)且返回至接腳電子電路1210(信號1222或信號1219)。
自然地，在一些實施例中，一個或多個時脈傳送單元可被省略。
一些變化可被產生。例如，FPGA邏輯中之時脈可藉由單一邊緣或兩個邊緣被提供時脈。一個FPGA可以作為一個或多個測試處理器，或反之亦然。
在下面，將參考第13圖說明進一步的一些詳細說明。第13圖展示依據本發明另一實施例可重新組配測試電路的方塊分解圖。該結構被展示。同時，經過測試處理器(一個通道)之一時序也被展示。第13圖所展示之可重新組配測試 電路整體以1300被標示。可重新組配測試電路1300是非常相似於可重新組配測試電路1200，以至於等效的或同樣的裝置及信號以相同的參考號碼被標示。
除了電路1200之外，電路1300也包括一時間-至-數位轉換器1320，該時間-至-數位轉換器1320被組配以決定輸入信號1216之一者的轉換時序。因此，時間-至-數位轉換器1320可提供數位時序資訊，例如，參考該主要時脈信號1260。
同時，主要時脈信號1260也可以，例如，是一每一-接腳時脈信號。主要時脈信號，例如，可具有1066MHz之頻率。進一步地，信號1226、1228之位元率，例如，可包括1066 M位元/每秒。
在下面，將參考第14圖說明依據本發明一實施例之另一個可重新組配測試電路。供使用於第14圖展示之自動測試設備中的可重新組配測試電路整體以1400被標示。該可重新組配測試電路1400包括接腳電子式電路1410，該接腳電子式電路被組配以提供在可重新組配測試電路及待測元件之間的界面。可重新組配測試電路1400進一步地包括測試處理器1420及可編程邏輯元件1430。測試處理器1420包括時序電路1440，該時序電路被組配以提供具有一可調整時序的一個或多個可調整時序信號1442。
可編程邏輯元件1430被組配以實作一狀態機器1450，該狀態機器之一狀態序列是取決於經由接腳電子電路1410所接收的一個或多個輸入信號1452。可重新組配測試電路被組配，以使用可編程邏輯元件1430，而得到一輸出信號 1454，以至於輸出信號1454是取決於該狀態機器之一目前或先前的狀態。輸出信號1454是回應於自接腳電子電路1410所接收的一個或多個輸入信號1452而利用接腳電子電路1410被輸出的一信號指示。該測試處理器1420被耦接至可編程邏輯元件。測試處理器同時也被組配，以使用一個或多個可調整時序信號1442，調整被使用以產生輸出信號1454之時序。
測試處理器1420可被組配以回應於一個或多個可調整時序信號而對於利用接腳電子式電路1410所提供的一個或多個信號取樣，以得到可編程邏輯元件1430的一個或多個輸入信號。另外地，或此外，測試處理器可被組配以回應於可調整時序信號之一者，而對於由可編程邏輯元件所提供的一信號取樣，以得到輸出信號。
進一步地，測試處理器可被組配以回應於一個或多個可調整時序信號而對於利用接腳電子電路所提供的一信號取樣，以得到該輸入信號之一樣本並且提供該輸入信號之樣本至可編程邏輯元件。
選擇性地，測試處理器包括先進先出記憶體，該記憶體被組配以在將樣本傳送至可編程邏輯元件之前緩衝由接腳電子式電路所提供的多數個信號樣本。
測試處理器可被組配以回應於第一可調整時序信號而對於由接腳電子式電路提供之信號取樣，以得到由接腳電子電路提供之輸入信號的樣本，並且回應於第二可調整時序信號而提供輸入信號之樣本至可編程邏輯元件。測試處 理器可被組配以調整在第一可調整時序信號及第二可調整時序信號之間的時序關係。
選擇性地，測試處理器可被組配以回應於一個或多個可調整時序信號而對於利用可編程邏輯元件所提供的一資料輸出信號取樣，以得到利用可編程邏輯元件所提供的資料輸出信號之一樣本，並且提供該資料輸出信號之樣本作為輸出信號。
選擇性地，測試處理器可包括先進先出記憶體，該先進先出記憶體被組配以在傳送由可編程邏輯元件所提供的資料輸出信號之樣本作為輸出信號之前，緩衝利用可編程邏輯元件所提供的多數個資料輸出信號之樣本。
進一步地，測試處理器可選擇性地被組配以回應於第一可調整時序信號而對於利用可編程邏輯元件所提供的資料輸出信號取樣，以得到利用可編程邏輯元件所提供的資料輸出信號之一樣本，並且提供利用可編程邏輯元件所提供的資料輸出信號樣本，並且回應於第二可調整時序信號提供利用可編程邏輯元件所提供的資料輸出信號樣本。測試處理器可被組配以調整在第一可調整時序信號及第二可調整時序信號之間的時序關係。測試電路可進一步地，選擇性地包括先進先出記憶體，該先進先出記憶體被組配以在將樣本傳送至接腳電子式電路之前，緩衝利用可編程邏輯元件所提供的多數個信號樣本。
同樣地，可編程邏輯元件可被組配，以使用狀態機器，提供指示接腳電子電路之一驅動器是否應被致動之一驅動 器-致動信號。測試處理器可被組配以回應於一個或多個可調整時序信號而對於利用可編程邏輯元件所提供的驅動器致動信號取樣，以得到利用可編程邏輯元件所提供的驅動器-致動信號之一樣本，並且將驅動器-致動信號之樣本提供至接腳電子電路之一引動輸入。
測試處理器可包括一先進先出記憶體，該先進先出記憶體被組配以在傳送驅動器-致動信號樣本之前，緩衝利用可編程邏輯元件所提供的驅動器-致動信號之多數個樣本以引動接腳電子電路之輸入或使其失效。
選擇性地，測試處理器可被組配以回應於第一可調整時序信號而對於利用可編程邏輯元件所提供的一驅動器致動信號取樣，以得到具有由可編程邏輯元件所提供的致動信號之驅動器的一樣本，並且回應於第二可調整時序信號以提供由可編程邏輯元件所提供的驅動器致動信號樣本。測試處理器可被組配以調整在第一可調整時序信號及第二可調整時序信號之間的時序關係。
在一實施例中，測試處理器可在接腳電子電路及可編程邏輯元件之間環繞。測試處理器可被組配以將起源自接腳電子電路之信號傳送至可編程邏輯元件並且調整起源自該接腳電子電路至可編程邏輯元件之信號的傳送時序。另外地，或此外，測試處理器可被組配以將起源自可編程邏輯元件之信號傳送至接腳電子電路並且調整起源自可編程邏輯元件至接腳電子電路之信號的傳送時序。
測試處理器可被組配以將來自接腳電子電路之一個或 多個信號傳送至可編程邏輯元件並且同時也可被組態以可調整地移位自接腳電子電路被傳送至可編程邏輯元件的一個或多個信號之時序，例如，當比較於另一信號時。因此，不同的傳輸延遲可被補償。
選擇性地，測試處理器可被組配以自可編程邏輯元件傳送一個或多個信號至接腳電子電路。於此情況中，測試處理器可被組配以可調整地移位自可編程邏輯元件被傳送至接腳電子電路的一個或多個信號之時序。再次地，傳輸延遲差量可被補償。
50‧‧‧資料定序器
100‧‧‧可重新組配測試電路
110‧‧‧測試處理器
112‧‧‧時序電路
114‧‧‧可調整時序信號
120‧‧‧可編程邏輯元件
122‧‧‧狀態機器
130‧‧‧接腳電子電路
132‧‧‧輸入信號
134‧‧‧輸出信號
200‧‧‧可重新組配測試電路
210a-210c‧‧‧測試處理器
222a-222c‧‧‧埠
220‧‧‧場可編程閘陣列
230a、230b、230c‧‧‧接腳電子電路
240a、240b、240c‧‧‧開關
250‧‧‧工作站
252‧‧‧通用通訊匯流排
300‧‧‧可重新組配測試電路
310‧‧‧測試處理器
312、314‧‧‧輸出埠
316‧‧‧輸入埠
320‧‧‧場可編程閘陣列
321、322‧‧‧待測元件輸出
323‧‧‧待測元件輸入
326、327‧‧‧測試處理器輸入
328‧‧‧測試處理器輸出
330‧‧‧接腳電子電路
332‧‧‧待測元件連接
334、336‧‧‧輸入
338‧‧‧輸出
350、352、354、356‧‧‧開關
400‧‧‧可重新組配測試電路
410‧‧‧測試處理器
412、422、432‧‧‧輸出
420‧‧‧場可編程閘陣列
430‧‧‧接腳電子電路
434‧‧‧輸入
436‧‧‧開關
452‧‧‧共用鏈路
500‧‧‧場可編程閘陣列
510‧‧‧狀態機器
520‧‧‧輸入鎖定器或輸入暫存器
530‧‧‧輸出鎖定器或輸出暫存器
600‧‧‧測試處理器及場可編程閘陣列配置
610‧‧‧測試處理器
612‧‧‧場可編程閘陣列
620‧‧‧印刷電路板(PC板)
630、660‧‧‧組配
640‧‧‧測試處理器
642‧‧‧場可編程閘陣列
670‧‧‧測試處理器
672‧‧‧場可編程閘陣列
680a、680b、680c‧‧‧矽導穿孔
700‧‧‧操作自動測試設備方法
710、720‧‧‧操作自動測試設備方法之步驟
800‧‧‧測試系統
810‧‧‧設定自動測試設備之裝置
812‧‧‧測試處理器組配資訊
814‧‧‧組配資訊
820‧‧‧自動測試設備
830‧‧‧可組配測試處理器
832‧‧‧可編程邏輯元件
834‧‧‧接腳電子電路
900‧‧‧自動測試設備方法
910、920‧‧‧自動測試設備方法 之步驟
1000‧‧‧自動測試設備
1000、1010‧‧‧測試處理器
1012‧‧‧輸出信號
1014‧‧‧輸出時脈信號
1016‧‧‧輸入信號
1020‧‧‧場可編程閘陣列
1030‧‧‧接腳電子電路
1030‧‧‧接腳電子電路(PE)
1032‧‧‧輸出緩衝器或輸出驅動器
1034‧‧‧待測元件(DUT)連接
1036‧‧‧輸入緩衝器或輸入臨 界電路
1040‧‧‧測試處理器記憶體
1050‧‧‧資料定序器
1052‧‧‧位元流資訊
1054‧‧‧待測元件刺激位元流
1056‧‧‧待測元件回應位元流
1060‧‧‧驅動格式器
1060‧‧‧驅動格式器
1070‧‧‧接收格式器
1072‧‧‧待測元件回應位元流
1080‧‧‧錯誤處理
1082‧‧‧錯誤信號
1090‧‧‧時序產生器
1092‧‧‧時脈產生器
1092a‧‧‧時脈信號
1094‧‧‧延遲線
1098‧‧‧時間區間分析器
1099‧‧‧界面
1100‧‧‧可重新組配測試電路
1110‧‧‧位準轉換電路
1112‧‧‧待測元件連接
1114‧‧‧輸入級
1116‧‧‧輸入信號
1117‧‧‧取樣信號
1118‧‧‧輸出級
1120‧‧‧時序電路
1122、1124‧‧‧輸出信號
1126‧‧‧協定電路信號
1128‧‧‧協定電路資料輸出信號
1129‧‧‧協定電路驅動器致動信號
1130、1132‧‧‧協定電路
1140、1150‧‧‧記憶體
1160‧‧‧快閃記憶體
1170‧‧‧第一鎖定器
1170a、1174a、1178a‧‧‧取樣信號
1172、1174、1176、1178、1180‧‧‧ 取樣電路
1190‧‧‧記憶體界面協定電路
1192‧‧‧可定址仿效記憶體
1194‧‧‧位址映圖
1196‧‧‧下一個信號
1198‧‧‧資訊
1200‧‧‧可重新組配測試電路
1210‧‧‧接腳電子電路
1212‧‧‧待測元件連接
1214‧‧‧接收器
1216‧‧‧輸入信號
1218‧‧‧發送器
1220‧‧‧測試處理器
1222‧‧‧輸出信號
1226‧‧‧FPGA資料輸入信號
1228‧‧‧FPGA輸出信號
1229‧‧‧FPGA驅動器致動信號
1230‧‧‧場可編程閘陣列
1250‧‧‧第一取樣元件
1250a‧‧‧可調整時序信號
1252、1272、1282‧‧‧先進先出記憶體(FIFO)
1254、1274、1284‧‧‧開關或多工器
1256、1270、1276、1280、1286‧‧‧取樣電路
1260‧‧‧主要時脈信號
1262、1278、1279、1288、1289‧‧‧可調整延遲線
1290‧‧‧資料定序器
1292a-1292d‧‧‧資料樣型信號
1296‧‧‧錯誤處理及捕捉單元
1300‧‧‧可重新組配測試電路
1320‧‧‧時間-至-數位轉換器
1400‧‧‧可重新組配測試電路
1410‧‧‧接腳電子式電路
1420‧‧‧測試處理器
1430‧‧‧可編程邏輯元件
1440‧‧‧時序電路
1442‧‧‧可調整時序信號
1450‧‧‧狀態機器
1452‧‧‧輸入信號
1454‧‧‧輸出信號
第1圖展示依據本發明一實施例之一可重新組配測試電路的方塊分解圖；第2圖展示依據本發明另一實施例之一可重新組配測試電路的方塊分解圖；第3圖展示依據本發明另一實施例之一可重新組配測試電路的方塊分解圖；第4圖展示依據本發明另一實施例之一可重新組配測試電路的方塊分解圖；第5圖展示在一場可編程閘陣列中一狀態機器之可能實作的方塊分解圖；第6a至6c圖展示一測試處理器及一場可編程閘陣列之可能實際組配的分解表示圖；第7圖展示依據本發明一實施例，用以操作一自動測試設備之方法流程圖； 第8圖展示依據本發明一實施例，用以設定一自動測試設備之裝置的方塊分解圖；第9圖展示依據本發明一實施例，用以設定一自動測試設備之方法流程圖；第10圖展示一習見的自動測試設備之方塊分解圖；第11圖展示依據本發明另一實施例，一可重新組配測試電路的方塊分解圖；第12圖展示依據本發明另一實施例，一可重新組配測試電路的方塊分解圖；第13圖展示依據本發明另一實施例，一可重新組配測試電路的方塊分解圖；以及第14圖展示依據本發明另一實施例，一可重新組配測試電路的方塊分解圖。
100‧‧‧可重新組配測試電路
110‧‧‧測試處理器
112‧‧‧時序電路
114‧‧‧可調整時序信號
120‧‧‧可編程邏輯元件
122‧‧‧狀態機器
130‧‧‧接腳電子電路
132‧‧‧輸入信號
134‧‧‧輸出信號

Claims (47)

  1. 一種供使用於一自動測試設備中之可重新組配測試電路，該測試電路包含：一測試處理器；一可編程邏輯元件；以及一接腳電子電路，其被組配以在該可重新組配測試電路及一待測元件之間提供一界面；其中該測試處理器包含一時序電路，該時序電路被組配以提供具有一可調整時序之一個或多個可調整時序信號；其中該可編程邏輯元件被組配以實作一狀態機器，該狀態機器之一狀態序列是取決於經由該接腳電子電路所接收的一個或多個輸入信號；其中該可重新組配測試電路被組配以使用該可編程邏輯元件，而得到一輸出信號，該輸出信號是取決於該狀態機器之目前或先前的狀態，並且該輸出信號是回應於自該接腳電子電路所接收的該等一個或多個輸入信號而表示將由該接腳電子電路所輸出之一信號；並且其中該測試處理器係耦接至該可編程邏輯元件且其中該測試處理器被組配以使用該等一個或多個可調整時序信號，而調整在一信號處理路線中被使用之一時序，其中該信號處理路線包含經由該可編程邏輯元件以依據該等一個或多個輸入信號而提供該輸出信號之一路線。
  2. 依據申請專利範圍第1項之可重新組配測試電路，其中該測試處理器被組配以回應於該等一個或多個可調整時序信號而對該接腳電子電路所提供的一個或多個信號取樣，以得到該可編程邏輯元件之該等一個或多個輸入信號，或其中該測試處理器被組配以回應於該等可調整時序信號之一者而對由該可編程邏輯元件所提供之一信號取樣，以得到該輸出信號。
  3. 依據申請專利範圍第1項之可重新組配測試電路，其中該測試處理器被組配以回應於一個或多個該等可調整時序信號而對由該接腳電子電路所提供之一信號取樣，以得到該輸入信號之一樣本，並且提供該輸入信號之該樣本至該可編程邏輯元件。
  4. 依據申請專利範圍第3項之可重新組配測試電路，其中該測試處理器包含一先進先出記憶體，該記憶體被組配以在將該等樣本傳送至該可編程邏輯元件之前，緩衝由該接腳電子電路所提供的該信號之多數個樣本。
  5. 依據申請專利範圍第1項之可重新組配測試電路，其中該測試處理器被組配以回應於該等可調整時序信號之第一者而對由該接腳電子電路所提供之一信號取樣，以得到由該接腳電子電路所提供的該信號之一樣本，並且回應於該等可調整時序信號之第二者而提供該輸入信號之該樣本至該可編程邏輯元件，其中該測試處理器被組配以調整在該等可調整時序信號之該第一者及該等可調整時序信號之該第二者 之間的一時序關係。
  6. 依據申請專利範圍第1項之可重新組配測試電路，其中該測試處理器被組配以回應於一個或多個該等可調整時序信號而對由該可編程邏輯元件所提供之一資料輸出信號取樣，而得到由該可編程邏輯元件所提供的該資料輸出信號之一樣本，並且提供該資料輸出信號之該樣本作為輸出信號。
  7. 依據申請專利範圍第6項之可重新組配測試電路，其中該測試處理器包含一先進先出記憶體，該記憶體被組配以在傳送由該可編程邏輯元件所提供之該等資料輸出信號樣本作為輸出信號之前，緩衝由該可編程邏輯元件所提供的該資料輸出信號之多數個樣本。
  8. 依據申請專利範圍第1項之可重新組配測試電路，其中該測試處理器被組配以回應於該等可調整時序信號之第一者而對由該可編程邏輯元件所提供之一資料輸出信號取樣，以得到由該可編程邏輯元件所提供的該資料輸出信號之一樣本，並且回應於該等可調整時序信號之第二者而提供由該可編程邏輯元件所提供的該資料輸出信號之樣本，其中該測試處理器被組配以調整在該等可調整時序信號之該第一者及該等可調整時序信號之該第二者之間的一時序關係。
  9. 依據申請專利範圍第1項之可重新組配測試電路，其中該測試處理器包含一先進先出記憶體，該記憶體被組配以在 將該樣本傳送至該接腳電子電路之前，緩衝由該可編程邏輯元件所提供的該信號之多數個樣本。
  10. 依據申請專利範圍第1項之可重新組配測試電路，其中該可編程邏輯元件被組配以使用該狀態機器，提供一指示該接腳電子電路之一驅動器是否該被致動之驅動器-致動信號，並且其中該測試處理器被組配以回應於一個或多個該等可調整時序信號而對由該可編程邏輯元件所提供的該驅動器-致動信號取樣，以得到由該可編程邏輯元件所提供的該驅動器-致動信號之一樣本，以及將該驅動器致動信號之該樣本提供至該接腳電子電路之一引動輸入。
  11. 依據申請專利範圍第10項之可重新組配測試電路，其中該測試處理器包含一先進先出記憶體，該記憶體被組配以在傳送由該可編程邏輯元件所提供的該驅動器致動信號之樣本至該接腳電子電路之該引動輸入之前，緩衝由該可編程邏輯元件提供的該驅動器-致動信號之多數個樣本。
  12. 依據申請專利範圍第1項之可重新組配測試電路，其中該測試處理器被組配以回應於該等可調整時序信號之第一者而對由該可編程邏輯元件所提供的一驅動器致動信號進行取樣，以得到由該可編程邏輯元件所提供的該驅動器致動信號之一樣本，並且回應於該等可調整時序信號之第二者而提供由該可編程邏輯元件所提供的 該驅動器致動信號之樣本，其中該測試處理器被組配以調整在該等可調整時序信號之該第一者及該等可調整時序信號之該第二者之間的一時序關係。
  13. 依據申請專利範圍第1項之可重新組配測試電路，其中該測試處理器在該接腳電子電路及該可編程邏輯元件之間安排線路；並且其中該測試處理器被組配以將源自該接腳電子電路之信號傳送至該可編程邏輯元件，並且調整傳送源自該接腳電子電路之信號至該可編程邏輯元件的一時序；或其中該測試處理器被組配以將源自該可編程邏輯元件之信號傳送至該接腳電子電路，以及調整傳送源自該可編程邏輯元件之信號至該接腳電子電路的一時序。
  14. 依據申請專利範圍第1項之可重新組配測試電路，其中該測試處理器被組配以自該接腳電子電路傳送一個或多個信號至該可編程邏輯元件，並且其中該測試處理器被組配以可調整地將自該接腳電子電路被傳送至該可編程邏輯元件之該等一個或多個信號之一時序予以移位。
  15. 依據申請專利範圍第1項之可重新組配測試電路，其中該測試處理器被組配以傳送自該可編程邏輯元件至該接腳電子電路之一個或多個信號，並且其中該測試處理器被組配以可調整地將自該可編程邏輯元件傳送至該接腳電子電路的該等一個或多個 信號之一時序予以移位。
  16. 依據申請專利範圍第1項之可重新組配測試電路，其中該測試處理器被耦接至該可編程邏輯元件以提供該等一個或多個可調整時序信號之至少一者至該可編程邏輯元件，以決定該可編程邏輯元件之一時序。
  17. 依據申請專利範圍第1項之可重新組配測試電路，其中該可編程邏輯元件包含一時脈電路以依據自該接腳電子電路所接收的該等一個或多個輸入信號而提供輸出信號；並且其中該測試處理器被耦接至該可編程邏輯元件以提供該等一個或多個可調整時序信號之至少一者至該可編程邏輯元件，以決定該可編程邏輯元件之該時脈電路之一時序。
  18. 依據申請專利範圍第16項之可重新組配測試電路，其中該可編程邏輯元件包含一時脈儲存元件，該時脈儲存元件被組配以捕捉自該接腳電子電路所接收的該等一個或多個可編程邏輯元件輸入信號之至少一者；並且其中該等可調整時序信號之一者被耦接至該時脈儲存元件之一時脈輸入以允許其中該時脈儲存元件捕捉該可編程邏輯元件輸入信號的時間點之調整。
  19. 依據申請專利範圍第16項之可重新組配測試電路，其中該可編程邏輯元件包含一時脈儲存元件，該時脈儲存元件被組配以閘控該可編程邏輯元件輸出信號；並且其中該等可調整時序信號之一者被耦接至該時脈 儲存元件之一時脈輸入以允許其中該時脈儲存元件更新該可編程邏輯元件輸出信號之時間點的調整。
  20. 依據申請專利範圍第16項之可重新組配測試電路，其中該可編程邏輯元件之狀態機器是一時脈狀態機器；其中該狀態機器包含一個或多個時脈儲存元件；並且其中該等可調整時序信號之一者被耦接至該狀態機器之該等一個或多個時脈儲存元件，以允許該時脈狀態機器時序之調整。
  21. 依據申請專利範圍第16項之可重新組配測試電路，其中該可重新組配測試電路被組配以傳送該等可調整時序信號之至少一者至該可編程邏輯元件，以決定該可編程邏輯元件之一時序，以及傳送至該接腳電子電路以經由該接腳電子電路將該可調整時序信號輸出至一待測元件；或其中該可重新組配測試電路是可切換以可選擇地將該等可調整時序信號之至少一者傳送至該可編程邏輯元件，以決定該可編程邏輯元件之時序，或傳送至該接腳電子電路，以經由該接腳電子電路將該可調整時序信號輸出至一待測元件。
  22. 依據申請專利範圍第16項之可重新組配測試電路，其中該可編程邏輯元件被耦接至該測試處理器之一位元流輸出以接收該可調整時序信號；並且其中該測試處理器包含一資料定序器，該資料定序器被組配以依據描述該位元流之可編程位元序列之一 位元流描述而在該位元流輸出產生具有一可編程位元序列之一位元流。
  23. 依據申請專利範圍第22項之可重新組配測試電路，其中該測試處理器進一步地包含一驅動格式器，該驅動格式器被組配以調整在該位元流輸出之該位元流之邊緣的一時序。
  24. 依據申請專利範圍第16項之可重新組配測試電路，其中該可編程邏輯元件被組配以自該測試處理器之一待測元件位元流輸出通道而接收一個或多個可調整時序信號，其中該待測元件位元流輸出通道被調適而提供具有一可編程位元序列及一可編程時序之一位元流。
  25. 依據申請專利範圍第16項之可重新組配測試電路，其中該可編程邏輯元件被組配以自該測試處理器之一待測元件位元流輸出通道接收一個或多個可調整時序信號，以自該測試處理器接收一指令以控制被提供至該接腳電子電路之輸出信號的產生。
  26. 依據申請專利範圍第16項之可重新組配測試電路，其中該可編程邏輯元件被組配以自該測試處理器之一待測元件位元流輸出通道接收一個或多個可調整時序信號，以自該測試處理器接收資料以控制被提供至該接腳電子電路之輸出信號的產生。
  27. 依據申請專利範圍第16項之可重新組配測試電路，其中該可編程邏輯元件被組配以依據自該接腳電子電路或自該測試處理器所接收的一個或多個輸入信號而提供 一可編程邏輯元件結果信號；並且其中該測試處理器被組配以接收該可編程邏輯元件結果信號。
  28. 依據申請專利範圍第27項之可重新組配測試電路，其中該測試處理器被組配以經由一待測元件位元流輸入通道接收該可編程邏輯元件結果信號；並且其中該待測元件位元流輸入通道被調適而比較該可編程邏輯元件結果信號與一可編程參考位元序列。
  29. 依據申請專利範圍第28項之可重新組配測試電路，其中該待測元件位元流輸入通道包含一接收格式器，該接收格式器被組配以決定該可編程邏輯元件結果信號之一時序。
  30. 依據申請專利範圍第28項之可重新組配測試電路，其中該可重新組配測試電路是可切換以可選擇地將該測試處理器之該待測元件位元流輸入通道耦接至該接腳電子電路，以接收旁通於該可編程邏輯元件之一待測元件信號，或耦接至該可編程邏輯元件，以接收該可編程邏輯元件結果信號。
  31. 依據申請專利範圍第27項之可重新組配測試電路，其中該測試處理器被組配以回應於該可編程邏輯元件結果信號而觸發一資料之捕捉，或回應於該可編程邏輯元件結果信號以停止一資料之捕捉。
  32. 依據申請專利範圍第27項之可重新組配測試電路，其中該可編程邏輯元件被組配以提供該可編程邏輯元件結 果信號，以使得該可編程邏輯元件結果信號包含描述由該可編程邏輯元件自該接腳電子電路所接收的輸入信號之通訊協定的一協定資訊；並且其中該測試處理器被組配以捕捉該協定資訊，以回應於該協定資訊而反應，或分析該協定資訊。
  33. 依據申請專利範圍第27項之可重新組配測試電路，其中該可編程邏輯元件被組配以提供該可編程邏輯元件結果信號，以使得該可編程邏輯元件結果信號包含描述該輸入信號的一資料內容之一資料資訊；並且其中該測試處理器被組配以捕捉該資料資訊，以回應於該資料資訊而反應，或分析該資料資訊。
  34. 依據申請專利範圍第16項之可重新組配測試電路，其中該測試處理器被組配以接收由該可編程邏輯元件所提供至該接腳電子電路之輸出信號，以捕捉該輸出信號，或以決定該輸出信號之一時序。
  35. 依據申請專利範圍第16項之可重新組配測試電路，其中該可重新組配測試電路被組配以形成由該可編程邏輯元件所輸出的一可編程邏輯元件輸出信號至該接腳電子電路而返回至該測試處理器之一輸入之一迴路。
  36. 依據申請專利範圍第16項之可重新組配測試電路，其中該測試處理器被組配以輸出一激勵位元樣型至該可編程邏輯元件之一輸入；以接收一回應信號，其回應於該激勵位元樣型而由該可編程邏輯元件提供至該接腳電子電路；以及以決定 在該激勵位元樣型以及該回應信號之間的一時序關係。
  37. 依據申請專利範圍第16項之可重新組配測試電路，其中該可重新組配測試電路是可切換而選擇地操作於：一向量模式，於該向量模式中，測試處理器被組配以產生一位元樣型且提供該位元樣型至一位元樣型輸出，且於該向量模式中，該測試處理器之位元樣型輸出被耦接至該接腳電子電路，以在該接腳電子電路的一待測元件連接之一所給予的端點輸出該產生的位元樣型，該待測元件連接是可連接至一特測元件；或一協定模式，於該協定模式中，該可編程邏輯元件之一輸出被耦接至該接腳電子電路，以在該接腳電子電路的待測元件連接之該所給予的端點輸出該可編程邏輯元件輸出信號。
  38. 依據申請專利範圍第37項之可重新組配測試電路，其中該測試處理器及該可編程邏輯元件被組配以當以該協定模式操作時，交換一時序資訊、一觸發資訊、一控制資訊或一資料資訊。
  39. 依據申請專利範圍第16項之可重新組配測試電路，其中該可編程邏輯元件被耦接至多數個測試處理器待測元件通道，以自一個或多數個待測元件輸出通道接收多數個位元樣型或提供多數個位元樣型至該等待測元件輸入通道。
  40. 依據申請專利範圍第1之可重新組配測試電路，其中該可編程邏輯元件被組配以模擬一通訊協定，以依據該通 訊協定而回應於自該接腳電子電路所接收的該等一個或多數個輸入信號而提供該輸出信號至該接腳電子電路。
  41. 依據申請專利範圍第1項之可重新組配測試電路，其中該可編程邏輯元件被組配以模擬一記憶體之一行為。
  42. 依據申請專利範圍第1項之可重新組配測試電路，其中該可編程邏輯元件是一複雜可編程邏輯元件或一現場可編程閘陣列。
  43. 一種用以操作一自動測試設備之方法，該方法包含下列步驟：使用一測試處理器提供一個或多個可調整時序信號；使用一可編程邏輯元件，實現一狀態機器，該狀態機器之狀態序列是取決於經由一接腳電子電路所接收的一個或多個信號，回應於經由該接腳電子電路所接收的該等一個或多個信號，以使用該可編程邏輯元件而得到一輸出信號，該輸出信號是取決於該狀態機器之目前或先前狀態；其中於一信號處理中所使用之一時序是回應於該等一個或多個可調整時序信號之至少一者而被調整，其中使用該信號處理以得到該輸出信號。
  44. 依據申請專利範圍第43項之方法，其中該等一個或多個可調整時序信號被提供至該可編程邏輯元件；其中該狀態機器之該狀態序列是取決於由該可編程邏輯元件自該接腳電子電路所接收的一個或多個信號； 其中該可編程邏輯元件回應於自該接腳電子電路所接收的該等一個或多個信號而提供該輸出信號，使得該輸出信號是取決於該狀態機器之目前或先前狀態；並且其中該可編程邏輯元件之一時序是由使用該等一個或多個可調整時序信號之至少一者所決定。
  45. 一種用以設定一自動測試設備之裝置，該自動測試設備包含一可組配測試處理器、一可編程邏輯元件及一接腳電子電路，該裝置被調適以：組配該測試處理器而提供具有一可調整時序之一個或多個可調整時序信號；組配該可編程邏輯元件而實現一狀態機器，該狀態機器之一狀態序列是取決於經由該接腳電子電路所接收的一個或多個輸入信號，使用該可編程邏輯元件，以回應於經由該接腳電子電路所接收的該等一個或多個信號，而得到經由該接腳電子電路所輸出的一輸出信號，其中該輸出信號是取決於該狀態機器之一目前或先前狀態；並且組配該自動測試設備，使得回應於該等一個或多個可調整時序信號之至少一者而調整於一信號處理中所使用之一時序，其中使用該信號處理以得到該輸出信號。
  46. 一種用以設定一自動測試設備之方法，該自動測試設備 包含一可組配測試處理器、一可編程邏輯元件及一接腳電子電路，該方法包含下列步驟：組配該可組配測試處理器而提供具有一可調整時序之一個或多個可調整時序信號；以及組配該可編程邏輯元件而實現一狀態機器，該狀態機器之一狀態序列是取決於經由該接腳電子電路所接收的一個或多個輸入信號，使用該可編程邏輯元件，以回應於經由該接腳電子電路所接收的該等一個或多個信號，而得到經由該接腳電子電路所輸出的一輸出信號，其中該輸出信號是取決於該狀態機器之一目前或先前狀態；並且其中該等可調整時序信號之至少一者決定在一信號處理中所使用之一時序，該信號處理被使用以產生該輸出信號。
  47. 一種電腦程式產品，其包含電腦程式，當該電腦程式在一電腦上執行時，用以進行依據申請專利範圍第43或46項之方法。
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