CN113867250B - Otp型cpld解码电路及方法 - Google Patents
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Abstract
本发明提供了一种OTP型CPLD解码电路及方法，包括：两个JTAG接口分别连接ARM处理器和FPGA可编程逻辑芯片，为ARM处理器和FPGA可编程逻辑芯片下载程序使用；Serial串行接口连接ARM处理器；Serial串行接口将ARM处理器通过FPGA可编程逻辑芯片发给CPLD的激励数据和CPLD的反馈数据发送给PC电脑或第三方带串口的设备上；ARM处理器与FPGA可编程逻辑芯片连接；FPGA可编程逻辑芯片与CPLD连接；Power电源模块为OTP型CPLD解码电路提供电源，并具有隔离、掉电以及过流保护功能。本发明提供以一种新的解码CPLD的方案，通过以ARM数据总线和FPGA的硬件可编程特征，实现对CPLD的激励信号同步控制和其反馈信号的实时监控，提高了CPLD的解码准确性，可以方便地维护工控板和工控板的升级，降低设备的维护成本。
Description
技术领域
本发明涉及CPLD解码技术领域，具体地，涉及一种OTP型CPLD解码电路及方法，更为具体地，涉及一种程序不可读回的CPLD解码装置，特别涉及一种对工控领域内控制板板卡上的OPT型CPLD的解码设计装置。
背景技术
在工业控制领，主控板卡上的OPT型CPLD具有稳定可靠、时序可预测、保密性更好的特点，在工控板上使用很多。
对于这种工控板的维修维护的难点是不确定CPLD内部的逻辑，只能简单的上电测试，不能对板卡上的RAM、FLASH外设等功能模块做驱动测试。此类板卡若出现故障就要重新更换板卡，使设备的维护成本极大提高，鉴于此原因，对CPLD内部逻辑进行解码显得尤为重要。当CPLD的内部逻辑解码完成之后，可根据其逻辑对CPLD实行替换，完成对工控板的升级，降低设备的维护成本。
专利文献CN205811993U(申请号：201620658058.X)公开了一种低功耗射频无线接收电路，包括无线接收模块和与无线接收模块相连的无线解码模块电路，无线接收模块中设有射频无线接收天线和无线接收振荡电路，无线接收振荡电路中设有高频三极管和可调电容器，无线解码模块电路设于一个低功耗的CPLD可编程逻辑集成电路芯片中，CPLD可编程逻辑集成电路芯片中一体式封装集成设置无线解码模块电路。
目前为止对有OPT型CPLD的解码方法除了物理破坏性的解码方法，没有其他更好的方案，而且这种方案对母片损坏严重，且不能确定内部逻辑，后续也对CPLD的功能测试带来困难。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种OTP型CPLD解码电路及方法。
根据本发明提供的一种OTP型CPLD解码电路，包括：JTAG接口、ARM处理器、FPGA可编程逻辑芯片、Serial串行接口、CPLD以及Power电源模块；
两个所述JTAG接口分别连接所述ARM处理器和所述FPGA可编程逻辑芯片，为所述ARM处理器和所述FPGA可编程逻辑芯片下载程序使用；
所述Serial串行接口连接所述ARM处理器；所述Serial串行接口将ARM处理器通过FPGA可编程逻辑芯片发给CPLD的激励数据和CPLD的反馈数据发送给PC电脑或第三方带串口的设备上；
所述ARM处理器与所述FPGA可编程逻辑芯片连接；所述FPGA可编程逻辑芯片与所述CPLD连接；
所述Power电源模块为OTP型CPLD解码电路提供电源，并具有隔离、掉电以及过流保护功能。
优选地，所述ARM处理器的总线包括CS片选信号线、OE读使能信号线、WE写使能信号线、ADDR地址线和DB数据信号线；所述CS片选信号线、OE读使能信号线、WE写使能信号线、ADDR地址线和DB数据信号线通过FPGA内部的解码后将DB数据线的双向功能解码为单一的只输入与只输出功能；所述输入功能读取CPLD对应激励数据的反馈数据；所述输出功能发送ARM处理器给CPLD的激励数据。
根据本发明提供的一种OTP型CPLD解码方法，运用上述所述的OTP型CPLD解码电路执行如下步骤：当CPLD的输入引脚接收不同的激励信号后经过CPLD内部编码逻辑后，采集CPLD输出引脚上对应的电平变化，利用CPLD输出引脚上对应的电平变化与对应的输入激励信号解码CPLD。
优选地，利用检测CPLD关键I/O性质的装置检测CPLD管脚I/O属性；
所述检测CPLD关键I/O性质的装置包括：一个电源、两个电阻以及一个比较器；
所述电源和两个电阻依次串联，上电后利用比较器检测其中一个电阻的电压，通过电压数值判断CPLD引脚属性；CPLD引脚属性包括输入管脚、输出管脚、三态管脚以及固定电平。
优选地，ARM系统数据处理单元给CPLD输入引脚对应的激励信号；
所述ARM系统数据处理单元包括ARM芯片、电源管理单元、232串口通讯单元以及缓存RAM；
所述ARM芯片作为中央处理器起到控制激励信号和对CPLD接收激励信号后的反馈数据处理，并产生激励信号激励CPLD；
所述缓存RAM存储CPLD接收激励信号后的反馈数据；
所述电源管理单元为整个装置提供预设电压，并起到掉电和过流保护的作用；
所述232串口通讯单元时将处理后的数据发送出去。
优选地，利用地址译码和分频装置将ARM系统数据处理单元的地址访问空间进行外扩，不影响ARM处理器内部总线功能的前提下使数据和地址总线可对外输出，并改变地址线和数据线的输出方式。
优选地，所述地址译码和分频装置采用FPGA实现；
FPGA产生时钟激励信号，配置FPGA内部解码逻辑电路，将总线的输出信号作为CPLD的输入激励信号，将总线的输入信号作为CPLD的相应信号。
优选地，所述改变地址线和数据线的输出方式采用：将数据总线的双向功能改为单一的输入与输出，输入接收CPLD的反馈数据，输出发送CPLD的激励数据。
优选地，通过FPGA的硬件可编程的特性，将激励信号进行掩码改变激励信号的通道数，并通过配置FPGA调节激励信号的输出引脚适配不同种类的OTP型CPLD。
优选地，通过连接器将CPLD、ARM系统以及地址译码和分频装置连接起来，
通过连接器将CPLD的输入信号与FPGA的激励信号连接起来，CPLD经过激励信号后获得对应的响应信号，并将响应信号与FPGA的输入信号连接起来，形成闭环。
与现有技术相比，本发明具有如下的有益效果：本发明提供以一种新的解码CPLD的方案，通过以ARM数据总线和FPGA的硬件可编程特征，实现对CPLD的激励信号同步控制和其反馈信号的实时监控，提高了CPLD的解码准确性，可以方便地维护工控板和工控板的升级，降低设备的维护成本。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为本发明整体框图示意图。
图2为本发明的/IO引脚特性检测图。
图3为本发明解码的CPLD的承载基板。
图4为本发明的FPGA内部逻辑编码框图。
图5为本发明的ARM+FPGA级联产生递增激励信号的程序流程图。
图6为本发明的ARM+FPGA级联产生递减激励信号的程序流程图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
实施例1
根据本发明提供的一种OTP型CPLD解码电路，包括：JTAG接口、ARM处理器、FPGA可编程逻辑芯片、Serial串行接口、CPLD以及Power电源模块；
两个所述JTAG接口分别连接所述ARM处理器和所述FPGA可编程逻辑芯片，为所述ARM处理器和所述FPGA可编程逻辑芯片下载程序使用；
所述Serial串行接口连接所述ARM处理器；所述Serial串行接口将ARM处理器通过FPGA可编程逻辑芯片发给CPLD的激励数据和CPLD的反馈数据发送给PC电脑或第三方带串口的设备上；
所述ARM处理器与所述FPGA可编程逻辑芯片连接；所述FPGA可编程逻辑芯片与所述CPLD连接；
所述Power电源模块为OTP型CPLD解码电路提供电源，并具有隔离、掉电以及过流保护功能。
优选地，所述ARM处理器的总线包括CS片选信号线、OE读使能信号线、WE写使能信号线、ADDR地址线和DB数据信号线；所述CS片选信号线、OE读使能信号线、WE写使能信号线、ADDR地址线和DB数据信号线通过FPGA内部的解码后将DB数据线的双向功能解码为单一的只输入与只输出功能；所述输入功能读取CPLD对应激励数据的反馈数据；所述输出功能发送ARM处理器给CPLD的激励数据。
CLK信号线是FPGA可编程逻辑芯片的晶振经过FPGA的分频后输出的时钟信号。
根据本发明提供的一种OTP型CPLD解码方法，运用上述所述的OTP型CPLD解码电路执行如下步骤：当CPLD的输入引脚接收不同的激励信号后经过CPLD内部编码逻辑后，采集CPLD输出引脚上对应的电平变化，利用CPLD输出引脚上对应的电平变化与对应的输入激励信号解码CPLD。
具体地，利用检测CPLD关键I/O性质的装置检测CPLD管脚I/O属性；
所述检测CPLD关键I/O性质的装置包括：一个电源、两个电阻以及一个比较器；
所述电源和两个电阻依次串联，上电后利用比较器检测其中一个电阻的电压，通过电压数值判断CPLD引脚属性；CPLD引脚属性包括输入管脚、输出管脚、三态管脚以及固定电平。
具体地，ARM系统数据处理单元给CPLD输入引脚对应的激励信号。
具体地，所述ARM系统数据处理单元包括ARM芯片、电源管理单元、232串口通讯单元以及缓存RAM；
所述ARM芯片作为中央处理器起到控制激励信号和对CPLD接收激励信号后的反馈数据处理，并产生激励信号激励CPLD；
所述缓存RAM存储CPLD接收激励信号后的反馈数据；
所述电源管理单元为整个装置提供预设电压，并起到掉电和过流保护的作用；
所述232串口通讯单元时将处理后的数据发送出去。
具体地，利用地址译码和分频装置将ARM系统数据处理单元的地址访问空间进行外扩，不影响ARM处理器内部总线功能的前提下使数据和地址总线可对外输出，并改变地址线和数据线的输出方式。
具体地，所述地址译码和分频装置采用FPGA实现。
具体地，FPGA产生时钟激励信号，配置FPGA内部解码逻辑电路，将总线的输出信号作为CPLD的输入激励信号，将总线的输入信号作为CPLD的相应信号。
具体地，所述改变地址线和数据线的输出方式采用：将数据总线的双向功能改为单一的输入与输出，输入接收CPLD的反馈数据，输出发送CPLD的激励数据。
具体地，通过FPGA的硬件可编程的特性，将激励信号进行掩码改变激励信号的通道数，并通过配置FPGA调节激励信号的输出引脚适配不同种类的OTP型CPLD。
具体地，通过连接器将CPLD、ARM系统以及地址译码和分频装置连接起来，
通过连接器将CPLD的输入信号与FPGA的激励信号连接起来，CPLD经过激励信号后获得对应的响应信号，并将响应信号与FPGA的输入信号连接起来，形成闭环。
本发明能够解码不同工控板板上的CPLD，可以方便地维护工控板和工控板的升级，降低设备的维护成本。
实施例2
实施例2是实施例1的优选例
本发明的目的是克服上述现有方案的缺陷，提供一种可解码CPLD内部功能的解码方案。
一种OTP型CPLD解码设计方案包括：
一个检测CPLD管脚I/O性质的装置；
一个用于数据采集的ARM系统数据处理装置；
一个地址译码编码频率分频装置；
一个将CPLD与ARM系统和分频装置链接在一起的装置。
其中，检测CPLD管脚I/O性质的装置，包括两个电阻、一个电源、一个比较器，该装置上电之后会检测其中一个电阻的电压，然后通过电压数值或者通过CPLD在板卡上与其他电路的工作原理来判断CPLD引脚是输入还是输出或者三态或者特定电平(一直是高电平或者低电平)，例如CPLD的某个引脚悬空可判断为CPLD的三态引脚。确定了CPLD引脚的I/O属性之后，ARM系统数据处理单元给CPLD输入引脚对应的激励信号，根据不同的激励信号，采集CPLD输出引脚的信号变化，分析CPLD内部逻辑，对于三态引脚不做处理。
其中ARM系统数据处理装置包括一盒ARM芯片，一个电源管理模块，一个232串口通讯模块，一个缓存RAM。ARM作为中央处理器起到控制激励信号和对CPLD接受激信号后的反馈数据处理，并产生激励信号用来激励CPLD，缓存RAM存储CPLD接收激励信号后的反馈数据。电源管理模块为整个装置提供5V，3.3V，1.8V的电源，并起到掉电和过流保护的作用，232串口通讯是将处理的数据发送出去。
其中地址译码和分频装置是用一个FPGA来实现的，该装置将ARM处理器的地址访问空间进行外扩，不影响ARM处理器内部总线功能的前提下使数据和地址总线可对外输出，并改变地址线和数据线的输出方式，将数据总线的双向功能改为单一的输入与输出，输入接收CPLD的反馈数据；输出发送CPLD的激励数据。利用总线的方式对OTP型CPLD进行信号激励，ARM总线可以扩展为8位，16位，32位的数据总线。将总线的输出作为CPLD的激励信号可以满足激励信号同时到达CPLD，提供不同的状态给CPLD。通过FPGA的硬件可编程的特性，可将激励信号进行译码改变激励信号的通道数，也可通过配置FPGA来调节激励信号的输出引脚来适配不同种类的OTP型CPLD。
其中CPLD与ARM系统和分频装置链接在一起的装置是一个连接器，此连接器目的将CPLD的输入信号与FPGA的输出信号(激励信号)连接在一起，CPLD经过激励信号后获得的对应的响应信号与FPGA的输入信号连接在一起，这样形成一个闭环。
本发明解码OTP型CPLD的方案包括以下步骤：
(1)检测CPLD管脚I/O属性；
(2)将检测的管脚按属性归类为输入管脚，输出管脚，三态管脚，固定电平；
(3)根据管脚属性设计解码CPLD板卡；
(4)FPGA产生时钟激励信号；
(5)配置FPGA内部解码逻辑电路，将总线的输出信号作为CPLD的输入激励信号，将总线的输入信号作为CPLD的响应信号(数据采集)；
(6)配置FPGA PIN端口给CPLD特定引脚以固定电平；
(7)以数据递增的方式扫描CPLD的输入引脚，检测CPLD的1个输出引脚电平，若输出引脚电平变化记录此时所给的输入引脚状态；
(8)依次执行步骤7，检测CPLD其他输出引脚，直至完成；
(9)以数据递减的方式扫描CPLD的输入引脚，检测CPLD的1个输出引脚电平，若输出引脚电平变化记录此时所给的输入引脚状态；
(10)依次执行步骤9，检测CPLD其他输出引脚，直至完成；
其中步骤(5)可根据CPLD的输入引脚个数增加总线宽度，可调整为8位、16位、32位、64位等，利用总线输出的方式作为CPLD的激励信号可以满足激励信号同时到达CPLD，不会出现某一信号延迟，造成CPLD的输出不稳定产生冗余逻辑。7,8步骤为CPLD的数据采集功能，当CPLD的输入引脚接收不同的激励信号后经过CPLD内部编码逻辑后，在输出引脚上有对应的电平变化，将电平变化采集回来与对应的输入激励信号一起解码CPLD。
实施例3
实施例3是实施例1和/或实施例2的优选例
下面结合附图给出本发明的较佳实施例，以详细说明本发明的技术方案。
本设计发明包括三个主要的部分，一个ARM微处理器，一个FPGA用于内部编码功能，一个待解码的CPLD基板，整体框图如图1所示。
如图2所示为CPLD管脚I/O属性检测装置，包括一个电源，两个电阻还有一个ARM处理器。如图所示，上电之后利用ARM处理器内部的AD功能检测A点电压，当A点电压为5V或者0V时可判断检测的CPLD I/O口特性为输出，当检测到A点电压为2.5V时可判断检测的CPLDI/O口特性为输入。
根据检测得到的CPLD I/O引脚的属性，设计解码的CPLD的基板，将CPLD的输入与输出引脚归类如图3所示，然后根据CPLD的封装选择对应封装的座子。将CPLD的输入引脚和输出引脚以PCB的形式连接到连接器上，CPLD的电源引脚连接电源，接地引脚接地，CPLD的电源引脚接0.1uf的滤波电容，CPLD的三态引脚悬空，CPLD的固定电平引脚接PIN端口。
根据归类得到的CPLD I/O引脚属性，来配置FPGA的内部逻辑如图4所示。本发明利用ARM CPU的外部总线扩展功能设计为CPLD的激励信号来源，故需将ARM的地址线、数据线及其读写控制线给FPGA，经过FPGA的内部编码，将数据总线的双向属性分离为输出和输入属性。数据总线分离为输出功能后经过FPGA的内部锁存使激励信号可以一直维持在某一个状态，提高对CPLD输出信号采集的稳定性。数据总线分离为输入功能用来采集CPLD的响应信号的状态，利用数据总线经过FPGA的编码方式，可以在us甚至ns级别内采集到CPLD在不同状态的激励信号下对应的响应信号。
图5是整个装置上电之后ARM微处理器执行的动作，首先上电之后ARM微处理器对其外设初始化，包括ARM处理器系统时钟初始化，PIN端口引脚方向，定时器初始化，串口初始化，配置EMC外设总线宽度等。然后依据要解码CPLD的输入引脚特性功能等，将数据总线的输出作为CPLD的输入激励信号，比如CPLD的输入有15根信号，那么可以将总线的输出从0一直增加到32767，在这个范围内每一根CPLD的输入信号都会变化一次，对于每次输入信号的变化读回CPLD的输出状态，当CPLD的输出状态变化后，此时记录CPLD的输入状态，若是CPLD的输出状态不变化，就不做记录处理，只改变CPLD的输入状态。
图6与图5功能类似只是将CPLD的输入信号有递增改变为递减，目的是可以获得某些输入信号是因为上升沿或者下降沿变化而引起的CPLD输出状态的变化。
本领域技术人员知道，除了以纯计算机可读程序代码方式实现本发明提供的系统、装置及其各个模块以外，完全可以通过将方法步骤进行逻辑编程来使得本发明提供的系统、装置及其各个模块以逻辑门、开关、专用集成电路、可编程逻辑控制器以及嵌入式微控制器等的形式来实现相同程序。所以，本发明提供的系统、装置及其各个模块可以被认为是一种硬件部件，而对其内包括的用于实现各种程序的模块也可以视为硬件部件内的结构；也可以将用于实现各种功能的模块视为既可以是实现方法的软件程序又可以是硬件部件内的结构。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。
Claims (6)
1.一种OTP型CPLD解码电路，其特征在于，包括：JTAG接口、ARM处理器、FPGA可编程逻辑芯片、Serial串行接口、CPLD以及Power电源模块；
两个所述JTAG接口分别连接所述ARM处理器和所述FPGA可编程逻辑芯片，为所述ARM处理器和所述FPGA可编程逻辑芯片下载程序使用；
所述Serial串行接口连接所述ARM处理器；所述Serial串行接口将ARM处理器通过FPGA可编程逻辑芯片发给CPLD的激励数据和CPLD的反馈数据发送给PC电脑或第三方带串口的设备上；
所述ARM处理器与所述FPGA可编程逻辑芯片连接；所述FPGA可编程逻辑芯片与所述CPLD连接；
所述Power电源模块为OTP型CPLD解码电路提供电源，并具有隔离、掉电以及过流保护功能；
所述ARM处理器的总线包括CS片选信号线、OE读使能信号线、WE写使能信号线、ADDR地址线和DB数据信号线；所述CS片选信号线、OE读使能信号线、WE写使能信号线、ADDR地址线和DB数据信号线通过FPGA内部的解码后将DB数据线的双向功能解码为单一的只输入与只输出功能；所述输入功能读取CPLD对应激励数据的反馈数据；所述输出功能发送ARM处理器给CPLD的激励数据；
ARM系统数据处理单元给CPLD输入引脚对应的激励信号；
所述ARM系统数据处理单元包括ARM芯片、电源管理单元、232串口通讯单元以及缓存RAM；
所述ARM芯片作为中央处理器起到控制激励信号和对CPLD接收激励信号后的反馈数据处理，并产生激励信号激励CPLD；
所述缓存RAM存储CPLD接收激励信号后的反馈数据；
所述电源管理单元为整个装置提供预设电压，并起到掉电和过流保护的作用；
所述232串口通讯单元时将处理后的数据发送出去；
利用地址译码和分频装置将ARM系统数据处理单元的地址访问空间进行外扩，不影响ARM处理器内部总线功能的前提下使数据和地址总线可对外输出，并改变地址线和数据线的输出方式；
所述地址译码和分频装置采用FPGA实现；
FPGA产生时钟激励信号，配置FPGA内部解码逻辑电路，将总线的输出信号作为CPLD的输入激励信号，将总线的输入信号作为CPLD的相应信号。
2.一种OTP型CPLD解码方法，其特征在于，运用权利要求1所述的OTP型CPLD解码电路执行如下步骤：当CPLD的输入引脚接收不同的激励信号后经过CPLD内部编码逻辑后，采集CPLD输出引脚上对应的电平变化，利用CPLD输出引脚上对应的电平变化与对应的输入激励信号解码CPLD。
3.根据权利要求2所述的OTP型CPLD解码方法，其特征在于，利用检测CPLD关键I/O性质的装置检测CPLD管脚I/O属性；
所述检测CPLD关键I/O性质的装置包括：一个电源、两个电阻以及一个比较器；
所述电源和两个电阻依次串联，上电后利用比较器检测其中一个电阻的电压，通过电压数值判断CPLD引脚属性；CPLD引脚属性包括输入管脚、输出管脚、三态管脚以及固定电平。
4.根据权利要求2所述的OTP型CPLD解码方法，其特征在于，所述改变地址线和数据线的输出方式采用：将数据总线的双向功能改为单一的输入与输出，输入接收CPLD的反馈数据，输出发送CPLD的激励数据。
5.根据权利要求2所述的OTP型CPLD解码方法，其特征在于，通过FPGA的硬件可编程的特性，将激励信号进行掩码改变激励信号的通道数，并通过配置FPGA调节激励信号的输出引脚适配不同种类的OTP型CPLD。
6.根据权利要求2所述的OTP型CPLD解码方法，其特征在于，通过连接器将CPLD、ARM系统以及地址译码和分频装置连接起来，
通过连接器将CPLD的输入信号与FPGA的激励信号连接起来，CPLD经过激励信号后获得对应的响应信号，并将响应信号与FPGA的输入信号连接起来，形成闭环。
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- 2021-09-29 CN CN202111150583.2A patent/CN113867250B/zh active Active
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