CN203250312U - 一种接口形式可扩展的通用核心处理子板 - Google Patents
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Abstract
本实用新型公开了一种接口形式可扩展的通用核心处理子板：包含DSP、FPGA、CPLD、时钟芯片、Flash存储器、同步动态随机存储器、对外接口，其中FPGA与插接件I/O口连接，DSP与FPGA、CPLD、Flash存储器，同步动态随机存储器连接，DSP与接插件的RapidIO接口连接，时钟芯片、接插件的配置信号接口与CPLD连接。所述对外接口包括供电接口、DSP的JATG仿真口、FPGA的JATG仿真口、子板状态配置接口、FPGA的通用输入输出接口。采用本实用新型，在核心处理子板硬件不变的情况下，可根据需要，通过FPGA编程实现对外接口种类及数量可变的扩展。
Description
技术领域
本实用新型涉及信号处理领域，尤其涉及一种接口形式可扩展的通用核心处理子板。
背景技术
当前电子设备中，信号处理硬件作为核心部分，它不仅承担高速数字信号处理，还承担对整个设备的状态管理、功能控制以及对外接口交联等功能。一个稳定的信号处理板是一个电子设备实现其功能的前提条件。基于硬件电路模块化设计思路，提供一个接口形式可扩展的通用核心处理硬件，可有效提高研发效率，节约研发成本，提升产品性能。
对于信号处理硬件，业界常用做法有两种：
一种是根据实际的需要，将核心处理电路、对外接口电路、供电电路等集中放置在一个单板上。由于核心处理部分硬件相对复杂，具有对开发人员要求高、开发周期长、开发风险大等特点，并且出现问题后不便于维护，也不利于功能升级。这种做法会导致核心处理部分的重复开发以及资源浪费。
另外一种做法是将核心处理电路、调试接口、常用对外接口集于一个模块，对外提供丰富的接口种类。但是，该做法形成的模块较大，且可能只有少量接口被使用，同一种类型的接口数量较少，大量对外接口处于闲置状态，造成体积、功耗和成本的的浪费，不利于集成设计和大规模使用。
发明内容
为了解决上述问题，本实用新型提供了一种接口形式可扩展的通用核心处理子板包含DSP、FPGA 、CPLD、时钟芯片、Flash存储器、同步动态随机存储器、对外接口，其中FPGA与插接件I/O口连接， DSP与FPGA 、CPLD、Flash存储器，同步动态随机存储器连接，DSP与接插件的RapidIO接口连接，时钟芯片、接插件的配置信号接口与CPLD连接。所述对外接口包括供电接口、DSP的RapidIO接口、DSP 的JATG(Joint Test Action Group；联合测试行动小组)仿真口、FPGA的JATG仿真口、子板状态配置接口、FPGA的通用输入输出接口。
本实用新型集成了FPGA和DSP的信号处理资源，在核心处理子板硬件不变的情况下，可根据需要，配合不同的母板上不同种类及数量的驱动芯片，通过FPGA编程实现对外接口种类及数量可变的扩展。
附图说明
图1为本实用新型的构造示意图。
具体实施方式
图1是本实用新型的示意图。
电路中的时钟芯片接入到CPLD的时钟输入引脚，给CPLD提供一个时钟信号；接插件给CPLD提供一个高稳时钟信号，高稳时钟是自动校时/报时钟的一种，自主产生不间断的、稳定的、准确的时间信息。
CPLD为DSP、FPGA提供运行时钟，并配置子板程序加载，进行子板运行状态管理。
FPGA与接插件的I/O口连接，为所述FPGA提供的数字信号处理数据或者搭建对外接口通道。
DSP通过EMIF接口（External Memory Interface外部存储器接口，是TMSDSP器件上的一种接口，可实现DSP与不同类型存储器的连接，具体可以分为EMIFA和EMIFB）与FPGA、FLASH、DDR2及CPLD连接等实现子板内部信号交联。DSP与插接件连接的接口是RapidIO接口。
通过DSP，可将数据存储在DDR2（Double Data Rate双倍速率同步动态随机存储器）存储器或者FLASH存储器中。
优选地，FLASH存储器为Nor flash存储器。
整个核心处理子板对外的接口有：供电接口、DSP 的JATG(Joint Test Action Group；联合测试行动小组，是一种国际标准测试协议)仿真口、FPGA的JATG仿真口，子板状态配置接口和FPGA的通用输入输出接口。核心处理子板主要通过FPGA的通用接口与外部进行通信。
本实用新型的工作流程如下：
数据经接插件I/O口送入FPGA，数据经FPGA做初级处理后送入所述DSP，所述DSP对数据进行一系列处理后送FPGA，FPGA将数据做传输协议转换后经接插件I/O口送出（必要时，可外接输入输出驱动配合完成数据通信）。DSP可以通过EMIF接口访问FLASH和DDR,读取或者修改里面的参数等。
在本实用新型中，可以同类芯片替换（如DSP可以由其他处理芯片替换； DDR2可以由SDRAM来替换），也可以是具备类似特征的核心处理子板（最基本特征为在硬件不变的情况下，接口种类及数量变化可以通过编程实现）。
本实用新型的关键在于集成了FPGA和DSP的信号处理资源，在核心处理子板硬件不变的情况下，可根据需要，配合不同的母板上不同种类及数量的驱动芯片，通过对子板进行软件设计，实现对外接口种类及数量可变的扩展。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
Claims (2)
1.一种接口形式可扩展的通用核心处理子板,其特征在于：包含
DSP、FPGA 、CPLD、时钟芯片、Flash存储器、同步动态随机存储器、对外接口，其中，
FPGA与插接件I/O口连接；
DSP与FPGA 、CPLD、Flash存储器、同步动态随机存储器连接；
DSP与接插件的RapidIO接口连接；
时钟芯片、接插件的配置信号接口与CPLD连接。
2.如权利要求1所述的一种接口形式可扩展的通用核心处理子板，其特征在于，所述对外接口包括供电接口、DSP 的JATG仿真口、FPGA的JATG仿真口、子板状态配置接口、FPGA的通用输入输出接口。
3.如权利要求2所述的一种接口形式可扩展的通用核心处理子板，其特征在于，通过FPGA的通用输入输出接口与外部进行通信。
4.如权利要求1所述的一种接口形式可扩展的通用核心处理子板，其特征在于，所述Flash存储器为 Nor Flash存储器。
5.如权利要求1所述的一种接口形式可扩展的通用核心处理子板，其特征在于，DSP通过EMIF接口与FPGA 、CPLD、Flash存储器、同步动态随机存储器连接。
6.如权利要求1所述的一种接口形式可扩展的通用核心处理子板，其特征在于，所述同步动态随机存储器为DDR2。
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| CN 201320270165 CN203250312U (zh) | 2013-05-17 | 2013-05-17 | 一种接口形式可扩展的通用核心处理子板 |
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Publications (1)
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Family Applications (1)
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Country Status (1)
| Country | Link |
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2013
- 2013-05-17 CN CN 201320270165 patent/CN203250312U/zh not_active Expired - Lifetime
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