CN106970894A - 一种基于Arria10的FPGA异构加速卡 - Google Patents
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Abstract
本发明提供一种基于Arria10的FPGA异构加速板卡，包括FPGA芯片，与FPGA芯片连接的光口模块、内存通道模块、PCIE主机接口、配置模块、电源转换模块、时钟模块、LED指示模块、板上USB Blaster，与板上USB Blaster连接的Micro USB连接器；电源转换模块还与光口模块、内存通道模块、PCIE主机接口连接，时钟模块还与板上USB Blaster通过JTAG调试接口连接。本发明采用CPU+FPGA异构加速计算，FPGA功耗在35W以下，能效是GPU的5倍以上，CPU+FPGA异构加速计算拥有更低时延和更快加速性能，在互联网时代的大数据和云计算领域将替代CPU+GPU。
Description
技术领域
本发明属于异构计算领域，具体涉及一种基于Arria10的FPGA异构加速卡。
背景技术
异构计算可以用来提高提高系统的计算性能。DNN语音识别、在线识别、CNN图像识别、Bing 搜索、大数据处理等对数据中心处理性能要求越来越高，早期采用的异构计算架构是CPU+GPU，由于一般单GPU板卡功耗在250W以上。
2015年数据中心的电耗达1000亿度，年耗电量超过全社会用电量的1.5%。在美国，2013年数据中心领域总用电量就达到恐怖的910亿度。同时据调研，至2020年数据中心年度用电总量将达到1380亿度。互联网时代的腾讯、百度、阿里云、Google、Facebook、Microsoft等互联网公司，以大数据、大用户等信息为核心资源，数据中心内部设备复杂，散热量大，制冷要求高，保障性要求也高，其中空调系统所产生的功耗约占数据中心总功耗的40% 左右。
此为现有技术的不足，因此，针对现有技术中的上述缺陷，提供一种基于Arria10的FPGA异构加速卡，是非常有必要的。
发明内容
本发明的目的在于，针对上述异构计算采用CPU+GPU方式能耗高的缺陷，提供一种基于Arria10的FPGA异构加速卡，以解决上述技术问题。
为实现上述目的，本发明给出以下技术方案：
一种基于Arria10的FPGA异构加速板卡，包括FPGA芯片，与FPGA芯片连接的光口模块、内存通道模块、PCIE主机接口、配置模块、电源转换模块、时钟模块、LED指示模块、板上USBBlaster，与板上USB Blaster连接的Micro USB连接器；
电源转换模块还与光口模块、内存通道模块、PCIE主机接口连接，时钟模块还与板上USB Blaster通过JTAG调试接口连接。PCIE主机接口给电源转换模块提供电压输入，电源转换模块给光口模块、内存通道模块,FPGA芯片提供电压输入。
优选地，电源转换模块与PCIE主机接口的连接可以替换为电源转换模块与外接电源的连接。
优选地，光口模块包括至少两个光口，内存通道模块包括至少两个内存通道。
优选地，内存通道模块采用支持DDR4 SDRAM SODIMM型号内存条的内存通道；内存通道模块的内存通道支持64bit或者72bit的数据宽度；64bit的数据宽度不带自纠码ECC,72bit的数据宽度带自纠码ECC,内存通道模块支持存储容量大小可适配；
光口模块采用SFP小型可插拔封装的光口,光口模块的光口为支持GE、10GE和25GE的以太网络接口。
优选地，时钟模块包括与FPGA芯片连接的PLL芯片、第二单端晶振、第一差分晶振、第二差分晶振，与PLL芯片连接的第一单端晶振、CPLD芯片；CPLD芯片还与板上USB Blaster通过JTAG调试接口连接。
优选地，时钟模块的PLL芯片与CPLD芯片连接通过I2C接口；第一单端晶振与PLL芯片的连接为时钟信号，第二单端晶振与FPGA芯片的连接为时钟信号；第一差分晶振与FPGA芯片的连接和第二差分晶振与FPGA芯片的连接为一对差分时钟；PLL芯片与FPGA芯片的连接包括一对内存输入参考差分时钟和一对光口输入参考差分时钟。
优选地，电源转换模块包括与PCIE主机接口连接的第一转换单元、第二转换单元、第三转换单元，与第二转换单元连接的第四转换单元、第五转换单元、第六转换单元、第七转换单元；
第一转换单元、第四转换单元、第五转换单元、第六转换单元还分别与FPGA芯片连接，第二转换单元还与光口模块连接，第三转换单元还与内存通道模块连接，第六转换单元还与内存通道模块连接，第七转换单元还与内存通道模块连接。
优选地，电源转换模块的第一转换单元、第二转换单元、第三转换单元的输入电压为12V，第一转换单元的输出电压为0.95V，输出电流大于30A，第二转换单元的输出电压为3.3V，第三转换单元的输出电压为0.6V,第四转换单元、第五转换单元、第六转换单元、第七转换单元的输入电压为3.3V，第四转换单元的输出电压为1.03V，第五转换单元的输出电压为1.8V，第六转换单元的输出电压为1.2V，第七转换单元的输出电压为2.5V。
优选地，PCIE主机接口为支持PCIE3.0×8的金手指，PCIE主机接口与FPGA芯片的连接包括数据信号和时钟信号。
优选地，配置模块支持串行或并行方式的配置FLASH，并行方式的配置FLASH采用NORFLASH芯片，NORFLASH芯片可以用于FPGA的快速被动并行方式配置。
优选地，LED指示模块支持若干组LED灯，指示不同的工作状态。
本发明的有益效果在于： 本发明采用CPU+FPGA异构加速计算，FPGA与GPU一样具备高性能计算，但功耗在35W以下，能效是GPU的5倍以上，CPU+FPGA异构加速计算同时拥有更低时延和更快加速性能，在互联网时代的大数据和云计算领域将替代CPU+GPU。
此外，本发明设计原理可靠，结构简单，具有非常广泛的应用前景。
由此可见，本发明与现有技术相比，具有突出的实质性特点和显著的进步，其实施的有益效果也是显而易见的。
附图说明
图1为本发明系统连接示意图；
图2为时钟模块连接示意图；
图3为电源转换模块示意图；
其中，1.FPGA芯片；2.第一光口；3.第二光口；4.第一内存通道；5.第二内存通道；6.PCIE主机接口；7.配置模块；8.电源转换模块；9.时钟模块；10.LED指示模块；11. MicroUSB连接器；12. 板上USB Blaster；13.PLL芯片；14.CPLD芯片；15.第一单端晶振；16.第二单端晶振；17.第一差分晶振；18.第二差分晶振；19.第一转换单元；20.第二转换单元；21.第三转换单元；22.第四转换单元；23.第五转换单元；24.第六转换单元；25.第七转换单元；26.光口模块；27.内存通道模块。
具体实施方式：
为使得本发明的目的、特征、优点能够更加的明显和易懂，下面将结合本发明具体实施例中的附图，对本发明中的技术方案进行清楚、完整地描述。
如图1所示，本发明提供一种基于Arria10的FPGA异构加速板卡，包括FPGA芯片1，与FPGA芯片连接的光口模块26、内存通道模块27、PCIE主机接口6、配置模块7、电源转换模块8、时钟模块9、LED指示模块10、板上USB Blaster12，与板上USB Blaster12连接的MicroUSB连接器11；
电源转换模块8还与光口模块26、内存通道模块27、PCIE主机接口6连接，时钟模块9还与板上USB Blaster12通过JTAG调试接口连接；PCIE主机接口6给电源转换模块8提供电压输入，电源转换模块8给光口模块26、内存通道模块27，FPGA芯片1提供电压输入；
PCIE主机接口6为支持PCIE3.0×8的金手指，PCIE主机接口6与FPGA芯片1的连接包括数据信号和时钟信号，PCIE主机接口6与电源转换模块8的连接为电源电压输入；
配置模块7支持串行或并行方式的配置FLASH，并行方式的配置FLASH采用NORFLASH芯片， NORFLASH芯片可以用于FPGA的快速被动并行方式配置；
LED指示模块10支持若干组LED灯，指示不同的工作状态；
内存通道模块27采用支持DDR4 SDRAM SODIMM型号内存条的内存通道；内存通道模块27的内存通道支持64bit或者72bit的数据宽度；64bit的数据宽度不带自纠码ECC,72bit的数据宽度带自纠码ECC,内存通道模块27支持存储容量大小可适配；内存通道模块27包括两个内存通道，第一内存通道4和第二内存通道5；
光口模块26采用SFP小型可插拔封装的光口,光口模块26的光口为支持GE、10GE和25GE的以太网络接口；光口模块26包括两个光口，第一光口2和第二光口3；
如图2所示，时钟模块9包括与FPGA芯片1连接的PLL芯片13、第二单端晶振16、第一差分晶振17、第二差分晶振18，与PLL芯片13连接的第一单端晶振15、CPLD芯片14；CPLD芯片14还与板上USB Blaster12通过JTAG调试接口连接；时钟模块9的PLL芯片13与CPLD芯片14连接通过I2C接口；第一单端晶振15与PLL芯片13的连接为时钟信号，第二单端晶振16与FPGA芯片1的连接为时钟信号；第一差分晶振17与FPGA芯片1的连接和第二差分晶振18与FPGA芯片1的连接为一对差分时钟；PLL芯片13与FPGA芯片1的连接包括一对内存输入参考差分时钟和一对光口输入参考差分时钟；单端晶振产生时钟输出，差分晶振产生差分时钟输出，主机通过JTAG调试接口再经CPLD芯片14可以任意修改PLL芯片13内差分时钟输出，CPLD芯片14与PLL芯片13通过I2C接口通信。PLL芯片13输出多种不同的差分时钟，支持时钟的配置，Kernel工作的时钟、PCIe3.0x8 核的参考时钟、两组DDR4 SDRAM SODIMM内存通道的输入参考时钟、两组SFP+ GE/10GE/25GE光口的输入参考时钟。
如图3所示，电源转换模块8包括与PCIE主机接口6连接的第一转换单元19、第二转换单元20、第三转换单元21，与第二转换单元20连接的第四转换单元22、第五转换单元23、第六转换单元24、第七转换单元25；第一转换单元19、第四转换单元22、第五转换单元23、第六转换单元24还分别与FPGA芯片1连接，第二转换单元20还与光口模块26连接，第三转换单元21还与内存通道模块27连接，第六转换单元24还与内存通道模块27连接，第七转换单元25还与内存通道模块27连接；
电源转换模块8的第一转换单元19、第二转换单元20、第三转换单元21的输入电压为12V，第一转换单元19的输出电压为0.95V，输出电流大于30A，给FPGA供电，第二转换单元20的输出电压为3.3V,给光口供电，第三转换单元21的输出电压为0.6V,给内存通道供电,第四转换单元22、第五转换单元23、第六转换单元24、第七转换单元25的输入电压为3.3V,第四转换单元22的输出电压为1.03V, 给FPGA供电,第五转换单元23的输出电压为1.8V，给FPGA供电,第六转换单元24的输出电压为1.2V，给FPGA和内存通道供电,第七转换单元25的输出电压为2.5V,给内存通道供电。
本发明支持至少两个光口，至少两个内存通道，支持PCIE3.0×8，支持串行或并行的配置FLASH，支持PCIE独立供电或者外接电源；支持多种不同的时钟，支持多种不同的电源。
Arria10，指的Altera公司发布的10系列FPGA 产品之一，Arria 10为基于台积电20nm工艺的面向中端市场的产品，Altera意在用Arria 10替代更多现有ASIC/ASSP的市场。
FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA属于一类更通用的可编程逻辑设备，简单来说，是一种可重新配置的集成电路。FPGA既能提供集成电路的性能优势，又具备设备可重新配置的灵活性；FPGA能够简单地通过使用触发器来实现时序逻辑，并通过使用查找表来实现组合逻辑，还可以通过块内存（Block RAM）实现片上数据缓存等功能；FPGA还含有硬化组件以实现一些常用功能，例如支持PCIe3.0x8硬核、DDR4 2133Mbps或者更高的控制器硬核、高速SerDes、SFP+ 10GE/25GE硬核、高速DSP运算内核等硬核。
PCIE，PCI-Express是最新的总线和接口标准，它原来的名称为“3GIO”，是由英特尔在2001年提出的，很明显英特尔的意思是它代表着下一代I/O接口标准。PCIe属于高速串行点对点双通道高带宽传输，所连接的设备分配独享通道带宽，不共享总线带宽，主要支持主动电源管理，错误报告，端对端的可靠性传输，热插拔以及服务质量(QOS)等功能。PCIe交由PCI-SIG（PCI特殊兴趣组织）认证发布后才改名为“PCI-Express”，简称“PCI-E”。这个新标准将全面取代现行的PCI和AGP，最终实现总线标准的统一。它的主要优势就是数据传输速率高，目前最高的16X 2.0版本可达到10GB/s，而且还有相当大的发展潜力。PCI Express也有多种规格，从PCI Express 1X到PCI Express 16X，能满足将来一定时间内出现的低速设备和高速设备的需求。PCI-Express最新的接口是PCIe 3.0接口，其比特率为8GB/s，约为上一代产品带宽的两倍，并且包含发射器和接收器均衡、PLL改善以及时钟数据恢复等一系列重要的新功能，用以改善数据传输和数据保护性能。
Micro USB，是USB 2.0标准的一个便携版本，比部分手机使用的Mini USB接口更小，Micro-USB是Mini-USB的下一代规格，由USB标准化组织美国USB Implementers Forum（USB-IF）于2007年1月4日制定完成。Micro-USB 支持OTG，和Mini-USB一样，也是5pin的。Micro系列的定义包括标准设备使用的Micro-B系列插槽；OTG设备使用的Micro-AB插槽；Micro-A和Micro-B插头，还有线缆。Micro系列的独特之处是他们包含了不锈钢外壳，万次插拔不成问题。
DDR4 SDRAM，DDR4 SDRAM是一种高带宽的计算机存储器规格，属于SDRAM家族的存储器产品。DDR4 SDRAM（Double-Data-Rate Fourth Generation Synchronous DynamicRandom Access Memory，简称为DDR4 SDRAM），是一种高带宽的计算机存储器规格。它属于SDRAM家族的存储器产品，提供了相较于DDR3 SDRAM更高的运行性能与更低的电压，是现时最新的存储器规格。早于2011年，三星电子制造并公布全球首支DDR4-SDRAM存储器模块，2012年9月JEDEC宣布正式成为DDR3 SDRAM（第三代双倍数据率同步动态随机存取存储器）的后继存储器标准。起始数据传送率由2133MT/s起跳，上限暂定为4266MT/s。实际相关的主板、处理器产品将于2014年面世。
SO-DIMM (Small Outline Dual In-line Memory Module) ： 这是一种改良型的DIMM模块，比一般的DIMM模块来得小，应用于笔记型计算机、列表机、传真机或是各种终端机等。SO-DIMM，中文含意为“小外形双列内存模组”，它是一种类型的计算机内存模组。相对于DIMM来说，SO-DIMM具有更小的外形尺寸（大致是正常DIMM尺寸的一半）。因此，SO-DIMM主要用于笔记本电脑等一些对尺寸有较高要求的使用场合。SO-DIMM具有72管脚（支持32位数据传输）或144管脚或200管脚（支持64位数据传输）。
ECC，是“Error Correcting Code”的简写，中文名称是“错误检查和纠正”。ECC是一种能够实现“错误检查和纠正”的技术，ECC内存就是应用了这种技术的内存，一般多应用在服务器及图形工作站上，这将使整个电脑系统在工作时更趋于安全稳定。
SFP光模块，SFP封装--热插拔小封装模块，目前最高速率可达10.3G，接口为LC，SFP可以简单的理解为GBIC的升级版本。SFP模块体积比GBIC模块减少一半，只有大拇指大小。可以在相同的面板上配置多出一倍以上的端口数量。SFP模块的其他功能基本和GBIC一致。
GE= Gigabit Ethernet ，千兆以太网（接口）, 10GE是万兆以太网（接口）,25GE是2.5万兆以太网（接口）。
I2C,（Inter－Integrated Circuit）总线是由PHILIPS公司开发的两线式串行总线，用于连接微控制器及其外围设备。是微电子通信控制领域广泛采用的一种总线标准。它是同步通信的一种特殊形式，具有接口线少，控制方式简单，器件封装形式小，通信速率较高等优点。I2C 总线支持任何IC 生产工艺(CMOS、双极型）。通过串行数据（SDA）线和串行时钟 （SCL）线在连接到总线的器件间传递信息。每个器件都有一个唯一的地址识别（无论是微控制器——MCU、LCD 驱动器、存储器或键盘接口），而且都可以作为一个发送器或接收器（由器件的功能决定）。LCD 驱动器只能作为接收器，而存储器则既可以接收又可以发送数据。除了发送器和接收器外，器件在执行数据传输时也可以被看作是主机或从机（见表1）。主机是初始化总线的数据传输并产生允许传输的时钟信号的器件。此时，任何被寻址的器件都被认为是从机。
CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。
PLL，(Phase Locked Loop)：为锁相回路或锁相环，用来统一整合时脉讯号，使高频器件正常工作，如内存的存取资料等。PLL用于振荡器中的反馈技术。 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步。一般的晶振由于工艺与成本原因，做不到很高的频率，而在需要高频应用时，有相应的器件VCO，实现转成高频，但并不稳定，故利用锁相环路就可以实现稳定且高频的时脉冲讯号。
USB Blaster，指的是Altera的FPGA/CPLD程序下载电缆，通过计算机的USB接口可对Altera的FPGA/CPLD以及配置芯片进行编程、调试等操作。
NOR FLASH，是一种非易失闪存技术，是Intel在1988年创建，NOR FLASH带有SRAM接口，有足够的地址引脚来寻址，可以很容易地存取其内部的每一个字节，NOR的特点是芯片内执行(XIP, eXecute In Place)，这样应用程序可以直接在flash闪存内运行，不必再把代码读到系统RAM中。NOR的传输效率很高，在1～4MB的小容量时具有很高的成本效益，但是很低的写入和擦除速度大大影响了它的性能。
JTAG接口，(Joint Test Action Group；联合测试工作组)是一种国际标准测试协议（IEEE 1149.1兼容），主要用于芯片内部测试。现在多数的高级器件都支持JTAG协议，如DSP、FPGA器件等。标准的JTAG接口是4线：TMS、TCK、TDI、TDO，分别为模式选择、时钟、数据输入和数据输出线。
本发明的实施例是说明性的，而非限定性的，上述实施例只是帮助理解本发明，因此本发明不限于具体实施方式中所述的实施例，凡是由本领域技术人员根据本发明的技术方案得出的其他的具体实施方式，同样属于本发明保护的范围。
Claims (10)
1.一种基于Arria10的FPGA异构加速板卡，其特征在于，包括FPGA芯片，与FPGA芯片连接的光口模块、内存通道模块、PCIE主机接口、配置模块、电源转换模块、时钟模块、LED指示模块、板上USB Blaster，与板上USB Blaster连接的Micro USB连接器；
电源转换模块还与光口模块、内存通道模块、PCIE主机接口连接，时钟模块还与板上USB Blaster通过JTAG调试接口连接。
2.如权利要求1所述的一种基于Arria10的FPGA异构加速板卡，其特征在于，光口模块包括至少两个光口，内存通道模块包括至少两个内存通道。
3.如权利要求2所述的一种基于Arria10的FPGA异构加速板卡，其特征在于，内存通道模块采用支持DDR4 SDRAM SODIMM型号内存条的内存通道；内存通道模块的内存通道支持64bit或者72bit的数据宽度；64bit的数据宽度不带自纠码ECC，72bit的数据宽度带自纠码ECC；
光口模块采用SFP小型可插拔封装的光口，光口模块的光口为支持GE、10GE和25GE的以太网络接口。
4.如权利要求1所述的一种基于Arria10的FPGA异构加速板卡，其特征在于，时钟模块包括与FPGA芯片连接的PLL芯片、第二单端晶振、第一差分晶振、第二差分晶振，与PLL芯片连接的第一单端晶振、CPLD芯片；CPLD芯片还与板上USB Blaster通过JTAG调试接口连接。
5.如权利要求4所述的一种基于Arria10的FPGA异构加速板卡，其特征在于，时钟模块的PLL芯片与CPLD芯片连接通过I2C接口；第一单端晶振与PLL芯片的连接为时钟信号，第二单端晶振与FPGA芯片的连接为时钟信号；第一差分晶振与FPGA芯片的连接和第二差分晶振与FPGA芯片的连接为一对差分时钟；PLL芯片与FPGA芯片的连接包括一对内存输入参考差分时钟和一对光口输入参考差分时钟。
6.如权利要求1所述的一种基于Arria10的FPGA异构加速板卡，其特征在于，电源转换模块包括与PCIE主机接口连接的第一转换单元、第二转换单元、第三转换单元，与第二转换单元连接的第四转换单元、第五转换单元、第六转换单元、第七转换单元；
第一转换单元、第四转换单元、第五转换单元、第六转换单元还分别与FPGA芯片连接，第二转换单元还与光口模块连接，第三转换单元还与内存通道模块连接，第六转换单元还与内存通道模块连接，第七转换单元还与内存通道模块连接。
7.如权利要求6所述的一种基于Arria10的FPGA异构加速板卡，其特征在于，电源转换模块的第一转换单元、第二转换单元、第三转换单元的输入电压为12V，第一转换单元的输出电压为0.95V，输出电流大于30A，第二转换单元的输出电压为3.3V，第三转换单元的输出电压为0.6V，第四转换单元、第五转换单元、第六转换单元、第七转换单元的输入电压为3.3V,第四转换单元的输出电压为1.03V，第五转换单元的输出电压为1.8V，第六转换单元的输出电压为1.2V，第七转换单元的输出电压为2.5V。
8.如权利要求1所述的一种基于Arria10的FPGA异构加速板卡，其特征在于，PCIE主机接口为支持PCIE3.0×8的金手指，PCIE主机接口与FPGA芯片的连接包括数据信号和时钟信号。
9.如权利要求1所述的一种基于Arria10的FPGA异构加速板卡，其特征在于，配置模块支持串行或并行方式的配置FLASH，并行方式的配置FLASH采用NORFLASH芯片。
10.如权利要求1所述的一种基于Arria10的FPGA异构加速板卡，其特征在于，LED指示模块支持若干组LED灯，指示不同的工作状态。
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