CN210572737U - 一种二次雷达信号处理装置 - Google Patents
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Abstract
本实用新型公开了一种二次雷达信号处理装置，包括标准CPCI接口、两个DSP处理节点、一个FPGA控制节点、一个PCI桥芯片和两个与DSP处理节点一一对应的千兆以太网模块；两个DSP处理节点之间相互连接，所述PCI桥芯片与标准CPCI接口连接，所述FPGA控制节点分别与PCI桥芯片和每一个DSP处理节点连接；两个DSP处理节点中，每一个DSP处理节点均与对应的千兆以太网模块，两个千兆以太网模块均与标准CPCI接口连接；每一个所述的DSP处理节点还与标准CPCI接口连接，所述FPGA控制节点还与标准CPCI接口连接。本实用新型提供了一种二次雷达信号处理装置，具有处理能力强，外部接口丰富的优势，并在不改变原有信号处理装置体系结构的前提下，有效地提高了装置的处理能力。
Description
技术领域
本实用新型涉及二次雷达信号处理，特别是涉及一种二次雷达信号处理装置。
背景技术
目前，一些二次雷达标准信号处理机所采用的核心处理器是AD公司于2003年推出的Tiger Sharc201（TS201）处理器，其主频为600MHz，浮点运算能力只有3.6GFLOPS，已经低于当前的主流通用处理器（CPU）。而应用对计算能力的需求正在不断增长，二次雷达系统只能通过不断的增加DSP芯片的数量来满足应用的需求，这必然使系统复杂度增加，导致成本增加，可靠性降低。
因此，要满足二次雷达系统对信号处理机计算能力提升的要求，必须在处理机中采用集成度更高，性能更强的处理器；在不改变信号处理机体系结构的前提下，有效提高处理能力，同时满足对系统的实时性和可靠性要求，对二次雷达信号处理装置而言具有非常重要的意义。
实用新型内容
本实用新型的目的在于克服现有技术的不足，提供一种二次雷达信号处理装置，具有处理能力强，外部接口丰富的优势，并在不改变原有信号处理装置体系结构的前提下，有效地提高了装置的处理能力。
本实用新型的目的是通过以下技术方案来实现的：一种二次雷达信号处理装置，其特征在于：包括标准CPCI接口、两个DSP处理节点、一个FPGA控制节点、一个PCI桥芯片和两个与DSP处理节点一一对应的千兆以太网模块；
两个DSP处理节点之间相互连接，所述PCI桥芯片与标准CPCI接口连接，所述FPGA控制节点分别与PCI桥芯片和每一个DSP处理节点连接；两个DSP处理节点中，每一个DSP处理节点均与对应的千兆以太网模块，两个千兆以太网模块均与标准CPCI接口连接；每一个所述的DSP处理节点还与标准CPCI接口连接，所述FPGA控制节点还与标准CPCI接口连接。
其中，所述标准CPCI接口包括连接器J1~J5；每一个所述的DSP处理节点均包括一片DSP芯片TMS320C6678和挂载在DSP芯片上的一组DDR3 SDRAM，所述DDR3 SDRAM容量为1GB；所述FPGA控制节点包括FPGA芯片XC7VX690T；所述的PCI桥芯片为PLX9056；所述千兆以太网模块包括一片PHY芯片88E1111；两个DSP芯片之间采用×4的HyperLink和SGMII进行互连通信；PCI桥芯片的PCI总线分别与J1连接器和J2连接器相连；FPGA芯片一方面与PCI桥芯片的Local总线相连，另一方面分别与两个DSP芯片通过SPI接口相连，实现主机与DSP芯片之间的数据交互；两个DSP芯片均通过SGMII接口连接到对应的以太网PHY芯片，所述以太网PHY芯片均连接到接插件J5上，实现板间DSP间网络通信；每个DSP芯片提供×4的RapidIO接口连接到接插件J3上，用于板间DSP间通信；每个DSP芯片提供×1的PCIe接口连接到接插件J3上，用于实现与主机间通信；每个DSP芯片提供一个UART接口引到接插件J5上，用于实现与外部进行串口通信；FPGA芯片提供多个双向GPIO引到接插件J4上；每片DSP提供16个双向GPIO引到FPGA上，用于实现不同用户对DSP的控制。
优选地，所述二次雷达信号处理装置还包括为整个装置供电的电源模块；所述二次雷达信号处理装置还包括为整个装置提供基准时钟的时钟模块；
优选地，所述二次雷达信号处理装置还包括一个FPGA逻辑加载调试模块，所述FPGA逻辑加载调试模块包括一片FLASH芯片XCF32P和一个JTAG接插件，所述FLASH芯片XCF32P和JTAG接插件均与FPGA芯片连接。每一片所述的DSP芯片均连接有DSP配置模块，所述DSP配置模块包括一片NOR FLASH芯片和一片EEPROM芯片，所述NOR FLASH芯片通过SPI接口与对应的DSP芯片连接，所述EEPROM芯片通过I2C接口与对应的DSP芯片连接。所述二次雷达信号处理装置还包括一个DSP在线调试模块，所述DSP在线调试模块包括一个mini-USB接口和一个USB-JTAG仿真芯片FT2232HL，所述mini-USB接口分别与两个DSP芯片连接，所述USB-JTAG仿真芯片FT2232HL分别与两个DSP芯片连接。
本实用新型的有益效果是：（1）集成了两片TMS320C6678高性能多核DSP芯片，使得板卡处理能力达到256GFLOPS；集成了FPGA芯片和PLX9056芯片，使得主机可以直接与DSP进行数据交互；集成了千兆以太网接口、RapidIO接口、PCIe接口、UART接口、GPIO接口等，极大地丰富了板卡的对外接口能力。
（2）基于TMS320C6678的信号处理板能够在不改变原标准信号处理机体系结构的基础上，不改变机箱机械结构、总线架构以及主控和电源模块，仅通过在原信号处理机中增加基于TMS320C6678的信号处理板或用基于TMS320C6678的信号处理板替换TS201信号处理板，可以通过主控程序将相关的DSP程序加载到TMS320C6678中，实现原信号处理机计算能力的提升。
附图说明
图1为本实用新型的原理示意图。
具体实施方式
下面结合附图进一步详细描述本实用新型的技术方案，但本实用新型的保护范围不局限于以下所述。
如图1所示，本实用新型基于TMS320C6678，构建二次雷达信号处理装置，集成了两个DSP芯片，DSP之间采用×4的HyperLink接口和SGMII接口进行互连通信。其中Hyperlink提供50Gbps的传输带宽，通常用于大数据量的传输；SGMII接口能够提供1Gbps的传输带宽，通常用于控制信号、同步信号或小数据量的传输。
在本申请的实施例中，每片DSP都引出一个×4的串行RapidIO接口到J3接插件上，可以实现板间的20Gbps的传输带宽；都引出一个×1的PCIe接口到J3接插件上；可以实现与主机间的5Gbps通信带宽；都引出一个SGMII接口，并通过以太网PHY芯片88E1111连接到J5接插件，可以实现板卡间的网络通信。
每片DSP都独享一个1GB的DDR3 SDRAM存储芯片组。每片DSP都独享一个128Mb的NOR FLASH，并通过SPI接口进行连接。每个DSP都独享一个128Kb的EEPROM，并通过I2C接口进行连接。
此外，给两个DSP集成了一个在线调试接口，由USB-JTAG芯片FT2232HL和mini-USB接口组成，通过菊花链的形式进行访问。
本申请的二次雷达信号处理装置集成了1个FPGA芯片XC7VX690T和PCI桥芯片PLX9056。FPGA与PLX9056的Local端相连，PLX9056的PCI端与CPCI接插件J1和J2相连。FPGA通过SPI接口分别与DSP相连。PLX9056将复杂的PCI协议转换为相对简单的Local端协议。通过在FPGA内部对Local协议进行解析，主机就能通过PLX9056访问到FPGA内部的存储空间，进而实现与DSP之间的数据交互。
此外，FPGA提供多个双向GPIO引到J4接插件上；同时分别引出16个双向GPIO，与每片DSP的GPIO接口进行相连。因此用户可以通过主机实现对DSP的各种控制。为FPGA提供了配置FLASH芯片和JTAG电路，用于在上电时从FLASH中将逻辑加载到FPGA中，和使用软件对FPGA进行在线调试。
在本申请的实施例中，还采用UCD9222和UCD7242电源管理芯片来对DSP的内核电压进行实时的监控和调整；在本申请的实施例中，时钟模块采用高性能可编程时钟产生与分发器CDCE62005来为DSP芯片提供低相位噪声、低歪斜的各种工作时钟。
需要说明的是，以上介绍的是本实用新型的实施方案而并非限制。本领域的技术人员应当理解，任何对本实用新型技术方案的修改或者等同替代都不脱离本实用新型技术方案的精神和范围，其均应涵盖在本实用新型的权利要求范围内。
Claims (9)
1.一种二次雷达信号处理装置，其特征在于：包括标准CPCI接口、两个DSP处理节点、一个FPGA控制节点、一个PCI桥芯片和两个与DSP处理节点一一对应的千兆以太网模块；
两个DSP处理节点之间相互连接，所述PCI桥芯片与标准CPCI接口连接，所述FPGA控制节点分别与PCI桥芯片和每一个DSP处理节点连接；两个DSP处理节点中，每一个DSP处理节点均与对应的千兆以太网模块，两个千兆以太网模块均与标准CPCI接口连接；每一个所述的DSP处理节点还与标准CPCI接口连接，所述FPGA控制节点还与标准CPCI接口连接。
2.根据权利要求1所述的一种二次雷达信号处理装置，其特征在于：所述标准CPCI接口包括连接器J1~J5。
3. 根据权利要求2所述的一种二次雷达信号处理装置，其特征在于：每一个所述的DSP处理节点均包括一片DSP芯片TMS320C6678和挂载在DSP芯片上的一组DDR3 SDRAM，所述DDR3 SDRAM容量为1GB；所述FPGA控制节点包括FPGA芯片XC7VX690T；所述的PCI桥芯片为PLX9056；所述千兆以太网模块包括一片PHY芯片88E1111。
4.根据权利要求3所述的一种二次雷达信号处理装置，其特征在于：两个所述DSP芯片之间采用4组HyperLink接口进行互连通信，两个DSP芯片之间还通过SGMII接口进行互联通信；PCI桥芯片的PCI总线分别与J1连接器和J2连接器相连；FPGA芯片一方面与PCI桥芯片的Local总线相连，另一方面分别与两个DSP芯片通过SPI接口相连；两个DSP芯片均通过SGMII接口连接到对应的以太网PHY芯片，所述以太网PHY芯片均连接到接插件J5上；每个DSP芯片提供4个RapidIO接口连接到接插件J3上；每个DSP芯片提供一个PCIe接口连接到接插件J3上；每个DSP芯片提供一个UART接口引到接插件J5上；FPGA芯片提供多个双向GPIO引到接插件J4上；每片DSP提供16个双向GPIO连接到FPGA芯片上。
5.根据权利要求1所述的一种二次雷达信号处理装置，其特征在于：所述二次雷达信号处理装置还包括为整个装置供电的电源模块。
6.根据权利要求1所述的一种二次雷达信号处理装置，其特征在于：所述二次雷达信号处理装置还包括为整个装置提供基准时钟的时钟模块。
7.根据权利要求1所述的一种二次雷达信号处理装置，其特征在于：所述二次雷达信号处理装置还包括一个FPGA逻辑加载调试模块，所述FPGA逻辑加载调试模块包括一片FLASH芯片XCF32P和一个JTAG接插件，所述FLASH芯片XCF32P和JTAG接插件均与FPGA芯片连接。
8. 根据权利要求3所述的一种二次雷达信号处理装置，其特征在于：每一片所述的DSP芯片均连接有DSP配置模块，所述DSP配置模块包括一片NOR FLASH芯片和一片EEPROM芯片，所述NOR FLASH芯片通过SPI接口与对应的DSP芯片连接，所述EEPROM芯片通过I2C接口与对应的DSP芯片连接。
9.根据权利要求1所述的一种二次雷达信号处理装置，其特征在于：所述二次雷达信号处理装置还包括一个DSP在线调试模块，所述DSP在线调试模块包括一个mini-USB接口和一个USB-JTAG仿真芯片FT2232HL，所述mini-USB接口分别与两个DSP芯片连接，所述USB-JTAG仿真芯片FT2232HL分别与两个DSP芯片连接。
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| CN112255598A (zh) * | 2020-10-14 | 2021-01-22 | 四川九洲空管科技有限责任公司 | 基于光纤通信的fpga远程在线调试方法、装置及系统 |
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| CN112255598A (zh) * | 2020-10-14 | 2021-01-22 | 四川九洲空管科技有限责任公司 | 基于光纤通信的fpga远程在线调试方法、装置及系统 |
| CN112255598B (zh) * | 2020-10-14 | 2023-09-26 | 四川九洲空管科技有限责任公司 | 基于光纤通信的fpga远程在线调试方法、装置及系统 |
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