CN201550129U

CN201550129U - 基于交换机构架的信号处理板

Info

Publication number: CN201550129U
Application number: CN2009202634646U
Authority: CN
Inventors: 钟华斌; 王毅
Original assignee: Comba Telecom Systems China Ltd
Current assignee: Comba Network Systems Co Ltd
Priority date: 2009-11-26
Filing date: 2009-11-26
Publication date: 2010-08-11
Anticipated expiration: 2019-11-26

Abstract

本实用新型公开了一种基于交换机构架的信号处理板，包括电源模块、时钟电路、交换机芯片、对外接口、嵌入式系统、数字信号处理器以及现场可编程门阵列；所述嵌入式系统包括外挂有闪存的嵌入式处理器，所述数字信号处理器外挂存储器，所述嵌入式处理器、数字信号处理器以及现场可编程门阵列均设置有与交换机芯片匹配的串行接口，嵌入式处理器、数字信号处理器以及现场可编程门阵列均通过各自的串行接口与交换机芯片进行串行连接，所述CPU还直接与FPGA相连接。本实用新型内部各处理芯片均通过交换机芯片进行串行通信，大大减少了所需连接的引脚数，进而大大提高了传输速率，非常适合用于图像处理及通信信号处理等方面。

Description

基于交换机构架的信号处理板

技术领域

本实用新型涉及信号处理技术，特别涉及基于交换机构架的信号处理板。

背景技术

高速实时处理的信号处理板主要用于图像及通信等对于实时性要求高，数据通信量大的场合。传统的处理芯片互联多采用并行总线方式，这种方式需要连接的引脚数太多，有数据线、地址线及控制线等，并且传输速率也不高。

采用交换机芯片进行设计，能有效提高单板各处理芯片之间数据吞吐量，且接口灵活，可扩展性强，是针对大数据量处理的理想互联构架。在现有的一些高速信号处理板应用中，多数还只是在数字信号处理器(DSP)之间采用交换机芯片联系，例如采用Rapid IO协议的交换机芯片。而其他处理芯片例如可编程逻辑门阵列(FPGA)和嵌入式处理器(CPU)，还是通过其他接口连接，所需连接的引脚数与传统的并行总线方式相比，并没有减少多少，其传输速率也没有得到很好的改善。

实用新型内容

本实用新型的目的在于克服现有技术的缺点与不足，提供一种基于交换机构架的信号处理板，本实用新型不但DSP之间采用交换机芯片进行联系，而且FPGA、CPU以及DSP均通过各自的串行接口与交换机芯片进行串行连接，大大减少了所需连接的引脚数，进一步提高了传输速率。

本实用新型的目的通过下述技术方案实现：一种基于交换机构架的信号处理板，包括：

用于提供工作电源的电源模块；

用于提供时钟信号的时钟电路；

用于实现交换的交换机芯片；

用于实现板间通信的对外接口；

用于实现板内数据、控制信息的传输管理，以及系统配置和通信协议处理的嵌入式系统(PowerPC)；

用于实现实时算法处理的数字信号处理器(DSP)；

用于实现嵌入式系统与数字信号处理器间的数据交互以及向对外接口提供逻辑控制的现场可编程门阵列(FPGA)；

所述PowerPC包括外挂有闪存(FLASH)的嵌入式处理器(CPU)，所述DSP外挂存储器，所述FPGA、CPU以及DSP均设置有与交换机芯片匹配的串行接口，FPGA、CPU以及DSP均通过各自的串行接口与交换机芯片进行串行连接；所述CPU、交换机芯片、FPGA分别与对外接口相连接，用于进行板间通信；所述CPU还直接与FPGA相连接。

所述CPU设置有通用输入输出接口(GPIO)接口，所述FPGA设置有配置接口，所述CPU的GPIO接口与FPGA的配置接口相连接。

优选的，所述DSP所外挂的存储器为同步动态随机存取存储器(SDRAM)。

所述交换机芯片采用RapidIO交换机芯片，所述FPGA、CPU以及DSP所设置的与RapidIO交换机芯片匹配的串行接口均为RapidIO接口。FPGA、CPU、DSP以及RapidIO交换机芯片之间采用RapidIO协议进行通信。

所述对外接口包括对外接口J1和对外接口J2，所述FPGA与对外接口J1相连接，对外提供LVTTL、LVDS等信号接口，以进行逻辑信号传输。

所述对外接口J2包括Rapi dIO接口、千兆网口、百兆调试网口和RS232串口等等。所述CPU与千兆网口、百兆调试网口和RS232串口相连接，采用相应协议进行板间通信，所述Ra pidIO交换机芯片与对外接口J2的Ra pidIO接口相连接，采用RapidIO协议进行板间通信。

本实用新型信号处理板的板型优选为符合ATCA标准的6U板型。

本实用新型实施例的有益效果如下：

1、本实用新型信号处理板中，FPGA、CPU以及DSP均通过各自的串行接口与交换机芯片进行串行连接，大大减少了所需连接的引脚数，进而大大提高了传输速率；

2、本实用新型信号处理板中，由CPU外挂闪存组成嵌入式最小系统，能实现板内数据、控制信息的传输管理，以及系统配置和通信协议处理的嵌入式系统，而每个FPGA、DSP都能作为算法处理器，共同实现特定的算法处理，既可以作为一款单独的信号处理板，也可以作为一个单元嵌入到整体设备中，体现了设计的灵活性；

3、本实用新型信号处理板中，RAPIDIO交换机芯片互连多种处理芯片，包括CPU、DSP和FPGA，且协议简单，硬件设计简单可靠；

4、本实用新型信号处理板提供了各种接口以实现板间通信，板内和板外接口灵活，传输数据率高，可扩展性强。

附图说明

图1是本实用新型一种基于交换机构架的信号处理板的结构示意图。

具体实施方式

下面结合附图及实施例对本实用新型作进一步详细的描述，但本实用新型的实施方式不限于此。

实施例1

如图1所示，一种基于交换机构架的信号处理板，包括电源模块、时钟电路、交换机芯片、对外接口、CPU、2个DSP以及FPGA。

所述CPU外挂FLASH，所述2个DSP均外挂SDRAM，优选为DDR2SDRAM。

所述对外接口包括有对外接口J1和对外接口J2。

对外接口J2包括RapidIO接口、千兆网口、百兆调试网口和RS232串口等等。

所述电源模块分别与本信号处理板的各个芯片相连接，提供工作电源。

所述时钟电路分别与各个DSP、FPGA、CPU相连接，提供时钟信号，以进行时序控制。

所述交换机芯片采用RapidIO交换机芯片，它提供16个1x接口和8个4x接口，所述FPGA、CPU以及DSP均设置有1个4x接口，并各自通过其4x接口直接与Ra pidIO交换机芯片的1个4x接口连接，以在FPGA、CPU、DSP以及RapidIO交换机芯片之间采用RapidIO协议进行串行通信，这样，各处理芯片都可以串行连接到RapidIO交换机芯片上，任何两点之间就可以进行点对点高速数据传送。

RapidIO交换机芯片剩下的4个4x接口，连接到对外接口J2中的RapidIO接口，以采用RapidIO协议进行板间通信。

由CPU组成的嵌入式系统(PowerPC)，带有FLASH及2个DDR2 SDRAM，其通过RapidIO接口与RapidIO交换机芯片进行串行连接，作为整个RapidIO交换机构架的主机(HOST)，以实现板内数据、控制信息的传输管理，以及系统配置和通信协议处理等等。

所述CPU设置有GPIO接口，所述FPGA设置有配置接口，所述CPU的GPIO接口与FPGA的配置接口相连接。

所述CPU与千兆网口、百兆调试网口和RS232串口相连接，采用相应协议进行板间通信。

所述FPGA用于实现实时算法处理，通过RapidIO交换机芯片与DSP通信，可以方便接入RapidIO交换芯片组成的交换网络中，实现与CPU和DSP之间的数据交互。同时，所述FPGA还与对外接口J1相连，对外提供LVTTL、LVDS等信号接口，以进行逻辑信号传输；其中，对外接口J1为一接插件，LVTTL和LVDS为IO接口电信号的传输模式。

上述基于交换机构架的信号处理板，其工作原理如下：

启动时，CPU从FLASH进行自启动，完成嵌入式最小系统配置后，通过RAPIDIO接口配置RapidIO交换机芯片，配置好交换机芯片的路由表以及分配各端口ID，并默认为HOST；

完成RapidIO交换机芯片配置之后，CPU通过RAPIDIO交换机芯片对两个DSP进行程序下载；之后CPU通过其GPIO，经FPGA的配置接口对FPGA进行程序下载。完成整板所有处理器程序加载，达到正常运行状态。

进入正常运行状态后，每一个DSP以及FPGA都可作为算法处理器，共同实现特定的算法处理。此时，CPU主要作用是用于监控板上各处理芯片的状态，以及进行通信协议处理等，应用到大型设备中，CPU可作为基带数据处理模块，并实现与上层通信。

所述CPU对FPGA进行程序下载，如果是从板外下载FPGA程序，该程序是先传输给CPU，再由CPU通过GPIO，经FPGA的配置接口对FPGA进行程序下载。另外，DSP程序可以通过RAPID IO交换机芯片下载，无论是从板内还是板外。

基于交换机构架的信号处理板，板内各处理芯片的通信，采用RAPIDIO协议，经过RAPIDIO交换机芯片的交换，各处理芯片之间数据吞吐率可以达到3.125Gbps×4＝12.5Gbps，除去编码冗余，为10Gbps(全双工)。此外，DSP和FPGA能够提供足够的数据以及接口处理能力；如此大数据率处理量非常适用于图像处理及通信信号处理等方面。

上述实施例是，但本实用新型的实施方式并不受上述实施例的限制，其他的任何未背离本实用新型的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本实用新型的保护范围之内。

Claims

1.一种基于交换机构架的信号处理板，其特征在于：包括：

用于提供工作电源的电源模块；

用于提供时钟信号的时钟电路；

用于实现交换的交换机芯片；

用于实现板间通信的对外接口；

用于实现板内数据、控制信息的传输管理，以及系统配置和通信协议处理的嵌入式系统；

用于实现实时算法处理的数字信号处理器；

用于实现嵌入式系统与数字信号处理器间的数据交互以及向对外接口提供逻辑控制的现场可编程门阵列；

所述嵌入式系统包括外挂有闪存的嵌入式处理器，所述数字信号处理器外挂存储器，所述嵌入式处理器、数字信号处理器以及现场可编程门阵列均设置有与交换机芯片匹配的串行接口，嵌入式处理器、数字信号处理器以及现场可编程门阵列均通过各自的串行接口与交换机芯片进行串行连接；所述嵌入式处理器、交换机芯片、现场可编程门阵列分别与对外接口相连接；所述嵌入式处理器还直接与现场可编程门阵列相连接。

2.根据权利要求1所述的一种基于交换机构架的信号处理板，其特征在于：所述数字信号处理器所外挂的存储器为SDRAM。

3.根据权利要求1或2所述的一种基于交换机构架的信号处理板，其特征在于：所述交换机芯片采用RapidIO交换机芯片，所述嵌入式处理器、数字信号处理器以及现场可编程门阵列所设置的与交换机芯片匹配的串行接口均为RapidIO接口。

4.根据权利要求3所述的一种基于交换机构架的信号处理板，其特征在于：所述对外接口包括对外接口J1和对外接口J2，所述现场可编程门阵列与对外接口J1相连接；所述对外接口J1包括LVTTL信号接口和LVDS号接口；所述对外接口J2包括RapidIO接口、千兆网口、百兆调试网口和RS232串口，所述嵌入式处理器与千兆网口、百兆调试网口和RS232串口相连接；所述RapidIO交换机芯片与对外接口J2的RapidIO接口相连接。

5.根据权利要求1所述的一种基于交换机构架的信号处理板，其特征在于：所述嵌入式处理器设置有GPIO接口，所述现场可编程门阵列设置有配置接口，所述嵌入式处理器的GPIO接口与现场可编程门阵列的配置接口相连接。

6.根据权利要求1、2、4或5所述的一种基于交换机构架的信号处理板，其特征在于：该基于交换机构架的信号处理板的板型为符合ATCA标准的6U板型。

7.根据权利要求3所述的一种基于交换机构架的信号处理板，其特征在于：本基于交换机构架的信号处理板的板型为符合ATCA标准的6U板型。