CN210627192U - Vpx信号处理系统 - Google Patents

Abstract

本实用新型公开了VPX信号处理系统，解决了现有VPX信号处理面临挑战，互换性及通用性不够理想、后期维修及升级难的问题。本实用新型中，光纤接口接收信号至第一处理板，信号经第一FPGA处理器处理后通过板内串口传输至第二处理板，经第二FPGA处理器、数字信号处理器以及交换机处理后通过板外串口输出。第一处理板、第二处理板和电源模块分别安装在底板上，所述机箱内设有与底板适配的槽位，底板安装在所述机箱内，使得所述第一处理板、第二处理板以及电源模块位于机箱内，机箱设有前面板和后面板，前面板和后面板均与第一处理板、第二处理板以及电源模块连接。本实用新型具有互换性及通用性强，后期维修及升级容易等优点。

Description

VPX信号处理系统

技术领域

本实用新型涉及VPX信号处理，具体涉及VPX信号处理系统。

背景技术

VPX总线是VITA(VME International Trade Association,VME国际贸易协会)组织于2007年在其VME总线基础上提出的新一代高速串行总线标准。VPX总线的基本规范、机械结构和总线信号等具体内容均在ANSI/VITA46系列技术规范中定义。

VPX总线来源于VME总线，而VME总线诞生于30年前，结合了Versa总线电气标准和欧式卡机械封装标准，是一种开放式架构，在工业控制、信号处理和国防领域中得到了广泛应用。

VPX总线采用高速串行总线技术替代了VME总线的并行总线技术。VPX总线引入了目前最新串行总线技术，例如：RAPIDIO、PCI-Express和万兆以太网等，支持更高的背板带宽。VPX核心交换可以提供32对差分对，每对差分对理论上可以提供10Gbps的数据交换能力，一个VPX模块理论上最高可以提供8GByte/s的数据交换能力。

VPX总线还采用交换式结构替代VME的主控式结构。交换式结构使得系统整体性能不在受主控板的限制，提高了系统的整体性能。同时，在交换式结构下，处理器可以在任意的时间发送数据，而不需要等待总线后才发起传输，特别适合多处理器系统。VPX总线也因上述优点和不断的更新升级，成为最具有发展潜力的总线技术。

随着社会的发展，信息传输量越来越大，现有技术的VPX信号处理面临挑战，其互换性及通用性不够理想。

实用新型内容

本实用新型提供了一种VPX信号处理系统，用于解决现有技术的VPX信号处理面临挑战，其互换性及通用性不够理想的问题。

本实用新型通过下述技术方案实现：

VPX信号处理系统，包括第一处理板和第二处理板，第一处理板与第二处理板均设有板内串口，第一处理板与第二处理板通过该板内串口相互连接；

所述第一处理板包括第一FPGA处理器；第一处理板设置至少一个光纤接口，所述光纤接口与第一FPGA处理器连接，光纤接口内置光纤芯片；

所述第二处理板包括第二FPGA处理器、数字信号处理器和交换机，所述数字信号处理器的数量与光纤接口数量一致，所述交换机设有多个；所述第二FPGA处理器与数字信号处理器以及交换机通过总线相互连接，数字信号处理器与交换机通过总线相互连接；第二处理板设置板外串口；

所述光纤接口接收信号至第一处理板，信号经第一FPGA处理器处理后通过板内串口传输至第二处理板，经第二FPGA处理器、数字信号处理器以及交换机处理后通过板外串口输出。

本技术方案的光纤接口接收信号至第一处理板，信号经第一FPGA处理器处理后通过板内串口传输至第二处理板，经第二FPGA处理器、数字信号处理器以及交换机处理后通过板外串口输出，增加板卡的互换性及通用性，同时也便于产品的后期维修及升级。

进一步的，还包括预留存储板，所述存储板设有板内串口，存储板与第一处理板通过该板内串口相互连接。

进一步的，所述板内串口为SRIO接口串口。

进一步的，所述第二处理板至少包括一个SRIO接口交换机。

进一步的，所述第一处理板设置4个光纤接口，每个光纤接口内置光纤芯片，所述4个光纤接口分别与第一FPGA处理器连接。

进一步的，还包括机箱、底板和电源模块，所述第一处理板、第二处理板和电源模块分别安装在所述底板上，所述机箱内设有与底板适配的槽位，所述底板安装在所述机箱内，使得所述第一处理板、第二处理板以及电源模块位于机箱内，所述机箱设有前面板和后面板，所述前面板和后面板均与第一处理板、第二处理板以及电源模块连接。

进一步的，所述底板设置散热冷板，所述散热冷板嵌入热管；底板导热面焊接紫铜散热鳍片，在主要发热芯片位置嵌入六根热管，热管与冷板、散热鳍片充分焊接，将热量均匀分布到冷板散热鳍片上，通过机箱风冷将热量散出机箱外；散热冷板与底板通过螺钉连接；所述第一处理板通过螺钉紧固在散热冷板上，防止因电路板变形造成电路板焊盘脱落及芯片损害。

进一步的，所述机箱的左右两侧设有与散热风扇适配的安装架以及散热孔用于安装散热风扇，机箱的前后两侧分别为前面板和后面板。

进一步的，所述电源模块用于给第一处理板和第二处理板提供工作电压。

本实用新型具有如下的优点和有益效果：

1、本实用新型VPX信号处理系统，将硬件设计板块化、功能化和详细化，以便于和系统人员进行讨论学习。

2、本实用新型VPX信号处理系统，光纤接口接收信号至第一处理板，信号经第一FPGA处理器处理后通过板内串口传输至第二处理板，经第二FPGA处理器、数字信号处理器以及交换机处理后通过板外串口输出，增加板卡的互换性及通用性，同时也便于产品的后期维修及升级。

3、本实用新型VPX信号处理系统，第一处理板和第二处理板能抵抗一定的冲击，防止因电路板变形造成电路板焊盘脱落及芯片损害。

附图说明

此处所说明的附图用来提供对本实用新型实施例的进一步理解，构成本申请的一部分，并不构成对本实用新型实施例的限定。在附图中：

图1为本实用新型VPX信号处理系统的设备组成框图。

图2为本实用新型VPX信号处理系统的第一处理板原理框图。

图3为本实用新型VPX信号处理系统的第一FPGA处理器芯片与DDR3存储器互联示意框图。

图4为本实用新型VPX信号处理系统的第一处理板差分时钟分配示意框图。

图5为本实用新型VPX信号处理系统的第一处理板电源设计框图。

图6为本实用新型VPX信号处理系统的第二处理板原理框图。

图7为本实用新型VPX信号处理系统的DSP芯片内部PLL以及PLL控制器原理框图。

图8为本实用新型VPX信号处理系统的电源框图。

图9为本实用新型VPX信号处理系统的内部结构布局示意图。

图10为本实用新型VPX信号处理系统的设备正面结构示意图。

图11为本实用新型VPX信号处理系统的背面结构示意图。

图12为本实用新型VPX信号处理系统的结构示意图。

图13为本实用新型VPX信号处理系统的设备前面板示意图。

图14为本实用新型VPX信号处理系统的设备后面板示意图。

附图中标记及对应的零部件名称：1-机箱，2-第一处理板，3-第二处理板，4-底板，5-电源，6-前面板，7-后面板。

具体实施方式

为使本技术方案的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本技术方案作进一步的详细说明，本技术方案的示意性实施方式及其说明仅用于解释本技术方案，并不作为对本技术方案的限定。

在以下描述中，为了提供对本技术方案的透彻理解阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本技术方案。在其他实例中，为了避免混淆本技术方案，未具体描述公知的结构、电路、材料或方法。

实施例1

请参考图1、图2和图6，VPX信号处理系统，包括第一处理板2和第二处理板3，第一处理板2与第二处理板3均设有板内串口，第一处理板2与第二处理板3通过该板内串口相互连接；

所述第一处理板2包括第一FPGA处理器；第一处理板2设置至少一个光纤接口，所述光纤接口与第一FPGA处理器连接，光纤接口内置光纤芯片；

所述第二处理板3包括第二FPGA处理器、数字信号处理器和交换机，所述数字信号处理器的数量与光纤接口数量一致，所述交换机设有多个；所述第二FPGA处理器与数字信号处理器以及交换机通过总线相互连接，数字信号处理器与交换机通过总线相互连接；第二处理板3设置板外串口；

所述光纤接口接收信号至第一处理板2，信号经第一FPGA处理器处理后通过板内串口传输至第二处理板3，经第二FPGA处理器、数字信号处理器以及交换机处理后通过板外串口输出。

本技术方案的光纤接口接收信号至第一处理板2，信号经第一FPGA处理器处理后通过板内串口传输至第二处理板3，经第二FPGA处理器、数字信号处理器以及交换机处理后通过板外串口输出，增加板卡的互换性及通用性，同时也便于产品的后期维修及升级。

本技术方案中的第一处理板(2)为DBF处理板，第二处理板(3)为DSP信号处理板。

请参考图2，第一处理板2采用FPGA处理器+DDR3存储器+SFP+光模块架构。FPGA处理器型号为XC7VX690T，光模块选用4个波段分别为1310nm、1410nm、1490nm和1510nm的SFP+光模块，外挂2组32bit，每组2GB的高容量、高速率的DDR3存储器L缓存；用于实现通过4路光纤接收16路采集数据，完成16路数字信号DDC处理。对外提供4路×4SRIO接口高速接口。其中2路×4SRIO接口通过底板4连接到第二处理板3，2路×4SRIO接口通过底板4连接到预留存储板。

第一处理板2对外接口及性能：

板卡尺寸：标准VPX 6U板卡，233.33﹡160.00mm；

板卡供电：VPX连接器P0供电，直流+12V供电，功耗预估30W；

板卡接口：满足《Open VPX模块电气设计规范》和《Open VPX模块结构设计规范》要求；

光纤接口：4路LC光纤接口，单路最大传输速率10.3125Gbps；

SRIO接口：4路×4SRIO接口，支持1.25/2.5/3.125/5.0/6.25Gbps的传输速率；

LED灯：若干LED指示灯，到前面板6，用于系统工作指示；

RS422接口：1路RS422，到VPX连接器P1，用于串口控制；

I2C接口：1路I2C，到VPX连接器P0；

主要器件选择

针对该高速采集板的性能指标及环境适应性要求，选择使用的主要器件如下表所示。

第一FPGA处理器DDR3存储器设计

请参考图3，本方案设计第一FPGA处理器对外接收按照4路10Gbps光纤接口，速率带宽为4×10Gbps＝40Gbps，DDR3存储器型号为MT41K512M16HA-125IT，单片速率为1600Mbps，单片容量8Gb，支持1.35V电平，向上兼容1.5V。

计算DDR3存储器所需的设计位宽为40Gbps/1600Mbps＝25pins。

因此提供2组独立32bit的DDR3存储器控制器接口，每组由2片16bit的DDR3存储器拼接组成，2组32bit的DDR3存储器在应用中实现乒乓操作。

接口设计

DDR3存储器接口：调用DDR3存储器IP，实现两组DDR3存储器的数据读写控制。

GTX接口：调用7Series_Transceivers IP，实现光纤数据的接收与发送处理；

SRIO接口：调用SRIO接口IP，实现高速数据通信；

Aurora接口：调用Aurora IP，实现高速数据通信；

时钟设计

差分时钟设计

请参考图4，第一FPGA处理器板载25MHz时钟晶振，经过时钟缓冲器buffer扇出4路差分时钟，1路差分提供给第一FPGA处理器的参考时钟，用于光纤，2路1路差分提供给第一FPGA处理器的参考时钟，用于SRIO接口，1路给第一FPGA处理器的MRCC接口，用于系统工作时钟。

第一FPGA处理器板载200MHz差分晶振，经过时钟缓冲器buffer扇出3路差分时钟，2路给到DDR3存储器，用于系统时钟，1路作为参考时钟。

电源及电源管理

功耗统计

第一FPGA处理器的内核供电型号为开关电源模块5，以最大程度降低整板的功耗为原则，关键电源管理如下表所示。

请参考图5，+12V/+3.3V电压分别输入至LTM4620电源芯片、LTM4644电源芯片以及电源管理芯片，其中，LTM4620电源芯片输出+1.0VD给第一FPGA处理器内核电源MGTACVV端口，LTM4644电源芯片输出+1.2VD给MGTAVTT端口，+1.5VD给第一FPGA处理器IO端口及DDR3存储器储存器，+1.8VD给VCCAUX端口，+2.0VD给VCCAUX_IO_G端口，根据接口关键电源预估该板卡的功耗大约为33W。

请参考图6，第二处理板3数字信号处理DSP模块芯片型号为TMS320C6678，八核并行处理，协同运算。该信号处理器具有丰富的外设资源，高可靠的电路设计，以及高数据运算能力。可应用于海量数据运算，高速数据传输，以及高可靠接口控制等。

第二处理板3作为四处理器的一种典范，主处理器可完成大量IO接口及多种外设的管理，协处理器可以完成高实时数据运算以及高速数据传输。该模块具有高达640GFLOPS运算处理能力，使它可广泛应用于雷达、通信、声纳、信息对抗、图象处理与识别、高性能控制与仿真等高密集运算场合。

第二处理板3型号为6U标准VPX构架，适合于机载运输机、舰载、车载等各种恶劣环境下的使用。

第二处理板3对外接及性能：

板卡尺寸：标准VPX 6U板卡，233.33*160.00mm；

板卡供电：VPX连接器P0供电，直流+12V供电，功耗预估100W；

板卡接口：满足《Open VPX模块电气设计规范》和《Open VPX模块结构设计规范》要求；

网络接口：2路10M/100M/1000M自适应RJ45网络接口，后面板7输出2路，

主处理器：板载4片TMS320C6678芯片，工作主频1.25GHz。

存储：

模块对外提供16GB DDR3存储器SDRAM板载存储器每个TMS320C6678芯片连接4GB，支持最高速率1333MHz；

模块配有一组NorFlash，总量64MB每个TMS320C6678芯片连接16MB，用于存储程序和非易失性数据，带有FLASH写保护选择；

模块配有一组NandFlash，总量512MB每个TMS320C6678芯片连接128MB，用于存储数据等；

模块配有一组EEPROM，总量64KB每个TMS320C6678芯片连接16KB，用于存储配置参数，如以太网MAC地址、启动参数等。

板外SRIO接口：

4路×4SRIO接口引至VPX连接器P1上其中连接器P1第一路×4SRIO接口兼容×4PCIe接口，需更改硬件配合；

所有路×4SRIO接口支持RapidIO 2.1规范，支持1.25/2.5/3.125/5.0的传输速率，默认线速3.125Gbps。

板内SRIO接口：

4路×4SRIO接口TMS320C6678芯片的SRIO接口分别与1片SRIO接口交换芯片连接，实现4个TMS320C6678芯片间交换数据；

1路×4SRIO接口FPGA处理器的SRIO接口与1片SRIO接口交换芯片连接，实现与FPGA处理器间交换数据；

所有路×4SRIO接口支持RapidIO 2.1规范，支持1.25/2.5/3.125/5.0的传输速率，默认线速3.125Gbps。

板外PCIe接口：

1路×4PCIe引至VPX连接器P1上VPX标准定义的第一路高速接口上，该接口兼容×4SRIO接口，需修改硬件配合；

所有路×4PCIe支持PCIe 2.0规范，默认线速2.5Gbps。

板内PCIe接口：

4路×2PCIeTMS320C6678芯片的PCIe接口分别与1片PCIe交换芯片连接；

1路×4PCIe FPGA处理器的PCIe接口分别与1片PCIe交换芯片连接；

所有路×2PCIe/×4PCIe支持PCIe 2.0规范，默认线速2.5Gbps。

SGMII总线

模块板内、外实现7路千兆网络交换；

模块板内的4个TMS320C6678芯片各引出1路SGMII接口引至千兆网络交换芯片；

1路网络信号从网络交换芯片引入网络变压器后送至VPX连接器P4上；

2路网络信号从网络交换芯片引入带网络变压器的网口后送至模块板前面板6。

HyperLink总线

模块板内实现2路HyperLink总线，分别是TMS320C6678芯片两者直接互连DSP0与DSP1互连，DSP2与DSP3互连。

EMIF总线

模块板内实现4组EMIF总线，分别是4个TMS320C6678芯片与FPGA处理器互连，主要是用于FPGA处理器对TMS320C6678芯片进行管理和控制等功能。

前面板6接口

6个LED灯指示，用于标识模块的各类状态信息，辅助监测；

2路1000Base-T以太网接口，型号为标准RJ45连接器，可用于板级调试；

1路复位按钮，用于整板手动复位低有效。

供电与功耗

供电电压：DC+12V DC+5V DC+3.3V；

功耗：≤100W；

散热方式：传导散热；

板卡重量：1000g含散热盒体。

环境适应性

工作温度：-40～+70℃；

贮存温度：-55～+85℃。

针对该高速采集板的性能指标及环境适应性要求，选择使用的主要器件如下表所示。

DSP模块DDR3存储器设计

TMS320C6678芯片集成一个64位DDR3存储器，仅支持JEDEC标准兼容的DDR3存储器SDRAM，并且总线是专用的，不能与其它类型的外设复用，因此片外只能型号为DDR3存储器SDRAM作为主缓存，用于DSP执行指令、数据运算、通信数据缓存等。TMS320C6678芯片支持DDR3存储器-800/1033/1333/1600模式，单片最大支持8GB容量。根据技术指标，每片TMS320C6678芯片连接的DDR3存储器SDRAM要达到2GB/DDR3存储器-1600，64bit数据位宽的标准，因此型号为4片/16bit或8片/8bit的组建方式，这两种方式也是TMS320C6678芯片支持的，考虑到PCB布局布线的难度，型号为4片/16bit的方式。

DSP模块EMIF接口设计

TMS320C6678芯片有一个16位的EMIF(External Memory Interface)，用于扩展异步存储器，支持NAND Flash、NOR Flash。

以太网交换机

以太网交换机型号为88E6131。以太网交换机的4个SGMII接口分别与4片TMS320C6678芯片的SGMII接口连接，2个MDI接口连接带变压器的RJ45插座，1个MDI接口经变压后连接VPX插座。

SRIO交换机

SRIO交换机型号为CPS-1848。SRIO交换机共有48个SRIO lanes，12个ports，每个ports支持配置1×、2出、4×模式，将每片TMS320C6678芯片芯片的SRIO 4×端口连接到CPS-1848上即可，FPGA处理器与CPS-1848连接1组SRIO 4×，VPX与CPS-1848连接1组SRIO 4×，其中FPGA处理器对CPS-1848进行控制。

PCIe交换机

PCIe交换机型号为PEX8648-BB50BCF。PCIe交换机有48个通道，分为3个Station通道，每个Station有16个通道，将4片TMS320C6678芯片的PCIe接口连接到这些Station通道上即可，剩余端口接到VPX连接器的P2插座上，P2支持16x PCIe。

第二FPGA处理器选型

第二处理板3板上类型多，它们的上电时序、复位、配置、时钟控制等都需要一片主控芯片，4片TMS320C6678芯片芯片通过以太网交换机、SRIO交换机、PCIe交换机互联，要发挥这些交换机的作用，也需要一个中央控制器来对它们进行配置和时序控制。

FPGA处理器型号为XC7K325T，该FPGA处理器核心电压为1.0V。具有326080个LogicCells，500个可用IO，4000Kb内部RAM，840个内部乘法器，16个GTX接口，可充分满足逻辑设计需求。

第二FPGA处理器DDR3存储器设计

DDR3选择MT41K512M16HA-125IT，单片速率为1600Mbps，单片容量8Gb，支持1.35V电平，向上兼容1.5V。

因此提供2组独立32bit的DDR3控制器接口，每组由2片16bit的DDR3拼接组成，2组32bit的DDR3在应用中实现乒乓操作。

第二FPGA处理器接口逻辑设计

DDR3接口：调用DDR3 IP，实现两组DDR3的数据读写控制。

SRIO接口：调用SRIO IP，实现高速数据通信；

Aurora接口：调用Aurora IP，实现高速数据通信；

第二FPGA处理器UART接口设计

选用2片MAX3232ESE，分别将4片TMS320C6678芯片芯片的串口与这两片芯片连接。两路连接带有电平转换网口，一路连接后出线板。

第二FPGA处理器复位设计

TMS320C6678芯片有一个复位控制器，用于检测不同的复位信号，支持的复位信号有以下几种类型：

Power-on reset，对应引脚PORz、RESETFULLz。用于复位整个器件，包括测试和模拟逻辑。

Hard reset，对应引脚RESETz；

Soft reset，对应引脚RESETz；

CPU local reset，对应引脚LRESETz，看门狗定时器复位。

将这几种复位对应的引脚都连接到FPGA处理器上，通过FPGA处理器来控制。注意FPGA处理器对应的BANK要接1.8V的电压。

对外通信接口设计

对外接口型号为最新的VPX总线，VPX总线是VME技术的进化版，型号为高速串行总线替代并行总线，使用Rapid IO和Advanced Switching Interconnect等现代的工业标准的串行交换结构，来支持更高的背板带宽。

VPX拥有更多的IO能力，数量几乎是64x类型卡的两倍，所有IO针脚都有千兆传输能力，最高达6.25Gbps。与传统的VME总线相比，标准的6U VPX模块可以提供：

总共707个非电源电触点，464个信号

464个信号中，64个信号用于核心交换，组成32个差分对；104个信号用于实现VME64的268个通用IO接口，其中包括128个差分对；28个信号用于系统，如重启、JTAG、寻址，其余未使用VPX的核心交换是32个差分对，组成4个4通道端口，每个信道都是双向的，一个发送差分对，一个接收差分对。VPX还改进了电源供电，5V最高可达115W，12最高可达384W，48V最高可达768W。本板型号为VPX总线，以满足对外高速通信的需要。

HyperLink接口设计

型号为每两片TMS320C6678芯片互连方式连接。

时钟网络设计

板上芯片需要各种频率的时钟，有单端形式也有差分形式，需要对时钟分配进行仔细设计，以保证各个芯片稳定工作。作为主处理器，首先考虑TMS320C6678芯片的时钟，它内部的PLL以及PLL控制器的原理框图请参考图7。

PLL控制器中输出时钟的功能描述如下表所示：

PLL倍频系数和分频系数，以及TMS320C6678芯片内部时钟都由PLL以及PLL控制器决定，通过修改内部寄存器值实现。

参考TMS320C6678芯片的设计，各个时钟引脚需要的时钟如下表所示：

每片TMS320C6678芯片需要6对差分时钟，整板的时钟芯片选择如下表所示：

电源及电源管理设计

第二处理板3型号为+12V供电，各主芯片的内核供电型号为高性能高效率开关电源芯片，以最大程度降低整板的功耗为原则。第二处理板3关键电源管理，如下表所示。

根据关键电源预估第二处理板3功耗大约为130W，满足设计要求。

电源实现框图请参考图8。

在本技术方案的描述中，需要理解的是，术语“前”、“后”、“左”、“右”、“上”、“下”、“竖直”、“水平”、“高”、“低”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术方案和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术方案保护范围的限制。

以上所述的具体实施方式，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施方式而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (9)

1.VPX信号处理系统，其特征在于，包括第一处理板(2)和第二处理板(3)，第一处理板(2)与第二处理板(3)均设有板内串口，第一处理板(2)与第二处理板(3)通过该板内串口相互连接；

所述第一处理板(2)包括第一FPGA处理器；第一处理板(2)设置至少一个光纤接口，所述光纤接口与第一FPGA处理器连接，光纤接口内置光纤芯片；

所述第二处理板(3)包括第二FPGA处理器、数字信号处理器和交换机，所述数字信号处理器的数量与光纤接口数量一致，所述交换机设有多个；所述第二FPGA处理器与数字信号处理器以及交换机通过总线相互连接，数字信号处理器与交换机通过总线相互连接；第二处理板(3)设置板外串口；

所述光纤接口接收信号至第一处理板(2)，信号经第一FPGA处理器处理后通过板内串口传输至第二处理板(3)，经第二FPGA处理器、数字信号处理器以及交换机处理后通过板外串口输出。

2.根据权利要求1所述的VPX信号处理系统，其特征在于，还包括预留存储板，所述存储板设有板内串口，存储板与第一处理板(2)通过该板内串口相互连接。

3.根据权利要求1-2任意一条所述的VPX信号处理系统，其特征在于，所述板内串口为SRIO接口串口。

4.根据权利要求1所述的VPX信号处理系统，其特征在于，所述第二处理板(3)至少包括一个SRIO接口交换机。

5.根据权利要求1所述的VPX信号处理系统，其特征在于，所述第一处理板(2)设置4个光纤接口，每个光纤接口内置光纤芯片，所述4个光纤接口分别与第一FPGA处理器连接。

6.根据权利要求1所述的VPX信号处理系统，其特征在于，还包括机箱(1)、底板(4)和电源模块(5)；所述第一处理板(2)、第二处理板(3)和电源模块(5)分别安装在所述底板(4)上，所述机箱(1)内设有与底板(4)适配的槽位，所述底板(4)安装在所述机箱(1)内，使得所述第一处理板(2)、第二处理板(3)以及电源模块(5)位于机箱(1)内，所述机箱(1)设有前面板(6)和后面板(7)，所述前面板(6)和后面板(7)均与第一处理板(2)、第二处理板(3)以及电源模块(5)连接。

7.根据权利要求6所述的VPX信号处理系统，其特征在于，所述底板(4)设置散热冷板，所述散热冷板嵌入热管；底板(4)导热面焊接紫铜散热鳍片，在第一处理板(2)和第二处理板(3)的芯片位置嵌入六根热管；热管与散热冷板、散热鳍片充分焊接，将热量均匀分布到冷板散热鳍片上，通过机箱(1)风冷将热量散出机箱(1)外；散热冷板与底板(4)通过螺钉连接；所述第一处理板(2)通过螺钉紧固在散热冷板上。

8.根据权利要求7所述的VPX信号处理系统，其特征在于，所述机箱(1)的左右两侧设有与散热风扇适配的安装架以及散热孔。

9.根据权利要求6所述的VPX信号处理系统，其特征在于，所述电源模块(5)连接第一处理板(2)和第二处理板(3)。

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