CN113986795B - 一种支持pcie时钟的时钟架构、方法及介质 - Google Patents

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Abstract

本发明公开了一种支持PCIE时钟的时钟架构、方法及介质，应用于系统设计领域。包括第一时钟发生器与第一时钟扇出器连接，第一时钟扇出器与控制器连接且与FPGA连接，第二时钟发生器与第二时钟扇出器连接，第二时钟扇出器与FPGA连接，控制器与PCIE开关连接，PCIE开关与GPU连接，FPGA与PCIE开关连接且与GPU连接。通过一套板卡设计支持同源和非同源的PCIE时钟架构，不需要额外的兼容设备，读取PCIE开关和GPU时钟架构模式，根据时钟架构模式不同选择对应的时钟信号达到兼容不同时钟模式的PCIE设备，提高兼容性，避免使用两套板卡导致占用的主板空间较大问题，节省硬件连接的研发成本和设备成本。

Description

一种支持PCIE时钟的时钟架构、方法及介质
技术领域
本发明涉及系统设计领域，特别是涉及一种支持PCIE时钟的时钟架构、方法及介质。
背景技术
随着国内广阔的应用市场以及各种海量数据的产生，在大数据、云计算以及人工智能发展的基础上，单纯的让中央处理器(Central Processing Unit，CPU)处理海量数据，一方面CPU的算力受限，另一方面会加重CPU的负荷，进而影响CPU上运行的其他主要业务。在此基础上，各种加速技术应运而生；其中市场上主流的加速技术有图像处理器(Graphics Processing Unit，GPU)加速技术、现场可编程门阵列(Field－ProgrammableGate Array，FPGA)加速卡加速技术、智能网卡加速技术。基于三种加速卡都是可编程通信接口扩展（Programmable Communication Interface Express，PCIE）设备，其主流的厂商对于三种设备同时支持PCIE时钟的同源和非同源的时钟架构，在满足PCIE时序以及抖动（jitter）的基础上，可以选择其中一种时钟架构进行产品设计。
随着国产化趋势以及相应的国产芯片技术的发展，涌现出越来越多的国产加速芯片以及对应的加速卡，其国产的加速卡只支持同源和非同源两种时钟架构的一种，具有很大的局限性，也就需要做两套板卡来适配不同的GPU或者其他加速设备进而通过浏览对象模型开关（Brower Object Model Switch，BOM Switch）或者其他方法兼容来满足两种时钟架构，一套板卡适配支持同源时钟架构，一套板卡适配支持非同源时钟架构，需要额外的兼容设备不能达到较好的兼容性，当GPU与其他加速设备支持的时钟架构模式不同时无法使两套板卡同时适配，其两套板卡占用主板较大空间，增大硬件连接研发成本以及设备成本。
因此，如何提高支持时钟架构的兼容性是本领域技术人员亟需要解决的。
发明内容
本发明的目的是提供一种支持PCIE时钟的时钟架构、方法及介质，提高支持PCIE时钟的时钟架构兼容性。
为解决上述技术问题，本发明提供一种支持PCIE时钟的时钟架构，包括控制器、GPU、PCIE开关、FPGA、第一时钟发生器、第二时钟发生器、第一时钟扇出器和第二时钟扇出器；
第一时钟发生器与第一时钟扇出器连接，用于产生同源100Mhz时钟信号，第一时钟扇出器与控制器连接且与FPGA连接，用于扇出同源100Mhz时钟信号；
第二时钟发生器与第二时钟扇出器连接，用于产生非同源100Mhz时钟信号，第二时钟扇出器与FPGA连接，用于扇出非同源100Mhz时钟信号，控制器与PCIE开关连接，PCIE开关与GPU连接，FPGA与PCIE开关连接且与GPU连接，用于读取PCIE开关和GPU所支持的时钟架构模式，根据时钟架构模式获取对应的100Mhz时钟信号扇出至PCIE开关与GPU以供使用，其中，时钟架构模式为同源模式和非同源模式。
优选地，还包括：电源；
FPGA与电源连接，用于发出使能信号；
电源与GPU连接且与PCIE开关连接，用于接收使能信号以便供电至GPU和PCIE开关。
为解决上述技术问题，本发明提供一种支持PCIE时钟的方法，基于上述支持PCIE时钟的时钟架构，包括：
读取PCIE开关和GPU所支持的时钟架构模式，其中时钟架构模式为同源模式和非同源模式；
根据时钟架构模式获取对应的100Mhz时钟信号，其中，100Mhz时钟信号为同源100Mhz时钟信号和非同源100Mhz时钟信号；
将获取到的100Mhz时钟信号对应发送至PCIE开关和GPU以供使用。
优选地，根据时钟架构模式获取对应的100Mhz时钟信号，包括：
当读取到PCIE开关和GPU所支持的时钟架构模式都为同源模式时，则获取同源100Mhz时钟信号；
当读取到PCIE开关和GPU所支持的时钟架构模式都为非同源模式时，则获取非同源100Mhz时钟信号；
当读取到PCIE开关所支持的时钟架构为同源模式且GPU所支持的时钟架构模式为非同源模式时，则获取同源100Mhz时钟信号和非同源100Mhz时钟信号。
优选地，读取PCIE开关和GPU所支持的时钟架构模式，包括：
通过SMBUS链路读取PCIE开关和GPU所支持的时钟架构模式。
优选地，还包括：
获取回板后测试同源100Mhz时钟信号和非同源100Mhz时钟信号的测试信号；
根据测试信号与实际信号得到的相位差进行补偿以抑制相位差，其中，实际信号为实际发送至PCIE开关和GPU的100Mhz时钟信号。
优选地，读取PCIE开关和GPU所支持的时钟架构模式，包括：
当PCIE开关和GPU上电成功时，读取PCIE开关和GPU所支持的时钟架构模式。
为解决上述技术问题，本发明还提供一种支持PCIE时钟的时钟架构，基于上述支持PCIE时钟的时钟架构，包括：
读取模块，用于读取PCIE开关和GPU所支持的时钟架构模式，其中时钟架构模式为同源模式和非同源模式；
获取模块，用于根据时钟架构模式获取对应的100Mhz时钟信号，其中，100Mhz时钟信号为同源100Mhz时钟信号和非同源100Mhz时钟信号；
发送模块，用于将获取到的100Mhz时钟信号对应发送至PCIE开关和GPU以供使用。
为解决上述技术问题，本发明还提供一种支持PCIE时钟的时钟架构，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行计算机程序时实现如上述支持PCIE时钟的方法的步骤。
为解决上述技术问题，本发明还提供一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如上述支持PCIE时钟的方法的步骤。
本发明提供的一种支持PCIE时钟的时钟架构，包括控制器、GPU、PCIE开关、FPGA、第一时钟发生器、第二时钟发生器、第一时钟扇出器和第二时钟扇出器；第一时钟发生器与第一时钟扇出器连接，用于产生同源100Mhz时钟信号，第一时钟扇出器与控制器连接且与FPGA连接，用于扇出同源100Mhz时钟信号；第二时钟发生器与第二时钟扇出器连接，用于产生非同源100Mhz时钟信号，第二时钟扇出器与FPGA连接，用于扇出非同源100Mhz时钟信号，控制器与PCIE开关连接，PCIE开关与GPU连接，FPGA与PCIE开关连接且与GPU连接，用于读取PCIE开关和GPU所支持的时钟架构模式，根据时钟架构模式获取对应的100Mhz时钟信号扇出至PCIE开关与GPU以供使用，其中，时钟架构模式为同源模式和非同源模式。通过一套板卡设计完成支持同源和非同源的PCIE时钟架构，不需要额外的兼容设备，读取PCIE开关和GPU所支持的时钟架构模式，FPGA接收同源100Mhz时钟信号和非同源100Mhz时钟信号，根据时钟架构模式不同选择对应的时钟信号达到兼容不同时钟模式的PCIE设备，提高兼容性，同时避免使用两套板卡导致占用的主板空间较大问题，也解决了当GPU与其他加速设备支持的时钟架构模式不同时可以同时适配的问题，节省硬件连接的研发成本和设备成本。
另外，本发明还提供了一种支持PCIE时钟的方法、时钟架构及介质，具有如上述支持PCIE时钟的时钟架构相同的有益效果。
附图说明
为了更清楚地说明本发明实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种支持PCIE时钟的时钟架构的结构图；
图2为本发明实施例提供的一种支持PCIE时钟的方法的流程图；
图3为本发明实施例提供的另一种支持PCIE时钟的时钟架构的结构图；
图4为本发明实施例提供的另一种支持PCIE时钟的时钟架构的结构图；
图5为本发明实施例提供的另一种支持PCIE时钟的方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护范围。
本发明的核心是提供一种支持PCIE时钟的时钟架构、方法及介质，提高支持PCIE时钟的时钟架构兼容性。
为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。
需要说明的是，本发明提供的支持PCIE时钟的时钟架构仅针对PCIE设备加速部件设置，其PCIE设备包括芯片的加速卡、GPU或者只能网卡等，该时钟架构支持国外和国产服务器的加速卡，时钟架构根据不同的服务器厂商的硬线连接方式按照实际情况设定，本发明不做具体要求，只提供支持PCIE时钟的时钟架构。
图1为本发明实施例提供的一种支持PCIE时钟的时钟架构的结构图，如图1所示，本发明提供一种支持PCIE时钟的时钟架构，包括控制器1、GPU2、PCIE开关3、FPGA4、第一时钟发生器5、第二时钟发生器6、第一时钟扇出器7和第二时钟扇出器8；
第一时钟发生器5与第一时钟扇出器7连接，用于产生同源100Mhz时钟信号，第一时钟扇出器7与控制器1连接且与FPGA4连接，用于扇出同源100Mhz时钟信号；
第二时钟发生器6与第二时钟扇出器8连接，用于产生非同源100Mhz时钟信号，第二时钟扇出器8与FPGA4连接，用于扇出非同源100Mhz时钟信号，控制器1与PCIE开关3连接，PCIE开关3与GPU2连接，FPGA4与PCIE开关3连接且与GPU2连接，用于读取PCIE开关3和GPU2所支持的时钟架构模式，根据时钟架构模式获取对应的100Mhz时钟信号扇出至PCIE开关3与GPU2以供使用，其中，时钟架构模式为同源模式和非同源模式。
电路中每个芯片都需要外部时钟输入，但是控制器1、USB、硬盘接口以及加速卡对时钟频率要求、带宽要求差异很大，有的设计时将每个芯片一个晶振作为时钟源，有的设计是用一个晶振作为时钟源，再由时钟发生器产生时钟信号给各个芯片，时钟振荡源只提供一种频率，主板厂商将散落在各处的振荡电路整合成一颗“频率合成器”芯片。时钟发生器不断产生稳定间隔的电压脉冲，所有的组件将随着时钟来同步进行运算动作，锁相环是时钟发生器的核心技术，利用一个以上的锁相环搭配不同比例的除频电路产生各种频率的时钟输出。
需要说明的是，第一时钟发生器5和第二时钟发生器6其型号、具体设计电路可以相同也可以不同，主要是区分连接方式，第一时钟发生器5与第一时钟扇出器7连接进而连接控制器1和FPGA4，第二时钟发生器6与第二时钟扇出器8进而连接上述的FPGA4，第一时钟发生器5作为连接控制器1定为同源时钟信号的输出，第二时钟发生器6没有连接控制器1直接连接FPGA4定为非同源时钟信号的输出。
第一时钟扇出器7与第二时钟扇出器8与上述提到的第一时钟发生器5与第二时钟发生器6同理，不再赘述其连接方式，时钟扇出器是保证时钟到达触发器的相位相同，调整延时实现同步功能，另外增大驱动能力，若紧靠时钟源是无法驱动较多的触发器。
无论是同源时钟信号还是非同源时钟信号输出的是100Mhz时钟信号，PCIE的线速率一般是5Gb/s、2.5Gb/s，参考时钟可以是100MHz、125MHz和250MHz，还可以是200MHz，针对于加速板卡优选为100Mhz时钟信号，系统内大部分器件的动作都是在时钟的跳变沿上进行，需要时钟信号的时延差较小，且时钟信号通常是系统中频率最高也是负载最终的信号，因此处于这样的考虑在FPGA4这类可编程器件内部一般都设有数量不等的专门用于系统时钟驱动的全局时钟网络以此提高系统的可靠性。
PCIE开关3具有极低的导通电容，其开关类型、通道数量不做具体限定，只要满足高速传输PCIE数据即可，控制器1与PCIE开关3连接，PCIE开关3与GPU2连接，都是通过PCIE链路传输数据。需要说明的是，PCIE开关3连接多少PCIE设备本发明不做具体限定，根据具体实际情况进行设定，只要满足将同源100Mhz时钟信号或非同源100Mhz时钟信号传输至PCIE设备以供使用即可。PCIE链路的具体设计与现有的时钟架构的PCIE链路相同，不做具体说明。
FPGA4与PCIE开关3连接且与GPU2连接，用于读取PCIE开关3和GPU2所支持的时钟架构模式，根据时钟架构模式获取对应的100Mhz时钟信号扇出至PCIE开关3与GPU2以供使用，其中，时钟架构模式为同源模式和非同源模式。通过SMBUS链路读取PCIE开关3与GPU2所支持的时钟架构模式，判断所需要何种时钟架构模式，针对需要的时钟架构模式在FPGA4中获得，其中，FPGA4接收第一时钟发生器5和第二时钟发生器6发送的同源和非同源100Mhz时钟信号，当支持同源架构模式时，只发送相关设备的同源100Mhz时钟信号，其第二时钟发生器6发送的信号进行屏蔽或关断，当支持非同源架构模式时，只发送非同源100Mhz时钟信号，对第一时钟发生器5发送的信号进行屏蔽或关断，当PCIE开关3支持同源架构模式，GPU2支持非同源架构模式时，需要同时接受两种信号对应发送，其FPGA4内部如何选择关断或屏蔽，本发明不做具体要求，可以设置开关或者其他代码等形式进行选择，根据实际情况设定。
另外，当FPGA4接收非同源100Mhz时钟信号时，其同源100Mhz时钟信号会被FPGA4屏蔽，但第一时钟扇出器5还会继续扇出同源100Mhz时钟信号发送至控制器1。
本发明提供的一种支持PCIE时钟的时钟架构装置，包括控制器、GPU、PCIE开关、FPGA、第一时钟发生器、第二时钟发生器、第一时钟扇出器和第二时钟扇出器；第一时钟发生器与第一时钟扇出器连接，用于产生同源100Mhz时钟信号，第一时钟扇出器与控制器连接且与FPGA连接，用于扇出同源100Mhz时钟信号；第二时钟发生器与第二时钟扇出器连接，用于产生非同源100Mhz时钟信号，第二时钟扇出器与FPGA连接，用于扇出非同源100Mhz时钟信号，控制器与PCIE开关连接，PCIE开关与GPU连接，FPGA与PCIE开关连接且与GPU连接，用于读取PCIE开关和GPU所支持的时钟架构模式，根据时钟架构模式获取对应的100Mhz时钟信号扇出至PCIE开关与GPU以供使用，其中，时钟架构模式为同源模式和非同源模式。该装置通过一套板卡设计完成支持同源和非同源的PCIE时钟架构，不需要额外的兼容设备，读取PCIE开关和GPU所支持的时钟架构模式，FPGA接收同源100Mhz时钟信号和非同源100Mhz时钟信号，根据时钟架构模式不同选择对应的时钟信号达到兼容不同时钟模式的PCIE设备，提高兼容性，同时避免使用两套板卡导致占用的主板空间较大问题，也解决了当GPU与其他加速设备支持的时钟架构模式不同时可以同时适配的问题，节省硬件连接的研发成本和设备成本。
在上述实施例的基础上，时钟架构还包括：电源9：
FPGA4与电源9连接，用于发出使能信号；
电源9与GPU2连接且与PCIE开关3连接，用于接收使能信号以便供电至GPU2和PCIE开关3。
当FPGA4芯片扇出100Mhz时钟信号给到PCIE 开关以及GPU2，FPGA4通过发送使能信号给到电源9 ，控制器1给PCIE 开关以及GPU2供电；同时，如图1所示，FPGA4通过SMBUS链路连接到GPU2以及PCIE开关3来读取这两个部件是否支持同源或者非同源模式。
使能是芯片的一个输入引脚或者电路的一个输入端口，只有该引脚激活，例如置于高电平时，整个模块才能工作，负责控制信号的输入和输出叫做使能，使能通俗点说就是一个“允许”信号，进给使能也就是允许进给的信号，也就是说当进给使能信号有效的时候电机才能转动。
电源9与GPU2连接且与PCIE开关3连接，用于接收使能信号，同时电源9发出GPU2电源9至GPU2，发出PCIE开关3电源9至PCIE开关3电源9。具体地，电源9发出形式不做具体说明，电源9也可以作为GPU2或者PCIE开关3的一个引脚作为使能信号的输入以便对GPU2和PCIE开关3供电。
本发明提供的FPGA与电源连接， 电源与GPU连接且与PCIE开关连接，用于发出使能信号，电源接收使能信号以便供电至GPU和PCIE开关，节省耗电功率。
上文对本发明提供的一种支持PCIE时钟的时钟架构实施例进行了详细的描述，本发明还提供了一种与该装置对应的支持PCIE时钟的方法，由于方法部分的实施例与装置部分的实施例相互照应，因此方法部分的实施例请参见装置部分的实施例的描述，这里暂不赘述。
图2为本发明实施例提供的一种支持PCIE时钟的方法的流程图，如图2所示，该方法包括：
S11：读取PCIE开关和GPU所支持的时钟架构模式，其中时钟架构模式为同源模式和非同源模式。
在上述实施例的基础上，FPGA与PCIE开关连接且与GPU连接，根据PCIE开关和GPU所支持的时钟架构模式接收信息，时钟架构模式主要分为两个模式，同源模式和非同源模式，其同源模式为加速设备支持同源100Mhz时钟信号，由控制器端的第一时钟发生器产生的时钟信号并由第一时钟扇出器扇出的该时钟信号，其非同源模式为加速设备支持非同源100Mhz时钟信号，由非控制器端的第二时钟发生器产生的时钟信号并由第二时钟扇出器扇出的该时钟信号。
读取方式为接收PCIE开关和GPU当前的工作信息需要何种时钟信号，根据主板生产厂家在出厂之前定制的关于PCIE开关和GPU不同工作状态下的时钟架构模式，例如，规定同源模式为0，非同源模式为1，无论PCIE开关还是GPU，在FPGA中接收到对应PCIE开关的信息为1，则PCIE开关所支持的时钟架构模式为非同源模式，GPU同理，不再阐述。
关于FPGA读取PCIE开关和GPU的方式可以根据硬线连接产生的总线协议进行接收，也可以在工作日志等记录事件的程序中获得，本发明优选通过总线协议读取，其协议可以为I2C总线（Inter－Integrated Circuit，I2C）协议，系统管理总线（System ManagementBus，SMBUS）协议等，不做具体限定，满足能够实时接收到PCIE开关和GPU所支持的时钟架构模式的信息即可。
S12：根据时钟架构模式获取对应的100Mhz时钟信号，其中，100Mhz时钟信号为同源100Mhz时钟信号和非同源100Mhz时钟信号。
具体地，根据读取的时钟架构模式，FPGA获取对应的100Mhz时钟信号，对于100Mhz时钟信号为同源100Mhz时钟信号和非同源100Mhz时钟信号。其同源100Mhz时钟信号由控制器端的第一时钟发生器产生的时钟信号并由第一时钟扇出器扇出，非同源100Mhz时钟信号由非控制器端的第二时钟发生器产生的时钟信号并由第二时钟扇出器扇出。
S13：将获取到的100Mhz时钟信号对应发送至PCIE开关和GPU以供使用。
将得到的100Mhz时钟信号对应发送至PCIE开关和GPU，若PCIE开关和GPU同时支持同源模式，则接收同源100Mhz时钟信号，若PCIE开关和GPU同时支持非同源模式，则接收非同源100Mhz时钟信号，若PCIE开关支持同源模式，GPU支持非同源模式，则对应接收并发送同源100Mhz时钟信号和非同源100Mhz时钟信号。
本发明提供的一种支持PCIE时钟的方法，读取PCIE开关和GPU所支持的时钟架构模式，其中时钟架构模式为同源模式和非同源模式，根据时钟架构模式获取对应的100Mhz时钟信号，其中，100Mhz时钟信号为同源100Mhz时钟信号和非同源100Mhz时钟信号，将获取到的100Mhz时钟信号对应发送至PCIE开关和GPU以供使用。该方法读取PCIE开关和GPU所支持的时钟架构模式，FPGA接收同源100Mhz时钟信号和非同源100Mhz时钟信号，根据时钟架构模式不同选择对应的时钟信号达到兼容不同时钟模式的PCIE设备，提高兼容性，同时避免使用两套板卡导致占用的主板空间较大问题，也解决了当GPU与其他加速设备支持的时钟架构模式不同时可以同时适配的问题，节省硬件连接的研发成本和设备成本。
在上述实施例的基础上，步骤S12中的根据时钟架构模式获取对应的100Mhz时钟信号，具体包括：
当读取到PCIE开关和GPU所支持的时钟架构模式都为同源模式时，则获取同源100Mhz时钟信号；
当读取到PCIE开关和GPU所支持的时钟架构模式都为非同源模式时，则获取非同源100Mhz时钟信号；
当读取到PCIE开关所支持的时钟架构为同源模式且GPU所支持的时钟架构模式为非同源模式时，则获取同源100Mhz时钟信号和非同源100Mhz时钟信号。
需要说明的是，当PCIE开关和GPU所支持的时钟架构模式都为同源模式时，则FPGA控制内部的多路数据选择器（Mux），控制第一时钟发生器经过第一时钟扇出器扇出两个同源100Mhz时钟信号给到PCIE开关和GPU，当PCIE开关和GPU所支持的时钟架构模式都为同源模式时，控制第二时钟发生器经过第二时钟扇出器扇出两个非同源100Mhz时钟信号给到PCIE开关和GPU，当PCIE开关所支持的时钟架构为同源模式且GPU所支持的时钟架构模式为非同源模式，控制第一时钟发生器经过第一时钟扇出器扇出一个同源100Mhz时钟信号给到PCIE开关，控制第二时钟发生器经过第二时钟扇出器扇出一个非同源100Mhz时钟信号给GPU。
对于PCIE开关所支持的时钟架构为非同源模式且GPU所支持的时钟架构模式为同源模式的情况不存在，由于PCIE开关连接控制器且连接GPU，其非同源模式下的非同源时钟信号与控制器的同源时钟信号相互排斥，故不存在。
另外，Mux同步器限制单向的数据跨时钟域传输，只能从源时钟域传输到目的时钟域，而不是反过来传输数据，其要求被同步的数据，跟随一个使能信号。
本发明提供的根据时钟架构模式获取对应的100Mhz时钟信号，对于三种时钟架构模式的情况下进行了获取对应的100Mhz时钟信号，提高时钟架构模式的兼容性。
在上述实施例的基础上，步骤S11中的读取PCIE开关和GPU所支持的时钟架构模式，具体包括：
通过SMBUS链路读取PCIE开关和GPU所支持的时钟架构模式。
具体地，FPGA与PCIE开关连接且与GPU连接，根据PCIE开关和GPU所支持的时钟架构模式接收信息，其读取方式根据硬线连接产生的总线协议通过FPGA读取，总线协议可以是I2C协议，SMBUS协议，SMBUS协议是基于I2C协议，为系统和电源管理任务提供一条控制总线，设备之间发送和接收消息通过SMBUS，而不是使用单独控制线，节省设备的管脚数，为I2C协议的子集。
SMBUS协议与I2C协议相比具有严格要求，在时钟频率方面最小值为10Khz，时钟拉伸的最大时间值也有限制，在I2C设备接收到自身的设备地址后，SMBUS协议强制要求发出回应信号，让对方知道该设备的状态，明确数据的传输格式，I2C协议只定义怎么传输数据，没有定义数据的格式，完全由设备定义，因此，本实施例中的通过SMBUS链路获取PCIE开关和GPU所支持的时钟架构模式是一种优选地实施方式。
本发明提供的通过SMBUS链路获取PCIE开关和GPU所支持的时钟架构模式，只获取时钟架构模式的数据传输，而不是宽泛的接收PCIE开关和GPU所有信号，对数据传输的格式更具有针对性。
时序设计中对于时钟信号的要求非常严格，所有的时序计算都是以恒定的时钟信号为基准，但是实际中时钟信号往往不可能总是那么完美，会出现抖动和偏移问题，抖动是两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或PLL内部电路有关。偏移是同样的时钟产生的多个子时钟信号之间的延时差异，其表现形式包含时钟驱动器的多个输出之间的偏移，也包含由于PCB走线误差造成的接收端和驱动端时钟信号之间的偏移。
在某些特定的服务器产品设计中，由于机箱尺寸较大、线缆较长或者板内100Mhz时钟走线较长或者存在其他差对100Mhz时钟有干扰时，则导致FGPA接收到的2路100Mhz时钟信号有较大相位差，因此，在上述实施例中，还包括：
获取回板后测试同源100Mhz时钟信号和非同源100Mhz时钟信号的测试信号；
根据测试信号与实际信号得到的相位差进行补偿以抑制相位差，其中，实际信号为实际发送至PCIE开关和GPU的100Mhz时钟信号。
回板后，测试出第一时钟扇出器到FPGA的相位差，同时也测试出第二时钟扇出器到FPGA的相位差，其中相位差包括确定性抖动和随机性抖动两部分，确定性抖动是由于时钟走线等确定性因素导致，随机性多动大多数情况下是由于热差等因素导致。
根据测试出来的相位差，在FPGA代码中对实际到达的第一时钟扇出器和第二时钟扇出器的时钟相位进行补偿，例如相位差是90°，则补偿270°。需要说明的是，补偿相位差可以根据谐波分析方法其加窗的形式的校正算法，也可以根据时钟信号的快速拟合算法完成等，本发明不做具体要求，只要满足消除PCIE设备接收到的时钟信号的相位差即可。
本发明提到的对100Mhz时钟信号的相位差校正补偿，消除PCIE设备接收到的时钟信号的相位差，实现同步时钟测试功能，降低整个系统的故障率，提高系统的可靠性。
在上述实施例的基础上，在步骤S11中的读取PCIE开关和GPU所支持的时钟架构模式，包括：
当PCIE开关和GPU上电成功时，读取PCIE开关和GPU所支持的时钟架构模式。
FPGA从内部的用户可用Flash存储区（User Flash Memery，UFM）中加载代码运行，FPGA发出使能信号控制PCIE开关和GPU上电，当PCIE开关和GPU上电成功后，读取PCIE开关和GPU所支持的时钟架构模式。若PCIE开关和GPU上电失败，则可能是硬件的连接方式或硬件本身的电子元器件发生损坏，则直接退出执行流程，不执行支持PCIE设备同源和非同源的时钟架构模式。
本发明提供的当PCIE开关和GPU上电成功时，读取PCIE开关和GPU所支持的时钟架构模式。FPGA从UFM模块运行，节省外部部件资源，控制使能信号上电，确保正确读取PCIE开关和GPU所支持的时钟架构模式。
上述详细描述了支持PCIE时钟的方法对应的各个实施例，在此基础上，本发明还公开与上述方法对应的支持PCIE时钟的时钟架构，图3为本发明实施例提供的另一种支持PCIE时钟的时钟架构的结构图。如图3所示，支持PCIE时钟的时钟架构包括：
读取模块11，用于读取PCIE开关和GPU所支持的时钟架构模式，其中时钟架构模式为同源模式和非同源模式；
获取模块12，用于根据时钟架构模式获取对应的100Mhz时钟信号，其中，100Mhz时钟信号为同源100Mhz时钟信号和非同源100Mhz时钟信号；
发送模块13，用于将获取到的100Mhz时钟信号对应发送至PCIE开关和GPU以供使用。
由于装置部分的实施例与上述的实施例相互对应，因此装置部分的实施例请参照上述装置部分的实施例描述，在此不再赘述。
本发明提供的一种支持PCIE时钟的时钟架构，读取PCIE开关和GPU所支持的时钟架构模式，其中时钟架构模式为同源模式和非同源模式，根据时钟架构模式获取对应的100Mhz时钟信号，其中，100Mhz时钟信号为同源100Mhz时钟信号和非同源100Mhz时钟信号，将获取到的100Mhz时钟信号对应发送至PCIE开关和GPU以供使用。读取PCIE开关和GPU所支持的时钟架构模式，FPGA接收同源100Mhz时钟信号和非同源100Mhz时钟信号，根据时钟架构模式不同选择对应的时钟信号达到兼容不同时钟模式的PCIE设备，提高兼容性，同时避免使用两套板卡导致占用的主板空间较大问题，也解决了当GPU与其他加速设备支持的时钟架构模式不同时可以同时适配的问题，节省硬件连接的研发成本和设备成本。
请参照图4为本发明实施例提供的另一种支持PCIE时钟的时钟架构的结构图，如图4所示，包括：
存储器21，用于存储计算机程序；
处理器22，用于执行计算机程序时实现支持PCIE时钟的方法的步骤。
本实施例提供的支持PCIE时钟的时钟架构可以包括但不限于智能手机、平板电脑、笔记本电脑或者台式电脑等。
其中，处理器22可以包括一个或多个处理核心，比如4核心处理器、8核心处理器等。处理器22可以采用数字信号处理 (Digital Signal Processing，DSP)、FPGA、可编程逻辑阵列 (Programmable Logic Array，PLA)中的至少一种硬件形式来实现。处理器22也可以包括主处理器和协处理器，主处理器是用于对在唤醒状态下的数据进行处理的处理器，也称CPU；协处理器是用于对在待机状态下的数据进行处理的低功耗处理器。在一些实施例中，处理器22可以在集成有GPU，GPU用于负责显示屏所需要显示的内容的渲染和绘制。一些实施例中，处理器22还可以包括人工智能 (Artificial Intelligence，AI)处理器，该AI处理器用于处理有关机器学习的计算操作。
存储器21可以包括一个或多个计算机可读存储介质，该计算机可读存储介质可以是非暂态的。存储器21还可包括高速随机存取存储器，以及非易失性存储器，比如一个或多个磁盘存储设备、闪存存储设备。本实施例中，存储器21至少用于存储以下计算机程序201，其中，该计算机程序被处理器22加载并执行之后，能够实现前述任一实施例公开的支持PCIE时钟的方法的相关步骤。另外，存储器21所存储的资源还可以包括操作系统202和数据203等，存储方式可以是短暂存储或者永久存储。其中，操作系统202可以包括Windows、Unix、Linux等。数据203可以包括但不限于支持PCIE时钟的方法所涉及到的数据等等。
在一些实施例中，支持PCIE时钟的时钟架构还可包括有显示屏23、输入输出接口24、通信接口25、电源26以及通信总线27。
领域技术人员可以理解，图4为本发明实施例提供的另一种支持PCIE时钟的时钟架构的结构图。图4中示出的结构并不构成对支持PCIE时钟的时钟架构的限定，可以包括比图示更多或更少的组件。
处理器22通过调用存储于存储器21中的指令以实现上述任一实施例所提供的支持PCIE时钟的方法。
本发明提供的一种支持PCIE时钟的方法，读取PCIE开关和GPU所支持的时钟架构模式，其中时钟架构模式为同源模式和非同源模式，根据时钟架构模式获取对应的100Mhz时钟信号，其中，100Mhz时钟信号为同源100Mhz时钟信号和非同源100Mhz时钟信号，将获取到的100Mhz时钟信号对应发送至PCIE开关和GPU以供使用。读取PCIE开关和GPU所支持的时钟架构模式，FPGA接收同源100Mhz时钟信号和非同源100Mhz时钟信号，根据时钟架构模式不同选择对应的时钟信号达到兼容不同时钟模式的PCIE设备，提高兼容性，同时避免使用两套板卡导致占用的主板空间较大问题，也解决了当GPU与其他加速设备支持的时钟架构模式不同时可以同时适配的问题，节省硬件连接的研发成本和设备成本。
综合上述的实施例，图5为本发明实施例提供的另一种支持PCIE时钟的方法的流程图，如图5所示，包括：
S21：FPGA从内部的UFM中加载代码运行；
S22：FPGA发出使能信号控制GPU和PCIE开关上电；
S23：GPU和PCIE开关是否上电，若是，则进入步骤S24，若否，则结束；
S24：判断FPGA通过SMBUS接口从GPU和PCIE开关中读取所支持的时钟架构模式信息是否一致；若是，则进入步骤S25，若否，则进入步骤S26；
S25：判断读取到PCIE开关和GPU所支持的时钟架构模式是否都为同源模式，若是，则进入步骤S27，若否，则进入步骤S28；
S27：FPGA控制Mux，控制第一时钟扇出器扇出同源100Mhz时钟信号给PCIE开关和GPU；
S28： FPGA控制Mux，控制第二时钟扇出器扇出非同源100Mhz时钟信号给PCIE开关和GPU；
S26：当读取到PCIE开关为同源模式且GPU为非同源模式时，则FPGA控制Mux，控制第一时钟扇出器扇出同源100Mhz时钟信号给PCIE开关，控制第二时钟扇出器扇出非同源100Mhz时钟信号给GPU。
上文通过对本发明实施例提供的另一种支持PCIE时钟的方法的流程图进行了介绍，具有与上述提到的支持PCIE时钟的方法具有相同的有益效果。
进一步的，本发明还提供了一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器22执行时实现如上述支持PCIE时钟的方法的步骤。
可以理解的是，如果上述实施例中的方法以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（Read-Only Memory，ROM）、随机存取存储器（Random Access Memory，RAM）、磁碟或者光盘等各种可以存储程序代码的介质。
对于本发明提供的一种计算机可读存储介质的介绍请参照上述方法实施例，本发明在此不再赘述，其具有上述支持PCIE时钟的方法相同的有益效果。
以上对本发明所提供的一种支持PCIE时钟的时钟架构、方法及介质进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (10)

1.一种支持PCIE时钟的时钟架构，其特征在于，包括控制器、GPU、PCIE开关、FPGA、第一时钟发生器、第二时钟发生器、第一时钟扇出器和第二时钟扇出器；
所述第一时钟发生器与所述第一时钟扇出器连接，用于产生同源100Mhz时钟信号，所述第一时钟扇出器与所述控制器连接且与所述FPGA连接，用于扇出所述同源100Mhz时钟信号；
所述第二时钟发生器与所述第二时钟扇出器连接，用于产生非同源100Mhz时钟信号，所述第二时钟扇出器与所述FPGA连接，用于扇出所述非同源100Mhz时钟信号，所述控制器与所述PCIE开关连接，所述PCIE开关与所述GPU连接，所述FPGA与所述PCIE开关连接且与所述GPU连接，用于读取所述PCIE开关和所述GPU所支持的时钟架构模式，根据所述时钟架构模式获取对应的100Mhz时钟信号扇出至所述PCIE开关与所述GPU以供使用，其中，所述时钟架构模式为同源模式和非同源模式。
2.根据权利要求1所述的支持PCIE时钟的时钟架构，其特征在于，还包括：电源；
所述FPGA与所述电源连接，用于发出使能信号；
所述电源与所述GPU连接且与所述PCIE开关连接，用于接收所述使能信号以便供电至所述GPU和所述PCIE开关。
3.一种支持PCIE时钟的方法，其特征在于，应用于权利要求1所述的支持PCIE时钟的时钟架构，包括：
读取PCIE开关和GPU所支持的时钟架构模式，其中所述时钟架构模式为同源模式和非同源模式；
根据所述时钟架构模式获取对应的100Mhz时钟信号，其中，所述100Mhz时钟信号为同源100Mhz时钟信号和非同源100Mhz时钟信号；
将获取到的所述100Mhz时钟信号对应发送至所述PCIE开关和所述GPU以供使用。
4.根据权利要求3所述的支持PCIE时钟的方法，其特征在于，所述根据所述时钟架构模式获取对应的100Mhz时钟信号，包括：
当读取到所述PCIE开关和所述GPU所支持的时钟架构模式都为所述同源模式时，则获取所述同源100Mhz时钟信号；
当读取到所述PCIE开关和所述GPU所支持的时钟架构模式都为所述非同源模式时，则获取所述非同源100Mhz时钟信号；
当读取到所述PCIE开关所支持的时钟架构为所述同源模式且所述GPU所支持的时钟架构模式为所述非同源模式时，则获取所述同源100Mhz时钟信号和所述非同源100Mhz时钟信号。
5.根据权利要求3所述的支持PCIE时钟的方法，其特征在于，所述读取所述PCIE开关和所述GPU所支持的时钟架构模式，包括：
通过SMBUS链路读取所述PCIE开关和所述GPU所支持的时钟架构模式。
6.根据权利要求3至5任意一项所述的支持PCIE时钟的方法，其特征在于，还包括：
获取回板后测试所述同源100Mhz时钟信号和所述非同源100Mhz时钟信号的测试信号；
根据所述测试信号与实际信号得到的相位差进行补偿以抑制所述相位差，其中，所述实际信号为实际发送至所述PCIE开关和所述GPU的所述100Mhz时钟信号。
7.根据权利要求3所述的支持PCIE时钟的方法，其特征在于，所述读取所述PCIE开关和所述GPU所支持的时钟架构模式，包括：
当所述PCIE开关和所述GPU上电成功时，读取所述PCIE开关和所述GPU所支持的时钟架构模式。
8.一种支持PCIE时钟的时钟架构，其特征在于，应用于权利要求1至2任意一项所述的支持PCIE时钟的时钟架构，包括：
读取模块，用于读取PCIE开关和GPU所支持的时钟架构模式，其中所述时钟架构模式为同源模式和非同源模式；
获取模块，用于根据所述时钟架构模式获取对应的100Mhz时钟信号，其中，所述100Mhz时钟信号为同源100Mhz时钟信号和非同源100Mhz时钟信号；
发送模块，用于将获取到的所述100Mhz时钟信号对应发送至所述PCIE开关和所述GPU以供使用。
9.一种支持PCIE时钟的时钟架构，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求3至7任一项所述的支持PCIE时钟的方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求3至7任一项所述的支持PCIE时钟的方法的步骤。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113986795B (zh) * 2021-12-23 2022-04-22 苏州浪潮智能科技有限公司 一种支持pcie时钟的时钟架构、方法及介质
CN116932450B (zh) * 2023-09-15 2023-11-24 厦门电科星拓科技有限公司 PCIe Retimer系统时钟架构及其工作方法
CN117762193B (zh) * 2024-02-21 2024-05-10 井芯微电子技术(天津)有限公司 一种可变时钟结构电路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170270245A1 (en) * 2016-01-11 2017-09-21 Edico Genome, Corp. Bioinformatics systems, apparatuses, and methods for performing secondary and/or tertiary processing
US10509925B2 (en) * 2016-04-21 2019-12-17 LDA Technologies Ltd. Circuit board enclosure and method for communications applications
CN108259108B (zh) * 2018-01-26 2019-09-27 郑州云海信息技术有限公司 一种多节点服务器冗余同源时钟系统及时钟选择方法
CN209803659U (zh) * 2019-04-16 2019-12-17 苏州浪潮智能科技有限公司 一种gpu服务器中的时钟控制系统
US10871796B1 (en) * 2019-08-06 2020-12-22 Xilinx, Inc. Global clock and a leaf clock divider
CN111427809B (zh) * 2020-03-09 2023-08-04 中国人民解放军海军航空大学青岛校区 皮秒级高精度定时同步高速互联背板
US20220309017A1 (en) * 2020-07-31 2022-09-29 Nvidia Corporation Multi-format graphics processing unit docking board
US11314666B2 (en) * 2020-09-18 2022-04-26 Dell Products, Lp Systems and methods for optimizing clock distribution in NVMe storage enclosures
CN112463697B (zh) * 2020-10-18 2022-07-29 苏州浪潮智能科技有限公司 一种时钟模式切换服务器系统
CN112291027A (zh) * 2020-10-27 2021-01-29 杭州迪普科技股份有限公司 时钟选择方法、装置、设备及计算机可读存储介质
CN113347067B (zh) * 2021-08-04 2021-10-29 苏州浪潮智能科技有限公司 一种PCIe信号的带宽确定方法、装置及设备
CN113406991B (zh) * 2021-08-23 2021-11-09 苏州浪潮智能科技有限公司 一种时钟管理方法、装置及电子设备和存储介质
US20220043475A1 (en) * 2021-10-22 2022-02-10 Intel Corporation Access to multiple timing domains
CN113986795B (zh) * 2021-12-23 2022-04-22 苏州浪潮智能科技有限公司 一种支持pcie时钟的时钟架构、方法及介质

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