CN101877586A - 计算机时钟电路 - Google Patents

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Abstract

一种计算机时钟电路，包括第一、第二PLL、第一、第二分频器及时钟寄存器，第一PLL输出与外部时钟信号相位一致的脉冲信号，第一分频器对该脉冲信号进行分频，以输出CPU时钟信号给CPU；第一分频器将CPU时钟信号的频率反馈至第一PLL，CPU将其工作频率反馈至时钟寄存器，第一PLL通过比较CPU的工作频率与与CPU时钟信号的频率以调整脉冲信号的频率使CPU时钟信号的频率与CPU的工作频率保持一致；第二分频器输出一总线时钟信号，第二PLL、第二分频器及时钟寄存器调整总线时钟信号使其与数据总线的工作频率保持一致，原理与调整CPU时钟信号的原理相同。所述计算机时钟电路保证所述计算机的显卡芯片稳定工作。

Description

计算机时钟电路
技术领域
本发明涉及一种计算机时钟电路。
背景技术
计算机主板上的时钟电路提供给中央处理器(Center Processing Unit，CPU)、芯片组、各种总线及各个接口部分基本的工作频率，因此电脑才能够协调地完成各项工作。然而，在测试计算机性能时，经常发现当在某种主板上使用某种品牌或型号的显卡时，显卡不能显示图像的问题，例如，当在使用Intel E8300 CPU的主板上搭配X1550宝龙达显卡时，计算机即无法显示图像，而在使用Intel E4400 CPU的主板上搭配上述X1550宝龙达显卡时，计算机则可正常显示图像，经过大量的实验研究之后，证明是计算机的时钟电路设计不当所致。
发明内容
鉴于以上内容，有必要提供一种能够使计算机稳定地输出图像的计算机时钟电路。
一种计算机时钟电路，包括一第一锁相环电路、一第二锁相环电路、一第一分频器、一第二分频器及一时钟寄存器，所述第一、第二锁相环电路用于接收一外部时钟信号，并分别输出一与所述外部时钟信号相位一致的第一、第二脉冲信号，所述第一、第二分频器分别对所述第一、第二脉冲信号进行分频，以分别输出一CPU时钟信号及一总线时钟信号，所述CPU时钟信号用以控制一计算机的中央处理器的工作频率，所述总线时钟信号用以控制所述计算机的一数据总线的工作频率；所述第一分频器将所述CPU时钟信号的频率传送至所述第一锁相环电路中，所述中央处理器将其当前的工作频率反馈至所述时钟寄存器中，所述第一锁相环电路从所述时钟寄存器中读取所述中央处理器当前的工作频率后将其与所述CPU时钟信号的频率进行比较，并根据比较结果对所述第一脉冲信号的频率进行调整，以调整所述CPU时钟信号的频率，使所述CPU时钟信号的频率与所述中央处理器当前的工作频率保持一致；所述第二分频器将所述总线时钟信号的频率传送至所述第二锁相环电路中，所述数据总线将其当前的工作频率反馈至所述时钟寄存器中，所述第二锁相环电路从所述时钟寄存器中读取所述数据总线当前的工作频率后将其与所述总线时钟信号的频率进行比较，并根据比较结果对所述第二脉冲信号的频率进行调整，以调整所述总线时钟信号的频率，使所述总线时钟信号的频率与所述数据总线当前的工作频率保持一致。
上述计算机时钟电路通过分别设计所述中央处理器及所述数据总线的锁相环电路，避免了当所述中央处理器及所述数据总线在同一锁相环中读取时钟数据时的相互干扰，从而解决了连接于所述数据总线的显卡芯片不显示图像的问题，因此，无论采用何种型号的CPU及显卡芯片，所述计算机都能稳定地输出图像。
附图说明
图1为本发明计算机时钟电路第一较佳实施方式的模块图。
图2为未使用图1中计算机时钟电路时计算机的显卡芯片的时钟信号频率随时间变化的波形图。
具体实施方式
下面结合附图及较佳实施方式对本发明作进一步详细描述。
请参考图1，本发明计算机时钟电路1用于一计算机100，所述计算机100包括一中央处理器(Center Processing Unit，CPU)110及一数据总线120(其他元件未示出)。所述计算机时钟电路1的较佳实施方式包括一第一锁相环(Phase Lock Loop，PLL)电路10、一第二锁相环电路11、一第一分频器12、一第二分频器13及一时钟寄存器14。所述第一锁相环电路10与所述第一分频器12及所述时钟寄存器14相连，所述第二锁相环电路11与所述第二分频器13及所述时钟寄存器14相连。所述时钟寄存器14还与所述CPU 110及所述数据总线120相连。
所述第一锁相环电路10用于接收所述计算机100提供的一外部时钟信号，并输出一与所述外部时钟信号相位一致的第一脉冲信号，所述外部时钟信号为所述计算机100的一外部时钟源所发出的时钟信号；所述第一分频器12用于接收所述第一脉冲信号，并对所述第一脉冲信号进行分频，以输出一CPU时钟信号，所述CPU时钟信号用以控制所述CPU 110的工作频率；所述第一分频器12还用于将所述CPU时钟信号的频率传送至所述第一锁相环电路10中，所述CPU 110将其当前的工作频率反馈至所述时钟寄存器14中，所述第一锁相环电路10从所述时钟寄存器14中读取所述CPU 110当前的工作频率，并将所述CPU 110当前的工作频率与所述第一分频器12输出的CPU时钟信号的频率进行比较，还根据比较结果自动对所述第一脉冲信号的频率进行调整，以调整所述第一分频器12输出的CPU时钟信号的频率，使所述CPU时钟信号的频率与所述CPU 110当前的工作频率保持一致，从而使所述CPU 110稳定地工作。
所述第二锁相环电路11用于接收所述外部时钟信号，并输出一与所述外部时钟信号相位一致的第二脉冲信号，所述第二分频器13用于接收所述第二脉冲信号，并对所述第二脉冲信号进行分频，以输出一总线时钟信号，所述总线时钟信号用以控制所述数据总线120的工作频率，所述第二分频器13还用于将所述总线时钟信号的频率传送至所述第二锁相环电路11中，所述数据总线120将其当前的工作频率反馈至所述时钟寄存器14中，所述第二锁相环电路11从所述时钟寄存器14中读取所述数据总线120当前的工作频率，并将所述数据总线120当前的工作频率与所述第二分频器13输出的总线时钟信号的频率进行比较，还根据比较结果自动对所述第二脉冲信号的频率进行调整，以调整所述第二分频器13输出的总线时钟信号的频率，使所述总线时钟信号的频率与所述数据总线120当前的工作频率保持一致，从而使所述数据总线120稳定地工作。
所述时钟寄存器14还用于存储所述第一、第二分频器12、13分别对所述第一、第二脉冲信号进行分频时所应用的参数。
本实施方式中，所述数据总线120为一高速外围设备(Peripheral Component Interconnect-Express，PCI-E)数据总线，所述计算机100通过所述PCI-E数据总线与其显卡芯片、声卡芯片等进行通信。
请继续参考图2，为所述计算机100未使用本发明计算机时钟电路1时，对所述计算机100的显卡芯片的时钟信号f(t)进行仿真的波形，请参考图2中虚线框部分，所述显卡芯片的时钟信号f(t)随时间t变化的过程中有明显的杂讯，其会导致所述显卡芯片的输出不稳定。
当在不同的主板上均使用了本发明计算机时钟电路1，即每一主板上的CPU及数据总线分别使用各自的锁相环电路，且在每一主板上分别使用不同型号(或不同外频)的CPU或不同型号的显卡芯片进行了上千次的测试，每次测试时，主板上的显卡芯片均稳定地输出图像。
因此无论所述计算机100采用何种型号的CPU及显卡芯片，其都能稳定地输出图像。
上述计算机时钟电路1通过分别设计所述CPU 110及所述数据总线120的锁相环电路，避免了当所述CPU 110及所述数据总线120在同一锁相环中读取时钟数据时的相互干扰，从而使连接于所述数据总线120的显卡芯片稳定地输出图像，避免了显卡芯片不显示图像或输出不稳定的现象。

Claims (3)

1.一种计算机时钟电路，包括一第一锁相环电路、一第二锁相环电路、一第一分频器、一第二分频器及一时钟寄存器，所述第一、第二锁相环电路用于接收一外部时钟信号，并分别输出一与所述外部时钟信号相位一致的第一、第二脉冲信号，所述第一、第二分频器分别对所述第一、第二脉冲信号进行分频，以分别输出一CPU时钟信号及一总线时钟信号，所述CPU时钟信号用以控制一计算机的中央处理器的工作频率，所述总线时钟信号用以控制所述计算机的一数据总线的工作频率；所述第一分频器将所述CPU时钟信号的频率传送至所述第一锁相环电路中，所述中央处理器将其当前的工作频率反馈至所述时钟寄存器中，所述第一锁相环电路从所述时钟寄存器中读取所述中央处理器当前的工作频率后将其与所述CPU时钟信号的频率进行比较，并根据比较结果对所述第一脉冲信号的频率进行调整，以调整所述CPU时钟信号的频率，使所述CPU时钟信号的频率与所述中央处理器当前的工作频率保持一致；所述第二分频器将所述总线时钟信号的频率传送至所述第二锁相环电路中，所述数据总线将其当前的工作频率反馈至所述时钟寄存器中，所述第二锁相环电路从所述时钟寄存器中读取所述数据总线当前的工作频率后将其与所述总线时钟信号的频率进行比较，并根据比较结果对所述第二脉冲信号的频率进行调整，以调整所述总线时钟信号的频率，使所述总线时钟信号的频率与所述数据总线当前的工作频率保持一致。
2.如权利要求1所述的计算机时钟电路，其特征在于：所述时钟寄存器中存储有所述第一、第二分频器分别对所述第一、第二脉冲信号进行分频时所应用的参数。
3.如权利要求1所述的计算机时钟电路，其特征在于：所述数据总线为一PCI-E数据总线。
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