CN111427809B - 皮秒级高精度定时同步高速互联背板 - Google Patents

皮秒级高精度定时同步高速互联背板 Download PDF

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Abstract

本发明涉及皮秒级高精度定时同步高速互联背板，提供嵌入式计算机与外设功能模块间的告诉互联互通和定时触发功能；其特征在于：其包括XMC背板、基于XMC标准的PCI‑E Switch芯片与定时触发时钟以及COMe主控制器；XMC背板采用XMC标准的主板为载体，其上有定时触发总线，并在XMC背板上有10MHz、100MHz和软件定义频率的参考时钟系统和/或星形触发总线系统；PCIE Switch芯片，搭载有PCI Express通道以及X4接口，X4接口采用X4 PCIe标准并转换至XMC接口；本发明设计合理、结构紧凑且使用方便。

Description

皮秒级高精度定时同步高速互联背板
技术领域
本发明涉及皮秒级高精度定时同步高速互联背板。
背景技术
在大型通讯设备中，一般有很多独立的PCB单板组成复杂的系统，这些独立的PCB单板之间需要互联互通，一般通过PCB背板来实现，随着设备的越来越复杂，一个插箱前后都有PCB单板的情况很多，随着高速连接器的使用，背板对信号传输速率也越来越高，这样PCB背板上互联的线路越来越多，PCB背板的层数也越来越多，厚度也越来越厚，但是目前受加工工艺限制，PCB背板厚度(目前最大厚度为8mm)及布线层数(目前最多42层)也受到一定限制，而且随着PCB层数的增加，加工成本增加很大；在复杂的背板系统中，一块背板已经不能满足布线需要。
高速背板为实现较好的电磁兼容性设计，使得印制板在正常工作时能满足电磁兼容和敏感度标准。正确的堆叠有助于屏蔽和抑制EMI。多层印制板的电磁兼容分析可以基于克希霍夫定律和法拉第电磁感应定律。高精度定时与同步背板采用模块化设计，支持同类型设备互操作；内置高性能XCKU085 FPGA，可实现大规模复杂性实时信号处理功能；支持多设备协同工作，支持数量达5套。COM Express是国际工业电气协会(PICMG)定义的计算机模块标准。XMC标准是武汉新芯集成电路制造有限公司的标准。COMe控制器，即是一款多功能COMe载板，支持标准Tpye6型COMe,可提供4路网口，4路串口，以及VGA、DIV、LVDS等多种接口；另外，提供3路同步采集，其中前两路ADC可配置为异步采集，每路可最多配置为8通道，所有通道均为差分输入，16位ADC；4路模拟量独立输出，16位DAC；32路通用I/O口；6路多功能计数器；两组完全隔离CAN总线，可广泛应用于各种测控系统中。
发明内容
本发明所要解决的技术问题总的来说是提供一种皮秒级高精度定时同步高速互联背板。
为解决上述问题，本发明所采取的技术方案是：
一种皮秒级高精度定时同步高速互联背板，提供嵌入式计算机与外设功能模块间的告诉互联互通和定时触发功能；其包括XMC背板、基于XMC标准的PCI-E Switch芯片与定时触发时钟以及COMe主控制器；
XMC背板采用XMC标准的主板为载体，其上有定时触发总线，并在XMC背板上有10MHz、100MHz和软件定义频率的参考时钟系统和/或星形触发总线系统；
PCIE Switch芯片，搭载有X8 Gen3xlPCI Express通道以及X4接口，X4接口采用X4PCIe标准并转换至XMC接口；
X8 Gen3xlPCI Express通道连接COMe主控制器的COMe载板，COMe载板连接COMExpress模块，并为COM Express模块支持的总线提供外部接口；
XMC背板上的XMC接口配置支持XMC标准的功能板卡；
定时触发时钟，内部含有高精度板载时钟源，通过低抖动和等长设计提供高精度内部时钟源；定时触发时钟，搭载有CLK in/out接口，TRIGGER触发器接口；CLK in/out接口接外置参考时钟输入源，外置参考时钟输入源提供给定时触发时钟更高精度的定时时钟源；外置PFI接口，用于接收外部触发信号，通过其内置等长触发路由TRIGGER触发器接口经X4 PCIE转XMC总线为XMC功能板卡提供给定时触发时钟高精度触发功能；内置TCLK机制，结合定时触发时钟的时钟路由总线和触发路由总线为高精度应用的不同功能模块提供高精度定时功能；
COMe主控制器与XMC背板之间的连接采用Type6模块系列接口；
COMe控制器，包括COMe A-B连接器与COMe C-D连接器；
COMe C-D连接器引出的PCIE GEN3信号通过PCIe Switch芯片扩展到XMC模块。
作为上述技术方案的进一步改进：
直接从COMe A-B连接器引出LAN信号接到RJ45；Type6模块支持1个VGA，直接从COMe A-B连接器引出VGA信号接到VGA接口；Type6模块支持8个USB2.0Port，直接从COMe A-B连接器引出4组USB2.0信号到USB2.0接口，中间经过CMC以及ESD防护器件；Type6的模块支持4个USB3.0 Port，直接从COMe C-D连接器引出2组USB3.0信号到USB3.0接口，为了兼容USB2.0，从COMeA-B连接器引出两组USB2.0信号接到这两个USB3.0接口；从COMe A-B连接器引出LPC信号，通过一颗super IO芯片转成串口信号，再连接到串口接口。
XMC背板的定时与触发单元分对内和对外两部分：
对外，定时与触发单元接收外部参考时钟、10MHz、100MHz同步时钟、触发输入信号，以实现与外部设备间的同步，同时，对外输出参考时钟、10MHz同步时钟、100MHz同步时钟、触发输出信号以供第三方设备使用，无论是输入功能还是输出功能都是为了在兼顾通用性的基础上与第三方设备实现高精度的定时与同步功能；
对内，定时与触发单元通过COME主控制器的配置为各功能板卡提供灵活可用的时钟源和同步触发信号，定时与触发单元与各功能板卡间的定时与触发总线采用星形结构进行互联，在不需要与外部设备互联而构成独立系统时，定时与触发单元为各功能设备提供专用的时钟及触发信号，在需要更高精度时钟时，通过接入外部高精度时钟信号为各功能设备提供高精度的时钟参考和时钟源。
并等待PD时间管理模块向定时与触发单元发送；
COME主控制器作为配置中心，包括PD时间管理模块以及分频器；
PD时间管理模块，调度与管理100MHzTCVCXO有源晶体振荡电路向Clock Buffer前置时钟缓冲器的输入；
OCXO恒温晶体振荡器，输出端与Clock Buffer前置时钟缓冲器输入端通讯连接；
Clock Buffer前置时钟缓冲器，实现输入时间同步；其输出端分别与分频器的输入端、第二DFFD触发器的C端、第三DFFD触发器的C端通讯连接；
分频器，将不同频率的时钟信号区分开来，并分别给于放大，放大信号分别反馈到PD时间管理模块，同时输出10MHz给第一DFFD触发器的D端、以及第二DFFD触发器的D端；
第一DFFD触发器的Q端触发Clock Buffer第一时钟缓冲器，Clock Buffer第一时钟缓冲器分别输出XMC-10M+/-到对应的外接插槽或主板上以及输出Ref100M OUT 100MHz参考时钟信号；
第二DFFD触发器的Q端触发Clock Buffer第二时钟缓冲器，Clock Buffer第二时钟缓冲器分别输出PXI-10M信号到对应的外接插槽或主板上；
触发输出信号通过SYNC100模块输出LVDS(Low-Voltage DifferentialSignaling)低电压差分信号到第三DFFD触发器的D端，第三DFFD触发器的Q端触发ClockBuffer第三时钟缓冲器，Clock Buffer第三时钟缓冲器输出PXI-SYNC100+/-×4到对应的插槽中；
Clock Buffer前置时钟缓冲器输出PXIE-100M+/-×5到对应的外接插槽或主板上。
在XMC背板上搭载有DMA控制器，其用于支持XMC标准的功能板卡至主控嵌入式计算机的DMA数据传输，为外设功能模块提供高精度时钟源、同步总线和/或配置通道；连通COME主控制器与各控制器外设、控制X4 PCIe转XMC接口，控制高精度定时同步功能；
DMA控制器，控制XMC与XMC之间的点对点数据传输功能，在不同的XMC功能模块间不通过嵌入式计算机的输入下自动实现高速率点对点数据通信和传输。
XMC接口采用VITA 42标准定义；X4接口的最高传输带宽4GB/s/通道；
COMe载板的外部接口类型包括PCIE、SATA、USB、VGA以及RJ45。
本发明解决的技术问题与有益效果是：本发明其主要功能可以完成以下至少一项功能，即通过PCI-E Switch芯片交换设计和智能时钟定时钟同步功能设计，提供嵌入式计算机与专用模块间的告诉互联互通和定时触发功能，为各模块间的高速数据传输提供DMA传输接口，为各模块提供可智能配置的高精度时钟源、同步总线、配置通道等，高度互联接口物理形式满足VITA 42标准，连通COME-e主控制器与各控制器外设、控制X4 PCI-e转XMC接口功能，控制高精度定时同步功能，控制XMC与XMC之间的高速“点对点”数据传输功能。PCI Express是一种高速串行计算机总线。单一的Gen3xlPCIe即可提供髙达8GB/s的数据带宽，多个Gen3xlPCI Express通道可以组成x2,x4,x8等配置，从而可进一步提高数据传输带宽，其性能在原有标准PCIExpressGen2基础上将带宽提升了3倍。本发明将PCIExpress串行计算机总线引入XMC系统，并通过PCI Express Gen3交换设计，使得XMC系统的总带宽得到大幅提升，满足高能数数据采集、高速多通道数字信号传输、高速图像采集、宽带无线电等高数据量吞吐率应用场景的需求。在XMC标准定义的基础之上，为满足高性能应用的要求，在XMC背板上设计了定时和触发总线，额外添加了10MHz、100MHz和软件可定义频率的参考时钟系统和星形触发总线系统。本发明通过低于数十皮秒地抖动性能为高速多通道数据采集、多通道信号产生阵列/相控阵雷达、大载荷卫星通信、实时信道仿真等高同步性能要求的应用场景提供了可靠的实体平台。本发明采用模块化设计，支持同类型设备互操作；高精度时钟信号具有25ppb稳定度；支持参考时钟和触发的导入/导出；矩阵式触发路由实现灵活触发；通过SynthCLK机制，高精度触发信号可提供低至百皮秒级别的同步精度；支持PCI-Express Gen3 x4高速通信协议，为高吞吐量应用提供高达3.6GB/s数据带宽；内置高性能XCKU085FPGA，可实现大规模复杂性实时信号处理功能；支持多设备协同工作，支持数量达5套，适合不同应用尺寸和功能要求；每槽预留高达45W智能供电系统，0-55摄氏度，无降容；最高性能-紧凑型设备中高达16GB/S系统带宽和4GB/S每槽专属带宽；为高通道数数据采集、高速数据传输、射频、高速图像采集等高吞吐量应用提供了更高带宽。背板数据带宽≥4GB/s；背板插槽数量不低于4个，单个插槽数据带宽不低于3.2GB/s；背板插槽间定时与同步精度≤200ps。XMC通过为4GB/s数据带宽，不同的XMC接口实现不同的扩展功能。定时触发时钟具有高精度定时同步功能。Placement Driver(简称PD)是整个集群的管理模块，其主要工作有三个：一是存储集群的元信息(某个Key存储在哪个TiKV节点)；二是对TiKV集群进行调度和负载均衡(如数据的迁移、Raft group leader的迁移等)；三是提供时间服务。
本发明设计合理、成本低廉、结实耐用、安全可靠、操作简单、省时省力、节约资金、结构紧凑且使用方便。
附图说明
图1是本发明高速背板内部设计框图。
图2是本发明COMe控制器至XMC功能模块扩展拓扑。
图3是本发明COMe控制器至各种外设扩展拓扑。
图4是本发明高速背板定时与触发单元互联拓扑。
图5是本发明图1高速背板支持的外部接口类型及数量说明图。
图6是本发明的总线接口说明列表。
图7是本发明的系统对外可见定时与触发信号列表。
具体实施方式
如图1-7所示，本实施例的一种皮秒级高精度定时同步高速互联背板，提供嵌入式计算机与外设功能模块间的告诉互联互通和定时触发功能；
其包括XMC背板、基于XMC标准的PCI-E Switch芯片与定时触发时钟以及COMe主控制器；
XMC背板作为载体，其上有定时触发总线，并在XMC背板上有10MHz、100MHz和软件可定义频率的参考时钟系统和/或星形触发总线系统；
PCIE Switch芯片，搭载有X8 Gen3xlPCI Express通道以及X4接口，X4接口每个接口采用X4 PCIe(Gen3)转换至XMC接口，最高传输带宽4GB/s/通道；XMC接口采用VITA 42标准定义；
X8 Gen3xlPCI Express通道连接COMe主控制器的COMe载板，COMe载板连接COMExpress模块，并为COM Express模块支持的总线提供外部接口，外部接口类型包括PCIE、SATA、USB、VGA以及RJ45；
DMA控制器，用于提供支持XMC标准的功能板卡至主控嵌入式计算机的DMA数据传输功能，为外设功能模块提供高精度时钟源、同步总线和/或配置通道；连通COME主控制器与各控制器外设、控制X4 PCIe转XMC接口，控制高精度定时同步功能；
XMC接口配置支持XMC标准的功能板卡，通过XMC接口实现扩展连接；
定时触发时钟，内部含有高精度板载时钟源，通过低抖动和等长设计提供高精度内部时钟源；搭载有CLK in/out接口，TRIGGER触发器接口；
CLK in/out接口接外置参考时钟输入源，外置参考时钟输入源提供给定时触发时钟更高精度的定时时钟源；
外置PFI接口，用于接收外部触发信号，通过其内置等长触发路由TRIGGER触发器接口经X4 PCIE转XMC总线为XMC功能板卡提供给定时触发时钟高精度触发功能；
内置TCLK机制，结合定时触发时钟的时钟路由总线和触发路由总线为高精度应用的不同功能模块提供高精度定时功能；
DMA控制器，控制XMC与XMC之间的高速“点对点”数据传输功能，在不同的XMC功能模块间可以不通过嵌入式计算机的输入下自动实现高速率点对点数据通信和传输。高速背板支持的外设备接口类型如图5所示。
COMe主控制器与XMC背板之间的连接采用Type6模块系列接口，其支持的总线接口如图6所示。
高速互联的XMC背板核心实现以下功能，分别是连通COMe主控制器与各控制器外设；通过X4 PCI-Express转XMC接口；具有高精度定时同步功能；实现XMC与XMC之间的高速“点对点”数据传输功能。
如图2，COMe控制器至XMC功能模块扩展连接；
COMe控制器，包括COMe A-B连接器与COMe C-D连接器；
COMe C-D连接器引出的PCIE GEN3信号通过PCIe Switch芯片扩展到XMC模块。
如图3，COMe控制器至外设扩展。
Type6模块支持4个SATA Port从COMe A-B连接器引出的SATA信号直接连接到mSATA连接器；Type6模块支持1个RJ45，直接从COMe A-B连接器引出LAN信号接到RJ45；Type6模块支持1个VGA，直接从COMe A-B连接器引出VGA信号接到VGA接口；Type6模块支持8个USB2.0 Port，直接从COMe A-B连接器引出4组USB2.0信号到USB2.0接口，中间经过CMC以及ESD防护器件；Type6的模块支持4个USB3.0 Port，直接从COMe C-D连接器引出2组USB3.0信号到USB3.0接口，为了兼容USB2.0，从COMeA-B连接器引出两组USB2.0信号接到这两个USB3.0接口；从COMe A-B连接器引出LPC信号，通过一颗super IO芯片转成串口信号，再连接到串口接口。
如图4与图7，定时与触发机制是设备互联中最重要的机制，也是高速XMC背板设计中最为关键的功能单元，XMC背板的定时与触发单元分对内和对外两部分功能：
对外，定时与触发单元接收外部参考时钟、10MHz、100MHz同步时钟、触发输入信号，以实现与外部设备间的同步，同时，对外输出参考时钟、10MHz同步时钟、100MHz同步时钟、触发输出信号以供第三方设备使用，无论是输入功能还是输出功能都是为了在兼顾通用性的基础上与第三方设备实现高精度的定时与同步功能。
对内，定时与触发单元通过COME主控制器的配置为各功能板卡提供灵活可用的时钟源和同步触发信号，定时与触发单元与各功能板卡间的定时与触发总线采用星形结构进行互联，在不需要与外部设备互联而构成独立系统时，定时与触发单元为各功能设备提供专用的时钟及触发信号，在需要更高精度时钟时，通过接入外部高精度时钟信号为各功能设备提供高精度的时钟参考和时钟源。图4为高速背板定时与触发单元互联拓扑。系统外部可见的定时与触发信号如图7所示。
参考时钟输入模块Ref IN输出端电连接有信号调理模块；信号调理模块将调理后的时钟信号存储到输入缓存模块，并等待PD时间管理模块向定时与触发单元发送；
COME主控制器作为配置中心，包括PD时间管理模块以及分频器；
PD时间管理模块，调度与管理100MHzTCVCXO有源晶体振荡电路向Clock Buffer前置时钟缓冲器的输入；
OCXO恒温晶体振荡器，输出端与Clock Buffer前置时钟缓冲器输入端通讯连接；
Clock Buffer前置时钟缓冲器，实现输入时间同步；其输出端分别与分频器的输入端、第二DFFD触发器的C端、第三DFFD触发器的C端通讯连接；
分频器，将不同频率的时钟信号区分开来,并分别给于放大，放大信号分别反馈到PD时间管理模块，同时输出10MHz给第一DFFD触发器的D端、以及第二DFFD触发器的D端；
第一DFFD触发器的Q端触发Clock Buffer第一时钟缓冲器，Clock Buffer第一时钟缓冲器分别输出XMC-10M+/-到对应的外接插槽或主板上以及输出Ref 100M OUT 100MHz参考时钟信号；
第二DFFD触发器的Q端触发Clock Buffer第二时钟缓冲器，Clock Buffer第二时钟缓冲器分别输出PXI-10M信号到对应的外接插槽或主板上；
触发输出信号通过SYNC100模块输出LVDS(Low-Voltage DifferentialSignaling)低电压差分信号到第三DFFD触发器的D端，第三DFFD触发器的Q端触发ClockBuffer第三时钟缓冲器，Clock Buffer第三时钟缓冲器输出PXI-SYNC100+/-×4到对应的插槽中；
Clock Buffer前置时钟缓冲器输出PXIE-100M+/-×5到对应的外接插槽或主板上。

Claims (4)

1.一种皮秒级高精度定时同步高速互联背板，提供嵌入式计算机与外设功能模块间的告诉互联互通和定时触发功能；其特征在于：其包括XMC背板、基于XMC标准的PCI-E Switch芯片与定时触发时钟以及COMe主控制器；
XMC背板采用XMC标准的主板为载体，其上有定时触发总线，并在XMC背板上有10MHz、100MHz和软件定义频率的参考时钟系统和/或星形触发总线系统；
PCIE Switch芯片，搭载有PCI Express通道以及X4接口，X4接口采用X4PCIe标准并转换至XMC接口；
PCI Express通道连接COMe主控制器的COMe载板，COMe载板连接COM Express模块，并为COM Express模块支持的总线提供外部接口；
XMC背板上的XMC接口配置支持XMC标准的功能板卡；
定时触发时钟，内部含有高精度板载时钟源，通过低抖动和等长设计提供高精度内部时钟源；定时触发时钟，搭载有CLK in/out接口，TRIGGER触发器接口；CLK in/out接口接外置参考时钟输入源，外置参考时钟输入源提供给定时触发时钟更高精度的定时时钟源；外置PFI接口，用于接收外部触发信号，通过其内置等长触发路由TRIGGER触发器接口经X4PCIe转XMC总线为XMC功能板卡提供给定时触发时钟高精度触发功能；内置TCLK机制，结合定时触发时钟的时钟路由总线和触发路由总线为高精度应用的不同功能模块提供高精度定时功能；
COMe主控制器与XMC背板之间的连接采用Type6模块系列接口；
COMe控制器，包括COMe A-B连接器与COMe C-D连接器；
COMe C-D连接器引出的PCIE信号通过PCIe Switch芯片扩展到XMC模块；
Type6模块支持SATA Port从COMe A-B连接器引出的SATA信号直接连接到mSATA连接器；Type6模块支持RJ45，直接从COMe A-B连接器引出LAN信号接到RJ45；Type6模块支持VGA，直接从COMe A-B连接器引出VGA信号接到VGA接口；Type6模块支持USB2.0 Port，直接从COMe A-B连接器引出USB2.0信号到USB2.0接口，中间经过CMC以及ESD防护器件；Type6的模块支持USB3.0 Port，直接从COMe C-D连接器引出USB3.0信号到USB3.0接口，从COMeA-B连接器引出USB2.0信号接到USB3.0接口；从COMe A-B连接器引出LPC信号，通过一颗superIO芯片转成串口信号，再连接到串口接口。
2.根据权利要求1所述的皮秒级高精度定时同步高速互联背板，其特征在于:XMC背板的定时与触发单元分对内和对外两部分：
对外，定时与触发单元接收外部参考时钟、10MHz、100MHz同步时钟、触发输入信号，以实现与外部设备间的同步，同时，对外输出参考时钟、10MHz同步时钟、100MHz同步时钟、触发输出信号以供第三方设备使用，无论是输入功能还是输出功能都是为了在兼顾通用性的基础上与第三方设备实现高精度的定时与同步功能；
对内，定时与触发单元通过COME主控制器的配置为各功能板卡提供灵活可用的时钟源和同步触发信号，定时与触发单元与各功能板卡间的定时与触发总线采用星形结构进行互联，在不需要与外部设备互联而构成独立系统时，定时与触发单元为各功能设备提供专用的时钟及触发信号，在需要更高精度时钟时，通过接入外部高精度时钟信号为各功能设备提供高精度的时钟参考和时钟源；
参考时钟输入模块RefIN输出端电连接有信号调理模块；信号调理模块将调理后的时钟信号存储到输入缓存模块，并等待PD时间管理模块向定时与触发单元发送；
COME主控制器作为配置中心，包括PD时间管理模块以及分频器；
PD时间管理模块，调度与管理100MHzTCVCXO有源晶体振荡电路向ClockBuffer前置时钟缓冲器的输入；
OCXO恒温晶体振荡器，输出端与Clock Buffer前置时钟缓冲器输入端通讯连接；
Clock Buffer前置时钟缓冲器，实现输入时间同步；其输出端分别与分频器的输入端、第二DFFD触发器的C端、第三DFFD触发器的C端通讯连接；
分频器，将不同频率的时钟信号区分开来,并分别给于放大，放大信号分别反馈到PD时间管理模块，同时输出10MHz给第一DFFD触发器的D端、以及第二DFFD触发器的D端；
第一DFFD触发器的Q端触发Clock Buffer第一时钟缓冲器，Clock Buffer第一时钟缓冲器分别输出XMC-10M+/-到对应的外接插槽或主板上以及输出Ref 100M OUT 100MHz参考时钟信号；
第二DFFD触发器的Q端触发Clock Buffer第二时钟缓冲器，Clock Buffer第二时钟缓冲器分别输出PXI-10M信号到对应的外接插槽或主板上；
触发输出信号通过SYNC100模块输出LVDS(Low-Voltage Differential Signaling)低电压差分信号到第三DFFD触发器的D端，第三DFFD触发器的Q端触发Clock Buffer第三时钟缓冲器，Clock Buffer第三时钟缓冲器输出PXI-SYNC100+/-到对应的插槽中；
Clock Buffer前置时钟缓冲器输出PXIE-100M+/-×5到对应的外接插槽或主板上。
3.根据权利要求2所述的皮秒级高精度定时同步高速互联背板，其特征在于:在XMC背板上搭载有DMA控制器，其用于支持XMC标准的功能板卡至主控嵌入式计算机的DMA数据传输，为外设功能模块提供高精度时钟源、同步总线和/或配置通道；连通COME主控制器与各控制器外设、控制X4 PCIe转XMC接口，控制高精度定时同步功能；
DMA控制器，控制XMC与XMC之间的点对点数据传输功能，在不同的XMC功能模块间不通过嵌入式计算机的输入下自动实现高速率点对点数据通信和传输。
4.根据权利要求3所述的皮秒级高精度定时同步高速互联背板，其特征在于:XMC接口采用VITA 42标准定义；X4接口的最高传输带宽4GB/s/通道；
COMe载板的外部接口类型包括PCIE、SATA、USB、VGA以及RJ45。
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* Cited by examiner, † Cited by third party
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CN112306944B (zh) * 2020-11-06 2022-06-24 苏州浪潮智能科技有限公司 一种服务器整机降低电磁辐射的控制方法、装置及程序
CN113986795B (zh) * 2021-12-23 2022-04-22 苏州浪潮智能科技有限公司 一种支持pcie时钟的时钟架构、方法及介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009033342A1 (fr) * 2007-09-14 2009-03-19 Zte Corporation Procédé et système de synchronisation d'horloge pour l'architecture de calcul de télécommunication avancée
CN102279830A (zh) * 2011-08-01 2011-12-14 北京航空航天大学 基于cpci总线的多功能数据采集模块
CN208477509U (zh) * 2018-02-07 2019-02-05 北京国电高科科技有限公司 一种通用信号处理平台

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009033342A1 (fr) * 2007-09-14 2009-03-19 Zte Corporation Procédé et système de synchronisation d'horloge pour l'architecture de calcul de télécommunication avancée
CN102279830A (zh) * 2011-08-01 2011-12-14 北京航空航天大学 基于cpci总线的多功能数据采集模块
CN208477509U (zh) * 2018-02-07 2019-02-05 北京国电高科科技有限公司 一种通用信号处理平台

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