CN1856712A - 用于优化电子电路的测试和配置吞吐量的系统和方法 - Google Patents

用于优化电子电路的测试和配置吞吐量的系统和方法 Download PDF

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Abstract

一种用于使在电子电路和系统的制造过程中的测试和配置的吞吐量最大化的系统和方法。该系统采用具有灵活的并行测试结构的测试器(302)，所述灵活的并行测试结构具有可以容纳所选数量的在测单元或UUT(304.1、304.2、304.n)的可扩展资源。可将并行测试结构配置成接受UUT的分组或分区，由此使得系统能够获得最优或最大可实现的UUT的测试和配置的吞吐量。该系统通过计算出将要进行并行测试/配置的UUT的期望数量N来确定最优或最大可实现的吞吐量。并行测试或配置该期望数量的UUT允许使处理时间与测试和配置时间平衡，由此获得最大可实现的吞吐量。

Description

用于优化电子电路的测试和配置吞吐量的系统和方法
相关申请的交叉参考
本申请要求于2003年7月23日提交的名称为“用于优化电子电路的测试和配置吞吐量(configuration throughput)的系统和方法”的美国临时专利申请No.60/489,312的优先权。
关于联邦政府赞助的研究或开发的陈述
发明背景
本申请通常涉及电子电路和系统的制造，尤其涉及实现电子电路(例如，集成电路(IC))、印制电路板(PCB)、以及电子分组件和系统的测试和配置吞吐量的提高的系统和方法。本公开的系统和方法采用利用平行测试结构的测试器资源(例如计算机和控制器)。此外，所公开的系统和方法用于计算将要并行测试和/或配置的单元(例如，IC或PCB)的最佳数量，由此允许制造商获得最大的测试和配置吞吐量以及最大限度地利用测试器资源。
近些年来，测试和配置电子电路和系统的成本显著增加。促成较高的测试和配置成本的一个因素是对诸如FLASH的可编程存储器以及诸如复杂可编程逻辑器件(CPLD)和场可编程门阵列(FPGA)的可编程逻辑器件的使用的增加。另一个起作用的因素是这些可编程器件的尺寸和复杂性的增高。这些因素导致通常在制造期间被编程到IC、PCB、和电子系统中的配置数据的数量增加。结果，增加了对这种配置数据进行编程所需要的时间，由此增加了制造和终端产品的成本，这通常会被转嫁到消费者身上。
促成较高的产品成本的又一个因素是制造测试次数的持续增加。通常在制造和组装后测试电子产品以确保没有将缺陷引入到制造工艺中。由于这些电子产品不断地提供更多的特色、更高的性能和减小的尺寸，所以用于制造这些产品的IC和PCB已经变得更加复杂且更加高度集成。这导致测试数据量的增加和生产测试次数的增加，这进一步增加制造和终端产品的成本。
IC、PCB以及电子分组件和系统的测试和配置通常为自动的以有助于生产制造。这种自动化操作以自动测试设备(ATE)和用于在测单元(UUT)的自动处理装置(handler)的形式加速生产并减少劳动成本。例如，诸如封装IC和PCB的UUT可以在制造工艺期间采用ATE和自动处理装置。每一个ATE通常采用将UUT自动装载到ATE上的测试夹具中的专用处理装置，所述ATE然后对UUT进行测试和/或配置。在测试和配置UUT之后，自动处理装置将UUT从ATE中卸载下来，并将新的UUT装载到ATE的测试夹具中，用于随后的测试和配置。通常被成为测试单元的处理装置-测试器对继续装载、测试/配置、以及卸载UUT的这一过程。处理装置操作UUT进行测试/配置所需要的时间，即用于装载和卸载UUT所需要的时间通常被称之为“分步进给时间(index time)”。
自动处理装置从已经通过测试的UUT中拣选出测试不合格的UUT所需的时间被称为“拣选时间”。拣选过程通常仅涉及对不合格的UUT做标记。例如，在晶片测试期间，可以用墨点来对不合格的管芯做标记。在其他的拣选技术中，测试单元可以“绘制”出合格/不合格的结果，并将该绘图记录到计算机上，用于随后的脱机拣选。相应地，与分步进给(index)、测试、或配置时间相比，拣选时间通常是不显著的，因为它容易被掩盖(mask)从而生产线的吞吐量和测试器的利用不会受到拣选方法的不当影响。
即使采用自动处理装置和测试器，制造商通常采用额外的技术来提高包括成组测试和配置以及其中并行测试和配置多个UUT的多位(multi-site)测试的测试和配置吞吐量。这样，可以以与单个单元相同的时间量来测试和配置多个UUT，由此减小有效的每个单元的测试/配置时间。这些技术可以提高吞吐量，特别是当分步进给时间远远短于每个单位的测试和配置时间时。然而，即使当采用大规模并行测试技术时，仅增加被并行测试和配置的UUT的数量不总是足以达到期望的吞吐量水平。此外，并行测试不总是导致最高可实现的吞吐量水平。而且，常规的并行测试技术就成本来说通常是不容许的。
虽然可以使用常规的测试器用于成组的和多位的测试和配置，但是这些测试器通常在能够并行测试和配置的单元数量方面受到限制。这种限制是在测试器结构中所固有的，这取决于单独的测试器通道以及与提供多位测试所需的并行性的这些通道有关的图形存储器(pattern memory)。由于通道和存储器受这些测试器结构中的数量和容量的限制，所以限制了能够被同时测试和配置的单元的数量。取决于UUT的要求和测试器的限制，常规的测试器通常仅能够并行测试2到1024个单元。同样地，常规的测试器结构对于并行测试来说不是可容易升级的，且因此它们的成本通常随着对并行性和测试器资源的需求的增加而上升得非常高。
图1a示出配置成执行成组测试和配置的常规ATE或个人计算机(PC)系统100a。如图1a所示，有4个连接到单个ATE或个人计算机(PC)102的UUT 106.1-106.4。UUT 106.1-106.4中的每一个为相同类型，即它们相对于它们的设计和预期的功能性为相同电路(IC或PCB)，并且每个UUT 106.1-106.4具有相同数量的输入和输出。在成组配置中，UUT输入IN0、IN1、IN2和IN3中的每一个进行总线传输并源于ATE或PC 102。因此ATE或PC系统100a提供与IN0、IN1、IN2和IN3输入相对应的输出，其连接到相应的UUT 106.1-106.4的输入IN0、IN1、IN2和IN3。因此ATE或PC 102同时为四个UUT106.1-106.4中的每一个提供输入数据使得所有UUT接收相同的测试数据作为输入。用于UUT 106.1-106.4的输入的这种总线传输结构提供了需要较少的测试器通道来控制UUT的输入的优点。然而，存在的缺点是单个的UUT不能接收与其他UUT 106.1-106.4不同的测试数据。例如，如果需要将唯一的序列号编程到UUT 106.1-106.4中的每一个中，则采用图1a的成组测试配置是不可能实现的。
为了允许UUT 106.1-106.4中的一个接收与其他UUT 106.1-106.4不同的测试数据，每个UUT的单个输入通常必须由分离的测试器通道来控制，如在图1b的多位测试配置中所示。然而，由于PCB和IC可以具有成百甚至上千的输入和输出，所以即使对于较少量的UUT，输入/输出的数量会迅速地超出可利用的测试器通道的数量。当利用图1a-1b的上述方法中的任何一个时，另一个考虑是：由于测试器的管脚电子组件的驱动限制使得ATE或PC 102仅能够驱动有限数量的负载(即UUT)。同样，图1a-1b的成组测试和多位测试配置不是可容易扩展的，因此通常的情况是采用这些测试器配置仅能并行测试和配置较少、有限数量的UUT。
图1a-1b还分别示出从UUT 106.1-106.4的输出到用于成组测试和多位测试的ATE或PC 102的连接。如图1a-1b所示，UUT的输出并不是进行总线传输，而是单独地连接到ATE或PC 102的单个测试器通道。不能将多个输出连接在一起，因为连接应该使输出驱动相反的逻辑值。另外，将每一个输出单独地连回到ATE或PC 102能够使测试器在测试或配置期间检测每一个UUT的响应，并确定哪一个UUT 106.1-106.4已经通过了或没通过测试/配置。因此需要用于每一个UUT的每一输出的回到ATE或PC 102的专用输出线。在图1a-1b的测试器中，每一个UUT具有一个输出，并且有四个UUT。因此在ATE或PC 102上使用四个测试器通道。结果，对于常规的成组测试和多位测试配置，从UUT连回到ATE或PC的输出信号的数量可以非常大，这取决于UUT的数量和每个UUT的输出数量。例如，假定八个UUT，每一个具有200个输出，则在ATE或PC 102上需要1600个分离的测试器通道来执行成组或多位测试。
应该注意的是，通过将单个ATE上的多个测试头(通常不超过4个测试头)配置成异步操作，诸如图1a-1b所示的那些测试配置的测试配置也是可能的。然而，这是一种昂贵的扩展测试器的方法，并且仍存在对针对特殊UUT类型可以进行配置的并行位数量的限制。
虽然存在可以配置和执行成组和多位测试的可选方法，但是这些可选方法在可以同时进行测试和配置的UUT的数量方面存在限制。这主要是由于考虑到将UUT输入和输出连接到ATE或PC。这种限制通常在ATE结构和所采用的方法中是固有的。此外，可以利用常规ATE进行同时测试的UUT的数量通常在数量上是较小的。因此，采用这些常规的方法，可以进行并行处理、测试和配置的UUT的数量通常由ATE或PC系统的限制来支配，而非对测试和配置吞吐量的需求。
图2示出另一种常规的并行测试系统200，其采用诸如计算机网络210(例如以太网)的分布式网络来经由测试器212.1-212.5的控制台工作站将大量ATE一起联网。如图2所示，网络上的计算机202用于提供集中式测试监控器/监视器。该设置为并行测试和配置环境提供多个/独立的测试器资源(ATE)和可扩展的带宽，其中独立的测试器资源彼此异步操作。然而，利用图2的方法的扩展成本会很高，因为它通常需要添加一个或多个ATE和ATE控制台。
另一个考虑涉及所采用的处理(handling)技术，以及当与并行测试结合时，它们会如何影响吞吐量。例如，对于多位测试，通常将多个UUT作为一组来并行处理，这与依次处理每一个UUT相反。对于并行处理的多个UUT，有效地减小了每个单元的处理时间。虽然用于同时(即并行或作为一组)处理多个UUT的组合处理时间通常比依次处理单个UUT的时间长，但是仍然减小了每个UUT的有效分步进给时间。结果，当测试时间远远大于分步进给时间时，将多个UUT作为一组来处理基本上掩盖了一些分步进给时间。例如，在晶片测试期间，可以同时分步进给多个管芯。在这种情况下，处理装置探测晶片上的多个管芯并且ATE同时对这些多个位置进行测试，由此减小由每次处理和测试一个管芯而另外引起的每单元的分步进给时间和每单元的测试时间。还可以采用用于收集(rack)PCB从而可以同时处理多个板的技术。
又一种常规处理技术涉及处理一个UUT同时测试另一个UUT。该方法已经用于PCB测试并且通常被称为“双井(dual well)”测试，通常采用“左”和“右”井，因为将测试夹具设计成具有用于接收一个PCB、即“PCB左”同时对另一PCB、即“PCB右”进行测试的两个井。当“PCB右”完成其测试时，针对“PCB左”的测试自动开始，并且移走已测试的“PCB右”并将新的PCB插入到“右”井中。然而，该方法不采用并行测试，并且通常不提供最优化的吞吐量水平。双井测试通过减小用于移走已测试的PCB和插入另一PCB的处理时间仅影响总吞吐量。总时间并未减小。有时将双井夹具设计成当PCB所需要的测试通道超过ATE测试通道资源的一半时将井用导线连接到一起。在这种情况下，在ATE与夹具井之间存在“共用”导线。这种设置可能带来测试环境中的信号完整性的问题，特别是当测试PCB上的高速信号时。
因此，上述用于提供IC、PCB、以及电子分组件和系统的测试和/或配置的常规技术通常不能够提供最优或最高的可实现的吞吐量水平。虽然这是至少部分由于ATE或PC系统的限制，但还是主要由于简单地增加进行并行测试和配置的UUT的数量会导致吞吐量增加的错误想法。采用常规方法，不能在测试单元中完全掩盖测试/配置时间和/或处理时间，并且因此减小吞吐量。采用单个测试器资源，在调整处理或确定可以进行并行测试和配置的UUT的数量方面几乎不存在灵活性。这是因为吞吐量通常由ATE的成本和资源限制，例如，与需要进行配置和测试的每一管芯的管脚数量相比，可用测试器通道的数量，来支配。当考虑到结合多个测试单元时，增加测试器-处理装置对的数量可以取得更高的总吞吐量。然而考虑到将这种昂贵的固定设备加入到生产线所造成的成本该方法将是非常昂贵的。
因此，期望有一种改进的、低成本的测试和配置电子电路和系统的系统和方法，可以采用该系统和方法获得最优或最大可实现的IC、PCB、以及任何其他适合的电子分组件或系统的测试和配置的吞吐量，同时避免上述常规方法的缺点。
发明内容
根据本发明，提供一种用于使电子电路和系统的制造过程中的测试和配置的吞吐量最大化的系统和方法。本公开的系统和方法采用具有灵活的并行测试结构的测试器，所述灵活的并行测试结构具有可以容纳所选数量的在测单元(UUT)的可扩展资源。可将并行测试结构配置成接受UUT的分组(separate bank)或分区(partition)，由此使得系统能够获得最优或最大可实现的UUT的测试和配置的吞吐量。本公开的系统和方法通过计算出将要进行并行测试/配置的UUT的期望数量N来确定最优或最大可实现的吞吐量。并行测试或配置该期望数量的UUT允许使处理时间与测试和配置时间平衡，由此获得最大可实现的吞吐量。
在一个实施例中，该系统包括单个测试单元和处理资源，用于测试和/或配置在第一测试器部分上的第一组(plurality)N个UUT，同时处理第二测试器部分上的第二组N个UUT。单个测试单元包括具有并行测试结构的单个测试器。因为单个测试器带来最小量的空闲时间，所以本公开的系统实现测试器的最大限度的利用。
在另一实施例中，该系统包括：包含第一测试总线的第一子系统；以及耦合到第一总线并且可耦合到多个第一电子电路的多个第一可寻址测试控制器。第一电路分别经由第一可寻址控制器来可通信地可耦合到第一总线。该系统还包括包含第二测试总线的第二子系统以及耦合到第二总线并且可耦合到多个第二电子电路的多个第二可寻址测试控制器。第二电路分别经由第二可寻址控制器来可通信地可耦合到第二总线。而且，该系统包括电子电路处理设备，用于将第一和第二电路分别装载到相应于第一和第二子系统的第一和第二多个测试夹具中，并且用于从第一和第二多个测试夹具中卸载第一和第二电路。另外，该系统包括分别通过第一和第二总线耦合到第一和第二子系统的测试控制器。测试控制器用于分别经由第一和第二子系统将输入数据提供给第一和第二电路，并且分别经由第一和第二子系统从第一和第二电路接收输出数据，用以测试或配置电子电路。该测试控制器还用于在处理设备卸载和装载与第一和第二子系统中的一个相应的电路的同时测试或配置与第一和第二子系统中的另一个相应的电路。测试或配置电路所需的时间基本上等于卸载和装载电路所需的时间。
通过以下对本发明进行的详细说明，本发明的其他特征、功能和方案将变得显而易见。
附图简述
参考结合附图对本发明进行的以下详细说明来更加全面地理解本发明，其中：
图1a是常规的成组测试配置的方框图；
图1b是常规的多位测试配置的方框图；
图2是常规的基于网络的分布式测试环境的方框图；
图3是并行测试结构的方框图；
图4是图3的并行测试结构的可选实施例的方框图；
图5是根据本发明的用于使电子电路和系统的制造过程中的测试和配置的吞吐量最大化的系统的方框图，其中该系统具有并行测试结构；
图6a是由图5的系统所执行的并行测试序列的第一典型等时线(timeline)；
图6b是由图5的系统所执行的并行测试序列的第二典型等时线；
图7是示出图5的系统的吞吐量的第一曲线图；
图8是示出图5的系统的吞吐量以及测试和处理时间的第二曲线图；
图9是示出图5的系统的吞吐量的第三曲线图；以及
图10是示出图5的系统的吞吐量的第四曲线图。
本发明的详细说明
将于2003年7月23日提交的名称为“用于优化电子电路的测试和配置的吞吐量的系统和方法”的美国临时专利申请No.60/489,312并入本文作为参考。
公开一种用于使电子电路和系统的制造过程中的测试和配置的吞吐量最大化的系统和方法。本公开的系统包括：具有并行测试结构的单个测试单元；以及处理资源，用于同时测试和/或配置多个IC、PCB、电子分组件或系统(在测单元，UUT)。下面说明在本公开的系统中采用的并行测试结构的示例性实施例，随后说明使处理时间与测试和配置时间平衡以获得最大可实现的制造吞吐量的方法。
并行测试结构
图3示出在用于使测试和配置吞吐量最大化的本公开的系统中所采用的并行测试结构(PTA)300的示例性实施例，在本文中将测试和配置吞吐量定义为每单位时间完成测试和配置的UUT的数量。如图3所示，PTA 300包括连接到并行测试总线(PTB)308的测试控制器302。例如，PTA 300可以包括在于2002年4月9日提交的名称为“用于优化电子电路的并行测试和访问的方法和设备”的共同未决的美国专利申请NO.10/119,060中所描述的并行测试结构，将该专利申请并入本文作为参考。例如，测试控制器302可以包括诸如基于PC的扫描控制器的外围测试设备。将测试控制器302配置成通过PTB308进行通信。将PTA 300配置成通过PTB 308经由多个可寻址PTB控制器电路304.1-304.n中的一个可访问UUT 306.1-306.n中的每一个。在本公开的实施例中，PTA 300包括通过PTB 308可访问的n个UUT 306.1-306.n，其中可以并行测试和/或配置任意适当数量的相同UUT。另外，可以单独寻址和访问UUT 306.1-306.n中的任何一个。在优选实施例中，在可以安装在承载PTB信号的底板中的分离PCB上实施PTB控制器304.1-304.n。例如，用于在PTB控制器304.1-304.n中的每一个与耦合到其的UUT之间进行本地通信的协议可以是标准的IEEE 1149.1协议或任何其他适当的协议。
图4示出在本公开的系统中所采用的并行测试结构的可选实施例400。具体地讲，PTA 400包括并行测试结构的桥接(bridged)PTB结构。如图4所示，PTA 400包括n个连接的PTB 408.1-408.n，其中每一个PTB 408.1-408.n连接到多个PTB控制器404.1-404.n中的相应一个。因此PTA 400可以通过利用PTB桥接电路例如PTB桥接电路410.1-410.n连接相邻的PTB来容纳所选数量的UUT 406.1-406.n。因此，通过利用可寻址PTB控制器和用于每一个UUT的PTB桥接器，可以容易地扩展PTA 400。PTA 400不受固定数量的UUT的限制。应该注意的是，可以将PTB控制器和用于每一个UUT或用于多个UUT的PTB桥接器合并到单个IC或PCB中以促进PTA 400的扩展。
并行测试系统
图5示出根据本发明的并行测试系统500的示例性实施例。将系统500配置成允许对多个UUT 506.1-506.n、507.1-507.n进行并行测试、调试和配置。可以扩展系统500同时确保UUT 506.1-506.n、507.1-507.n的测试和配置吞吐量处于最大的可实现水平。
在所示的实施例中，并行测试系统500包括分别包含两个并行测试总线(PTB)508A-508B的两个分区514A-514B。如图5所示，通过适当的电子电路处理设备例如UUT处理装置516A-516B将UUT506.1-506.n、507.1-507.n装载到各个测试夹具中或从各个测试夹具中将其卸载。将UUT 506.1-506.n经由各个可寻址PTB控制器电路504.1-504.n连接到并行测试总线508A。同样，将UUT 507.1-507.n经由各个可寻址PTB控制器电路505.1-505.n连接到并行测试总线508B。在上述参考的名称为“用于优化电子电路的并行测试和访问的方法和设备”的美国专利申请中描述了可寻址PTB控制器电路504.1-504.n、505.1-505.n。应该注意的是，为了测试、配置和/或调试的目的，可以经由各个分区514A、514B并行访问任意适当数量的UUT 506.1-506.n、507.1-507.n。或者，可以单独访问UUT 506.1-506.n、507.1-507.n。
在本公开的实施例中，测试控制器502提供用于分区514A-514B的PTB协议。例如，测试控制器502可以包括任何适当的串行测试控制器，例如IEEE 1149.1测试控制器；任何适当的设计成与并行管脚电子部件一起使用的测试控制器；或者任何其它适当的测试控制器。通过测试控制器502在已分区的测试总线508A-508B之间进行切换或者通过利用组地址以建立分区来实现这种分区。应该理解的是，本公开的系统500包括包含1149.1控制器502和计算机501的单一测试器资源，可以包括任何适当类型的自动测试设备(ATE)，例如电路内测试器(ICT)或基于个人计算机(PC)的边界扫描工具。该单一测试器资源控制分别包含在分区514A-514B中的测试总线508A-508B。
通过在分区514A-514B之间进行交替，来执行本公开的使处理时间与测试和配置时间平衡以获得最大可实现的制造吞吐量的方法。该方法如下：在第一数量的UUT(例如，UUT 506.1-506.n)在分区514A上处于进行并行测试和配置的过程中的同时，在另一分区514B上同时处理(例如，卸载先前测试的UUT和装载新的UUT)第二数量的UUT(例如，UUT 507.1-507.n)。当进行处理的UUT 507.1-507.n的数量与用于测试和配置UUT 506.1-506.n的时间平衡时，系统500提供UUT 506.1-506.n、507.1-507.n的测试/配置的最优吞吐量。实际上，系统500采用单一处理流和单一测试/配置流，其中UUT的装载和卸载不同时发生(或重叠)并且不需要独立的测试器资源。
图6a示出用于本公开的并行测试方法的典型配置、测试和处理序列。在图6a中，使用以下符号：N＝并行测试和配置的UUT的数量，TCT＝总的测试和配置时间，U＝每单元的卸载时间，而L＝每单元的装载时间。图6a的序列从将N个UUT装载到分区514A中并使分区514B为空开始。然后测试和配置分区514A中的N个UUT506.1-506.n(在图6a中，这被示为序列0中的时间TCT)，同时将N个新的UUT 507.1-507.n装载到分区514B中。依次装载分区514B中的这些N个新的UUT 507.1-507.n，如图6a的序列0中的时间L1到LN所示。当分区514A中的UUT 506.1-506.n完成测试和/或配置时，分区514B开始其测试和配置功能。这如图6a的序列1中的TCT所示。与此同时发生的是，卸载在分区514A上完成它们的测试和配置(即，在前一个序列，序列0期间)的UUT 506.1-506.n，并且然后用N个新的UUT装载分区514A。这如序列1中的时间U1-UN和L1-LN所示(参见图6a)。从序列1开始，可以看出该方法的吞吐量为每序列N个UUT。
图6b示出用于三个独立的测试单元单元-A、单元-B和单元-C的配置、测试和处理。这些测试单元单元-A、单元-B和单元-C可以异步操作，如在图2的分布式测试环境中那样，并且还可以执行并行测试。因为现在有三个可以相对于彼此而异步操作的分离的测试器-处理装置对，所以可以在三个单元之间重叠配置、测试和处理步骤。将图6b的测试单元配置和重叠序列与图6a的序列相比，可以看出测试和配置的吞吐量提高大约50％。然而，这一提高是以成本为代价的，因为图6b的序列所需要的三个独立的测试器-处理装置对要比单个并行测试器的成本昂贵得多。另外，通过简单地增加与第一并行测试器异步运行的第二并行测试器，吞吐量会比三个独立的测试单元好大约33％，而增加第三并行测试器将使吞吐量为三个测试单元方法的大约两倍。因此，与常规的ATE系统和方法相比，并行测试系统500(参见图5)提供了成本较少和吞吐量增加的优点。
应该注意的是，在图6a的序列1-M中，可以在测试和配置时间或处理时间之后有间隙。因此，虽然图6a-6b示出在TCT和U1-UN以及L1-LN序列完成时的时刻下的均衡，但是，取决于时间，处理或测试/配置中的一个或另一个可能用去较长的时间来完成。在这些情况下，吞吐量将由耗时较长的序列来支配。换句话说，处理时间或测试/配置时间将决定吞吐量。
本公开的方法的特征是：可以容易地计算出分区514A-514B中的每一个将要处理的UUT的期望数量，从而获得最大可实现的吞吐量。本文中把这一将要进行并行测试和配置的UUT的期望数量称为“N”。如此确定数量N使得在一个分区上处理N个UUT所需的时间与在另一个分区上的其他N个UUT的测试和配置时间相平衡。因此，在PTB的一个分区上处理N个UUT的同时，使用另一个分区来测试和配置N个不同的UUT从而用去大致相等的时间来完成每个分区上的操作。另外，当为最优吞吐量选择N时，测试器的使用处于其最高可实现的水平。可以使用以下方程式来推导出数量N：
        TCT＝N*(U+L)                  (1)
方程式(1)中的测试和配置时间“TCT”表示UUT在测试器上用去的总时间，即，在可以将UUT卸载并用下一组的N个UUT替换之前所需要的总时间。该时间的一部分可以为顺序测试和配置时间，在每一个UUT的基础上且不并行地对其进行使用，并且必须适当地被占用(account for)以计算最优的N。顺序的每一UUT的时间相应于任何非并行的测试或配置操作，所述操作对于每一个独立的UUT是唯一的并且依次应用于所有的UUT。由于这些操作对与每一个独立的UUT是特定的，因此并不在PTB上将它们并行完成，而是一次执行一个UUT。然而，在这些情况下，操作用去预定的时间量，并且因此当计算N时可以被确定性地占用。顺序的每一UUT时间的例子是当在PTB上存在测试不合格的情况时检查每一个PTB控制器的合格/不合格状态所需的时间、以及使用序列号对每一个UUT进行编程所需的时间。
应该注意的是，可以存在其他类型的顺序测试和配置操作，其不用去预定的时间，或不必在每一个UUT的基础上执行(即不在分区中的每一个UUT上执行)。在这些情况下，不能预先确定所需的顺序时间，并且因此不能在UUT的测试和配置之前将其占用。例如，有缺陷的管芯可能需要采用特定的指令和数据顺序以便修复嵌入的存储器电路中的缺陷。另一个例子是存储在并行测试系统中的诊断的故障数据，需要为每一个不合格的UUT来恢复和记录所述诊断的故障数据。这种操作所需的时间通常随着给定组的N个UUT而改变，因为可能需要只在单个UUT上或者仅在少量的UUT上执行所述操作。在本公开的实施例中，这些类型的顺序操作不用于计算最优的N，并且被认为是没有被优化的真正的辅助操作时间(overhead time)。因此，处理必须在其可以继续之前等待这些不确定的、顺序的测试和配置操作的完成。
对于在每一个UUT的基础上进行使用并具有预定时间的顺序测试和配置时间，可以将TCT表示为：
        TCT＝TCP+N*(TS+CS)               (2)
其中
TCP＝并行测试和配置时间
TS＝每单元的顺序测试时间
CS＝每单元的顺序配置时间
因此，可以如下计算N：
        TCP+N*(TS+CS)＝N*(U+L)
        N＝TCP/(U+L-TS-CS)               (3)
给定方程式(3)，取决于测试和配置过程的哪一部分，即处理时间、总测试和配置时间、或顺序测试和配置时间，在方程式中占优势，N落在四个范围中的一个范围中。应该注意的是，由于UUT没有“分成几部分”，所以方程式(3)的右侧上的表达式的值向上取整到最近的整数以获得N(这在数学中通常被称为CEIL，或者向上取整(ceiling))。可以将N的四个范围进行如下分类：
1.0＜N≤1(即，出于实际目的，N＝1)。在该第一范围内，不必对多个UUT进行并行测试和配置以获得最大可实现的吞吐量。然而，利用具有N＝1的本公开的系统和方法(即，图5中的单个UUT，或者n＝1)仍然是有益的。这是因为：在这种情况下，处理时间占优势，并且因此将将利用交替方法和N＝1来掩盖测试和配置时间(因为总的U+L≥TCT)。因此，利用本文公开的具有N＝1的系统和方法提供最优的吞吐量。
2.N＞1。在该第二范围内，存在将提供最大可实现的吞吐量和最大限度的测试器使用的最小值N。在这种情况下，将要进行并行测试和配置的UUT的数量为两个或两个以上(即，图5中的n≥2)，并因此使用并行测试和配置。如在上述的第一范围内那样，处理时间将大于或等于针对给定N值的总测试和配置时间(总的U+L≥TCT)，并且因此在使用并公开的方法时其对于吞吐量来说起支配作用。
3.N＝∞。当N为无穷大时，处理时间(U+L)等于顺序测试和配置时间(TS+CS)。在这种情况下，给出最优吞吐量的N值非常大。这可能使得取得最优的吞吐量和测试器使用不切实际。增加N会继续提高吞吐量，并且随着N变得非常大，吞吐量接近最优的1/(U+L)，并且测试器使用接近100％。
4.N＜0(即，N为负)。在该范围内，测试时间，具体地讲，顺序测试和配置时间(TS+CS)大于处理时间(U+L)。因为不可能具有负数量的UUT，所以这种情况与N为无穷大的情况相似，其中N值必须非常大以接近最优吞吐量。当N为负时，顺序测试和配置时间对于吞吐量来说起支配作用，并利用本公开的方法来掩盖处理时间。因此，随着N增加，吞吐量接近1/(TS+CS)。
参考以下示例性例子，将更好地理解本文中所公开的实施例。图7-10所示的四个曲线图示出与如上所述的四个N的范围相应的典型测试、配置和处理时间。这些曲线图可以用于将本公开的并行测试方法与诸如多位测试、成组测试和大规模并行测试方法的常规测试方法进行比较。四个曲线图表明促进常规并行测试和配置方法的测试器在与本公开的方法比较时并不是成本有效的。当利用多位、成组或大规模并行测试器时，仅将N增加到与测试器能处理的值一样大的值，不会导致配置和测试的吞吐量的相应增加。
通过考虑各种并行测试方法可以实现的吞吐量来对它们进行比较。如上所述，本文中将“吞吐量”定义为每单位时间完成测试和配置的UUT的数量。对于本公开的方法，通过确定吞吐量的哪一部分占优势，例如处理时间或者测试/配置时间，来计算吞吐量。当处理占优势时，可以将吞吐量TP表示为：
        TP＝N/(U+L)               (4)
这是对于上述N的第一和第二范围的情况。对于上述N的第三和第四范围，测试和配置时间对于吞吐量来说起支配作用，可以将其表示为：
        TP＝N/TCT                 (5)
利用常规的并行测试方法，通常将吞吐量计算为：
        TP＝N/(TCT+U+L)           (6)
对于图7的例子，处理、测试、和配置时间为TCP＝12s，TS＝7s，CS＝0.9s，U＝10s，以及L＝10s。计算针对这些时间的N得到在上述的第一范围内的值，其中0＜N≤1。为了示出在这种情况下对于N＝1获得的最大可实现的吞吐量，在图7中绘制出针对各种N值的吞吐量。沿着Y轴以UUT/分钟来示出吞吐量的值。将本公开的方法的TP值绘制为“OPM(最优并行方法)TP”线702，而将多位测试器的TP值绘制并标记为“Multi TP”704。如图7所示，以N＝1的值，获得利用本公开的方法的最优吞吐量。应该注意的是，对于本公开的方法增加N不改变吞吐量。这是因为，当使用该方法且0＜N≤1时，测试和配置时间小于处理时间(即，掩盖了测试和配置时间)，并且因此处理时间决定吞吐量。另外，如图7所示，对于常规multi TP 704的方法，吞吐量没有达到由OPM TP 702所提供的最大吞吐量。此外，当利用常规并行方法时，需要大得多的N来达到与本公开的并行测试方法相当的吞吐量。
图8示出示例性的例子，其中N处于上述的第二范围(N＞1)内。用于该曲线图的处理、测试、和配置时间如下：TCP＝50s，TS＝5s，CS＝10s，U＝15s，以及L＝9s。在这种情况下，计算N得出N＝6(即，CEIL(5.5))。为了进一步说明本公开的并行测试方法，图8包括总的处理时间N*(U+L)以及总的测试和配置时间TCT＝TCP+N*(TS+CS)的曲线，将它们分别标记为“处理”804和“测试”802。将这些绘制为以秒为单位的“时间”(沿着Y轴)，并且再次以UUT/分钟来绘制吞吐量的值。在图8中总的处理时间804与总的测试和配置时间802的交叉点处于N的最小值(N＝6)。这是当采用本公开的并行测试方法时出现最优吞吐量的点，如OPM TP 802所述。当利用本公开的方法时增加N使其超过该点，并不增加吞吐量。采用更大的N仍给出最大可实现的吞吐量，但是以减小测试器利用为代价的。采用更大的N还会不必要地增加测试器或处理的成本，因为需要更多的并行测试资源。测试器还会导致更多的空闲时间，因为它需要等待额外处理的完成。因此，当利用本公开的并行测试系统和方法时，可以计算提供最大吞吐量和测试器利用的最小N，允许减小测试器和处理装置的成本。
应该注意的是，对于常规并行测试方法，需要大得多的N并且吞吐量仍达不到由本公开的并行测试方法所提供的最大可实现吞吐量(例如参见multi TP 804)。仅仅当顺序测试和配置时间为零时，常规并行测试方法的吞吐量才接近本公开方法的吞吐量，则仅对于非常大的N。
图9示出示例性的例子，其中N处于上述的第三范围内(N为无限大)。用于该例子的处理、测试、和配置时间为TCP＝15s，TS＝0.5s，CS＝2s，U＝1.25s，以及L＝1.25s。如上所述，需要大的N值来获得最大可实现的吞吐量和测试器利用。在这种情况下总的测试和配置时间TCT＝TCP+N*(TS+CS)对于吞吐量来说起支配作用，并且处理时间被掩盖。发生这种掩盖，是因为对于N的这一范围，处理时间(U+L)等于顺序测试和配置时间(TS+CS)。当这发生时，用于并行测试方法的辅助操作时间刚好是并行测试和配置时间TCP的辅助操作时间。因此，随着N变得非常大，TCP的辅助操作时间在总的测试和配置时间中变得可以忽略，并且吞吐量接近1/(TS+CS)。可以通过OPM TP 902来看出该效果。图9还表明本公开方法利用单一测试资源来实现最优的吞吐量水平。如图9所示，恰好在N到达收益减少点(point ofdiminishing return)时，本公开的并行测试方法的吞吐量仍是常规并行测试方法(例如参见multi TP 904)的两倍。
图10示出示例性的例子，其中N＜0(N为负数)，如对于第四范围所述的那样。用于该例子的处理、测试和配置时间为TCP＝7s，TS＝0s，CS＝0.9s，U＝0.4s，以及L＝0.4s。如上所述，当N落入该负数范围时，其不表示提供最优吞吐量和最大测试器利用的值。当然，这类似于图9的示例性例子，其中增加N使吞吐量持续增加直到极限。如图10所示，OPM TP 1002随着N增加，并且当N变大时接近1/(TS+CS)。另外，与前述例子一样，本公开方法的吞吐量大致是常规并行测试方法(例如参见multi TP 1004)的两倍。
本领域的普通技术人员将进一步意识到，在不脱离本文所公开的发明概念的情况下，可以对上述用于优化电子电路和系统的生产测试和配置的吞吐量的系统和方法进行修改和变化。因此，如由附属权利要求的范围和精神所限定的除外，不应该将本发明视为限制性的。

Claims (6)

1、一种用于测试或可编程配置多个电子电路的系统，包括：
第一子系统，其包括
第一测试总线，和
耦合到所述第一总线并且可耦合到多个第一电子电路的多个第一可寻址测试控制器，所述第一电路分别经由所述第一可寻址控制器可通信地可耦合到第一总线；
第二子系统，其包括
第二测试总线，和
耦合到所述第二总线并且可耦合到多个第二电子电路的多个第二可寻址测试控制器，所述第二电路分别经由所述第二可寻址控制器可通信地可耦合到第二总线；
电子电路处理设备，被配置成分别将所述第一和第二电路装载到与所述第一和第二子系统相对应的第一和第二组的测试夹具中，并且从所述第一和第二组的测试夹具中卸载所述第一和第二电路；以及
测试控制器，分别通过所述第一和第二总线耦合到所述第一和第二子系统，该测试控制器可用于分别经由所述第一和第二子系统将输入数据提供给所述第一和第二电路，并且分别经由所述第一和第二子系统从所述第一和第二电路中接收输出数据，用于测试或配置所述电路，
其中该测试控制器用于测试或配置与所述第一和第二子系统中的一个相对应的电路，同时所述处理设备卸载和装载与所述第一和第二子系统中的另一个相对应的电路，并且
其中测试或配置所述电路所需的时间基本上等于卸载和装载所述电路所需的时间。
2、根据权利要求1所述的系统，其中
N＝第一电路的数量、与第一电路的数量相等的第二电路的数量，
TC＝测试或配置N个电路所需的时间，
U＝卸载每一个电路所需的时间，
L＝装载每一个电路所需的时间，以及
其中N＝对[TC/(U+L)]的向上取整。
3、根据权利要求1所述的系统，其中
N＝第一电路的数量、与第一电路的数量相等的第二电路的数量，
TCP＝执行多达N个电路的并行测试或配置所需的时间，
TS＝执行多达N个电路的顺序测试所需的时间，
CS＝执行多达N个电路的顺序配置所需的时间，
U＝卸载每一个电路所需的时间，
L＝装载每一个电路所需的时间，以及
其中N＝对[TCP/(U+L-TS-CS)]的向上取整。
4、一种用于测试或可编程配置多个电子电路的方法，包括以下步骤：
提供第一子系统，其包括
第一测试总线，和
耦合到所述第一总线并且可耦合到多个第一电子电路的多个第一可寻址测试控制器，所述第一电路分别经由所述第一可寻址控制器可通信地可耦合到所述第一总线；
提供第二子系统，其包括
第二测试总线，和
耦合到所述第二总线并且可耦合到多个第二电子电路的多个第二可寻址测试控制器，所述第二电路分别经由所述第二可寻址控制器可通信地可耦合到所述第二总线；
通过电子电路处理设备，分别从与所述第一和第二子系统相对应的第一和第二组的测试夹具中所选出的那一组中卸载电子电路，并且将电子电路装载到从所述第一和第二组的测试夹具中所选出的那一组中；并且
通过测试控制器，分别经由所述第一和第二子系统将输入数据提供给从第一电路组和第二电路组中所选出的那一组，并且分别经由所述第一和第二子系统选择地接收来自从所述第一电路组和所述第二电路组中所选出的那一组的输出数据，用于测试或配置所述电路，该测试控制器分别通过所述第一和第二总线耦合到所述第一和第二子系统，
其中在与所述第一和第二子系统中的一个相对应的电路上执行所述提供和选择接收的步骤，同时在与所述第一和第二子系统中的另一个相对应的电路上执行所述卸载和装载的步骤，以及
其中测试或配置所述电路所需的时间基本上等于卸载和装载所述电路所需的时间。
5、根据权利要求4所述的方法，其中
N＝第一电路的数量、与第一电路的数量相等的第二电路的数量，
TC＝测试或配置N个电路所需的时间，
U＝卸载每一个电路所需的时间，
L＝装载每一个电路所需的时间，以及
其中N＝对[TC/(U+L)]的向上取整。
6、根据权利要求4所述的方法，其中
N＝第一电路的数量、与第一电路的数量相等的第二电路的数量，
TCP＝执行多达N个电路的并行测试或配置所需的时间，
TS＝执行多达N个电路的顺序测试所需的时间，
CS＝执行多达N个电路的顺序配置所需的时间，
U＝卸载每一个电路所需的时间，
L＝装载每一个电路所需的时间，以及
其中N＝对[TCP/(U+L-TS-CS)]的向上取整。
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