JP2001043696A - 半導体試験装置および方法 - Google Patents
半導体試験装置および方法Info
- Publication number
- JP2001043696A JP2001043696A JP11217386A JP21738699A JP2001043696A JP 2001043696 A JP2001043696 A JP 2001043696A JP 11217386 A JP11217386 A JP 11217386A JP 21738699 A JP21738699 A JP 21738699A JP 2001043696 A JP2001043696 A JP 2001043696A
- Authority
- JP
- Japan
- Prior art keywords
- pins
- block
- tester
- dut
- pin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 被測定デバイス（ＤＵＴ）の信号ピン数がＤ
ＵＴブロックのテスタピン数を上回っている場合でも、
ＤＵＴの同時測定数を向上させ、試験の効率化を図る。 【解決手段】 配線割り振り部７によってＤＵＴブロッ
クＡ、Ｃ、ＤのＩ／ＯピンをＤＵＴ８1、８2、８3のデ
ータ信号ピンに割り当て、ＤＵＴブロックＡ、Ｃ、Ｄに
割り振られなかったＤＵＴ８1、８2、８3のデータ信号
ピンをＤＵＴブロックＢのＩ／Ｏピンに振り分けて配線
する。そしてＤＵＴブロックＡ、Ｃ、ＤのＩ／Ｏピンの
判定結果１３、１８、１９をデータ格納メモリ４に格納
し、ＤＵＴブロックＢのＩ／Ｏピンの判定結果を論理変
数格納メモリ９に格納する。論理回路５において各ＤＵ
ＴブロックのＩ／Ｏピンの判定結果１０、１１、１２を
各ＤＵＴごとの判定結果に変換し、各ＤＵＴごとの判定
結果を出力する。
ＵＴブロックのテスタピン数を上回っている場合でも、
ＤＵＴの同時測定数を向上させ、試験の効率化を図る。 【解決手段】 配線割り振り部７によってＤＵＴブロッ
クＡ、Ｃ、ＤのＩ／ＯピンをＤＵＴ８1、８2、８3のデ
ータ信号ピンに割り当て、ＤＵＴブロックＡ、Ｃ、Ｄに
割り振られなかったＤＵＴ８1、８2、８3のデータ信号
ピンをＤＵＴブロックＢのＩ／Ｏピンに振り分けて配線
する。そしてＤＵＴブロックＡ、Ｃ、ＤのＩ／Ｏピンの
判定結果１３、１８、１９をデータ格納メモリ４に格納
し、ＤＵＴブロックＢのＩ／Ｏピンの判定結果を論理変
数格納メモリ９に格納する。論理回路５において各ＤＵ
ＴブロックのＩ／Ｏピンの判定結果１０、１１、１２を
各ＤＵＴごとの判定結果に変換し、各ＤＵＴごとの判定
結果を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
製造工程において、半導体の合否の判定を行う半導体試
験装置に関し、特に複数個のメモリＩＣを同時に測定す
るメモリＩＣの半導体試験装置に関する。
製造工程において、半導体の合否の判定を行う半導体試
験装置に関し、特に複数個のメモリＩＣを同時に測定す
るメモリＩＣの半導体試験装置に関する。
【０００２】
【従来の技術】メモリＩＣの試験に要する時間は、近年
のメモリＩＣの大容量化に伴い長くなってきている。こ
のため、半導体試験装置において同時に試験できるメモ
リＩＣの数（同時測定数）を増やすことにより、試験の
効率化が図られている。
のメモリＩＣの大容量化に伴い長くなってきている。こ
のため、半導体試験装置において同時に試験できるメモ
リＩＣの数（同時測定数）を増やすことにより、試験の
効率化が図られている。
【０００３】メモリＩＣの試験装置におけるメモリＩＣ
の同時測定数は、基本的にはメモリＩＣの信号ピンの数
と試験装置のテスタピンの数との関係によって決まる。
この関係を具体例に基づき以下に説明する。
の同時測定数は、基本的にはメモリＩＣの信号ピンの数
と試験装置のテスタピンの数との関係によって決まる。
この関係を具体例に基づき以下に説明する。
【０００４】メモリＩＣの試験装置は、ステーションま
たはテストヘッドと呼ばれる測定部（以下テストヘッド
と表す）を２式有している。テストヘッドはメモリＩＣ
の信号ピンと接続するための複数のテスタピンを有して
いる。テスタピンは、メモリＩＣに電源電圧を供給する
電源ピンと、信号を出力するドライバを有する出力回路
の出力端子であるドライバピンと、信号を出力するドラ
イバおよび入力信号を入力信号の期待値と比較するコン
パレータを有する入出力回路の入出力端子であるＩ／Ｏ
ピンとに大別される。
たはテストヘッドと呼ばれる測定部（以下テストヘッド
と表す）を２式有している。テストヘッドはメモリＩＣ
の信号ピンと接続するための複数のテスタピンを有して
いる。テスタピンは、メモリＩＣに電源電圧を供給する
電源ピンと、信号を出力するドライバを有する出力回路
の出力端子であるドライバピンと、信号を出力するドラ
イバおよび入力信号を入力信号の期待値と比較するコン
パレータを有する入出力回路の入出力端子であるＩ／Ｏ
ピンとに大別される。
【０００５】また、メモリＩＣの信号ピンは、電源電圧
を入力する電源入力ピンと、制御信号を入力する制御信
号ピンと、データ信号を入出力するデータ信号ピンとに
大別される。電源ピンは電源入力ピンに接続され、ドラ
イバピンはメモリＩＣの制御信号ピンに接続され、Ｉ／
ＯピンはメモリＩＣのデータ信号ピンに接続される。実
際の試験は、電源電圧を電源ピンから電源入力ピンに印
加し、ドライバピンおよびＩ／Ｏピンから信号をメモリ
ＩＣの制御信号ピンおよびデータ信号ピンにそれぞれ印
加し、Ｉ／ＯピンでメモリＩＣのデータ信号ピンからの
信号を受信し、その信号をＩ／Ｏピン内部のコンパレー
タによってその信号の期待値と照合して合否の判定を行
っている。
を入力する電源入力ピンと、制御信号を入力する制御信
号ピンと、データ信号を入出力するデータ信号ピンとに
大別される。電源ピンは電源入力ピンに接続され、ドラ
イバピンはメモリＩＣの制御信号ピンに接続され、Ｉ／
ＯピンはメモリＩＣのデータ信号ピンに接続される。実
際の試験は、電源電圧を電源ピンから電源入力ピンに印
加し、ドライバピンおよびＩ／Ｏピンから信号をメモリ
ＩＣの制御信号ピンおよびデータ信号ピンにそれぞれ印
加し、Ｉ／ＯピンでメモリＩＣのデータ信号ピンからの
信号を受信し、その信号をＩ／Ｏピン内部のコンパレー
タによってその信号の期待値と照合して合否の判定を行
っている。
【０００６】同時に複数個のメモリＩＣなどの被測定デ
バイス（Ｄｅｖｉｃｅ ｕｎｄｅｒｔｅｓｔ、以後ＤＵ
Ｔ）のチェックを行うために、テストヘッドは複数の均
等なブロックから構成されている。これらをＤＵＴブロ
ックと呼ぶ。ＤＵＴブロックはそれぞれ同数のテスタピ
ンを有する。１つのＤＵＴブロックの電源ピンが４本、
ドライバピンが４０本、Ｉ／Ｏピン数が３６本であり、
ＤＵＴブロックが１６ブロックであるとすると、１つの
テストヘッドが有する電源ピンは６４本、ドライバピン
は６４０本、Ｉ／Ｏピンは５７６本となる。
バイス（Ｄｅｖｉｃｅ ｕｎｄｅｒｔｅｓｔ、以後ＤＵ
Ｔ）のチェックを行うために、テストヘッドは複数の均
等なブロックから構成されている。これらをＤＵＴブロ
ックと呼ぶ。ＤＵＴブロックはそれぞれ同数のテスタピ
ンを有する。１つのＤＵＴブロックの電源ピンが４本、
ドライバピンが４０本、Ｉ／Ｏピン数が３６本であり、
ＤＵＴブロックが１６ブロックであるとすると、１つの
テストヘッドが有する電源ピンは６４本、ドライバピン
は６４０本、Ｉ／Ｏピンは５７６本となる。
【０００７】上述の条件のメモリＩＣの半導体試験装置
では、１つのＤＵＴが有する電源入力ピンが４本、制御
信号ピンが４０本、データ信号ピンが３６本以内であれ
ば、１つのＤＵＴブロックに１つのＤＵＴを接続して試
験を行なうことができる。
では、１つのＤＵＴが有する電源入力ピンが４本、制御
信号ピンが４０本、データ信号ピンが３６本以内であれ
ば、１つのＤＵＴブロックに１つのＤＵＴを接続して試
験を行なうことができる。
【０００８】しかし、ＤＵＴの種類には４本から数十本
まで様々なデータ信号ピン数を有するものがあり、さら
に前述したＤＵＴの大容量化、処理の高速化を目的とし
て、データ信号ピンの数は今後ますます増える傾向にあ
る。このような背景から、ＤＵＴのデータ信号ピン数が
ＤＵＴブロックのＩ／Ｏピン数を越える場合が度々発生
する。この場合は、複数のＤＵＴブロックをグループ化
して１つのＤＵＴに配線して試験を行っている。
まで様々なデータ信号ピン数を有するものがあり、さら
に前述したＤＵＴの大容量化、処理の高速化を目的とし
て、データ信号ピンの数は今後ますます増える傾向にあ
る。このような背景から、ＤＵＴのデータ信号ピン数が
ＤＵＴブロックのＩ／Ｏピン数を越える場合が度々発生
する。この場合は、複数のＤＵＴブロックをグループ化
して１つのＤＵＴに配線して試験を行っている。
【０００９】電源ピンおよび制御信号ピンについては、
さほどの増加傾向はなく、元来ＤＵＴの構造上データ信
号ピンに比べ、本数は少ないのでＤＵＴブロックの電源
入力ピンおよびドライバピンの数を越えることはほとん
どない。よって、以降ではデータ信号ピンについてのみ
話を進める。
さほどの増加傾向はなく、元来ＤＵＴの構造上データ信
号ピンに比べ、本数は少ないのでＤＵＴブロックの電源
入力ピンおよびドライバピンの数を越えることはほとん
どない。よって、以降ではデータ信号ピンについてのみ
話を進める。
【００１０】図４は従来の半導体試験装置のＤＵＴのデ
ータ信号ピン数がＤＵＴブロックのＩ／Ｏピン数を上回
った場合の、ＤＵＴブロックとＤＵＴの配線の様子を示
すブロック図である。図４の半導体試験装置は、判定装
置２１と、テストヘッド２、３とから構成される。図４
ではテストヘッド２、３は構成が同じであるため、テス
トヘッド２の構成のみを詳細に記す。
ータ信号ピン数がＤＵＴブロックのＩ／Ｏピン数を上回
った場合の、ＤＵＴブロックとＤＵＴの配線の様子を示
すブロック図である。図４の半導体試験装置は、判定装
置２１と、テストヘッド２、３とから構成される。図４
ではテストヘッド２、３は構成が同じであるため、テス
トヘッド２の構成のみを詳細に記す。
【００１１】テストヘッド２は１６個のＤＵＴブロック
Ａ〜Ｐから構成されている。各ＤＵＴブロックはそれぞ
れ同数のＩ／Ｏピンを有する。１つのＤＵＴブロックは
３６本のＩ／Ｏピンを有しており、テストヘッド２は５
７６本のＩ／Ｏピンを有する。ＤＵＴのデータ信号ピン
の数が４０本であるとすると、１つのＤＵＴブロックの
Ｉ／Ｏピンの数を上回るため、２つのＤＵＴブロックを
１つにグループ化し、１つのＤＵＴを配線する。
Ａ〜Ｐから構成されている。各ＤＵＴブロックはそれぞ
れ同数のＩ／Ｏピンを有する。１つのＤＵＴブロックは
３６本のＩ／Ｏピンを有しており、テストヘッド２は５
７６本のＩ／Ｏピンを有する。ＤＵＴのデータ信号ピン
の数が４０本であるとすると、１つのＤＵＴブロックの
Ｉ／Ｏピンの数を上回るため、２つのＤＵＴブロックを
１つにグループ化し、１つのＤＵＴを配線する。
【００１２】ＤＵＴ８1のデータ信号ピンは、図４のＩ
／Ｏピン（１Ａ〜３６Ａ）の配線２２およびＩ／Ｏピン
（１Ｂ〜４Ｂ）の配線２３のように、ＤＵＴブロックＡ
のＩ／Ｏピン（１Ａ〜３６Ａ）とＤＵＴブロックＢのＩ
／Ｏピン（１Ｂ〜４Ｂ）に配線される。
／Ｏピン（１Ａ〜３６Ａ）の配線２２およびＩ／Ｏピン
（１Ｂ〜４Ｂ）の配線２３のように、ＤＵＴブロックＡ
のＩ／Ｏピン（１Ａ〜３６Ａ）とＤＵＴブロックＢのＩ
／Ｏピン（１Ｂ〜４Ｂ）に配線される。
【００１３】また、ＤＵＴ８2のデータ信号ピンは図４
のＩ／Ｏピン（１Ｃ〜３６Ｃ）の配線２４およびＩ／Ｏ
ピン（１Ｄ〜４Ｄ）の配線２５のように、ＤＵＴブロッ
クＣのＩ／Ｏピン（１Ｃ〜３６Ｃ）、ＤＵＴブロックＤ
のＩ／Ｏピン（１Ｄ〜４Ｄ）に配線される。以降ＤＵＴ
８3〜８8のデータ信号ピンも、同様のパターンでＤＵＴ
ブロックＥ〜ＰのＩ／Ｏピンにそれぞれ配線されてい
る。
のＩ／Ｏピン（１Ｃ〜３６Ｃ）の配線２４およびＩ／Ｏ
ピン（１Ｄ〜４Ｄ）の配線２５のように、ＤＵＴブロッ
クＣのＩ／Ｏピン（１Ｃ〜３６Ｃ）、ＤＵＴブロックＤ
のＩ／Ｏピン（１Ｄ〜４Ｄ）に配線される。以降ＤＵＴ
８3〜８8のデータ信号ピンも、同様のパターンでＤＵＴ
ブロックＥ〜ＰのＩ／Ｏピンにそれぞれ配線されてい
る。
【００１４】上述のような配線が行われた場合、２つの
ＤＵＴブロックが有するＩ／Ｏピン数７２本のうち、半
数近くの３２本が未使用状態となり、Ｉ／Ｏピンの使用
効率は５７％となる。そしてテストヘッド２に一度に接
続できるＤＵＴの数すなわちＤＵＴの同時測定数は８個
となる。
ＤＵＴブロックが有するＩ／Ｏピン数７２本のうち、半
数近くの３２本が未使用状態となり、Ｉ／Ｏピンの使用
効率は５７％となる。そしてテストヘッド２に一度に接
続できるＤＵＴの数すなわちＤＵＴの同時測定数は８個
となる。
【００１５】図５は図４の配線における従来の半導体試
験装置の構成を示すブロック図である。ＤＵＴのデータ
信号ピン数と、ＤＵＴブロックのＩ／Ｏピン数と、ＤＵ
ＴおよびＤＵＴブロックの配線は図４と同じである。
験装置の構成を示すブロック図である。ＤＵＴのデータ
信号ピン数と、ＤＵＴブロックのＩ／Ｏピン数と、ＤＵ
ＴおよびＤＵＴブロックの配線は図４と同じである。
【００１６】実際の半導体試験装置は、ＤＵＴブロック
Ａ〜Ｐを有しているが、ＤＵＴブロックＥ〜ＨとＤＵＴ
ブロックＩ〜ＬとＤＵＴブロックＭ〜Ｐについては、Ｄ
ＵＴブロックＡ〜Ｄと同様の構成となっているため、図
５では説明簡略のために、ＤＵＴブロックＡ〜Ｄまでし
か記していない。また、判定装置２１内にはデータ格納
メモリ４が存在する。
Ａ〜Ｐを有しているが、ＤＵＴブロックＥ〜ＨとＤＵＴ
ブロックＩ〜ＬとＤＵＴブロックＭ〜Ｐについては、Ｄ
ＵＴブロックＡ〜Ｄと同様の構成となっているため、図
５では説明簡略のために、ＤＵＴブロックＡ〜Ｄまでし
か記していない。また、判定装置２１内にはデータ格納
メモリ４が存在する。
【００１７】ＤＵＴブロックＡ、ＢはＤＵＴ８1のデー
タ信号ピンからの出力信号を入力し、ＤＵＴ８1からの
出力信号と出力信号の期待値とを照合した判定結果をそ
れぞれＩ／Ｏピン（１Ａ〜３６Ａ）の判定結果１３、Ｉ
／Ｏピン（１Ｂ〜３６Ｂ）の判定結果１７として出力す
る。ＤＵＴブロックＣ、ＤはＤＵＴ８2のデータ信号ピ
ンからの出力信号を入力し、ＤＵＴ８2からの出力信号
と出力信号の期待値とを照合した判定結果をそれぞれＩ
／Ｏピン（１Ｃ〜３６Ｃ）の判定結果１８、Ｉ／Ｏピン
（１Ｄ〜３６Ｄ）の判定結果１９として出力する。
タ信号ピンからの出力信号を入力し、ＤＵＴ８1からの
出力信号と出力信号の期待値とを照合した判定結果をそ
れぞれＩ／Ｏピン（１Ａ〜３６Ａ）の判定結果１３、Ｉ
／Ｏピン（１Ｂ〜３６Ｂ）の判定結果１７として出力す
る。ＤＵＴブロックＣ、ＤはＤＵＴ８2のデータ信号ピ
ンからの出力信号を入力し、ＤＵＴ８2からの出力信号
と出力信号の期待値とを照合した判定結果をそれぞれＩ
／Ｏピン（１Ｃ〜３６Ｃ）の判定結果１８、Ｉ／Ｏピン
（１Ｄ〜３６Ｄ）の判定結果１９として出力する。
【００１８】データ格納メモリ４はＩ／Ｏピン（１Ａ〜
３６Ａ）の判定結果１３、Ｉ／Ｏピン（１Ｂ〜３６Ｂ）
の判定結果１７、Ｉ／Ｏピン（１Ｃ〜３６Ｃ）の判定結
果１８、Ｉ／Ｏピン（１Ｄ〜３６Ｄ）の判定結果１９を
格納する。
３６Ａ）の判定結果１３、Ｉ／Ｏピン（１Ｂ〜３６Ｂ）
の判定結果１７、Ｉ／Ｏピン（１Ｃ〜３６Ｃ）の判定結
果１８、Ｉ／Ｏピン（１Ｄ〜３６Ｄ）の判定結果１９を
格納する。
【００１９】データ格納メモリ４に格納された各ＤＵＴ
ブロックのＩ／Ｏピンの判定結果は外部ハンドリング装
置（図示せず）などに送られ、Ｉ／Ｏピンの判定結果が
１つでも不合格となったＤＵＴブロックに配線されてい
るＤＵＴを外部ハンドリング装置で選別するなどの処置
が取られる。
ブロックのＩ／Ｏピンの判定結果は外部ハンドリング装
置（図示せず）などに送られ、Ｉ／Ｏピンの判定結果が
１つでも不合格となったＤＵＴブロックに配線されてい
るＤＵＴを外部ハンドリング装置で選別するなどの処置
が取られる。
【００２０】
【発明が解決しようとする課題】上述した従来の半導体
試験装置では、ＤＵＴの信号ピン数がＤＵＴブロックの
テスタピン数を上回っている場合、２つのＤＵＴブロッ
クを１つにグループ化し１つのＤＵＴを配線するため、
ＤＵＴブロックの多くのテスタピンが未使用となり、テ
スタピンの使用効率は低くなる。
試験装置では、ＤＵＴの信号ピン数がＤＵＴブロックの
テスタピン数を上回っている場合、２つのＤＵＴブロッ
クを１つにグループ化し１つのＤＵＴを配線するため、
ＤＵＴブロックの多くのテスタピンが未使用となり、テ
スタピンの使用効率は低くなる。
【００２１】よって本発明は、ＤＵＴの信号ピン数がＤ
ＵＴブロックのテスタピン数を上回った場合でも、配線
を効率良く行い、テスタピンの使用効率を上げ、結果的
にＤＵＴの同時測定数を向上させ、試験の効率化を図る
ことができる半導体試験装置を提供することを目的とし
ている。
ＵＴブロックのテスタピン数を上回った場合でも、配線
を効率良く行い、テスタピンの使用効率を上げ、結果的
にＤＵＴの同時測定数を向上させ、試験の効率化を図る
ことができる半導体試験装置を提供することを目的とし
ている。
【００２２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体試験装置は、複数の均等なブロック
から構成されており、前記各被測定デバイスの信号ピン
からの出力信号を前記各ブロックのテスタピンから入力
し、前記出力信号と前記出力信号の期待値とを照合し
て、該照合結果を前記各ブロックのテスタピンの判定結
果として出力する測定手段と、前記被測定デバイスの信
号ピン数が前記ブロックのテスタピン数を上回っている
場合に、１つの前記ブロックにつき１つの前記被測定デ
バイスを割り振って前記各被測定デバイスの信号ピンを
前記各ブロックのテスタピンに配線し、前記各被測定デ
バイスをいくつかのグループにまとめ、該グループに属
する前記各被測定デバイスの信号ピンのうち前記各ブロ
ックのテスタピンに配線されなかった全ての信号ピンを
前記各グループごとに前記各被測定デバイスに割り振ら
れたブロックとは別の各ブロックのテスタピンに割り振
って配線する配線割り振り手段と、前記各ブロックのテ
スタピンの判定結果を格納する判定結果格納手段と、前
記別の各ブロックのテスタピンの判定結果を格納する前
記判定結果格納手段の領域を消去することにより、前期
判定結果格納手段からの前記別の各ブロックのテスタピ
ンの判定結果の出力を無効にする判定結果消去手段と、
前記別の各ブロックのテスタピンの判定結果を論理変数
に合成して、前記論理変数を格納する論理変数格納手段
と、前記判定結果格納手段に格納された前記各ブロック
のテスタピンの判定結果および前記論理変数格納手段に
格納された前記別の各ブロックのテスタピンの判定結果
を入力とし、前記各被測定デバイスのうちのある被測定
デバイスに対して割り振られたブロックのテスタピンお
よび前記別の各ブロックのテスタピンのうち前記ある被
測定デバイスの信号ピンが割り振られたテスタピンの判
定結果が全て合格であれば前記ある被測定デバイスの判
定結果を合格とし、前記各被測定デバイスのうちのある
被測定デバイスに対して割り振られたブロックのテスタ
ピンおよび前記別のブロックのテスタピンのうち前記あ
る被測定デバイスの信号ピンが割り振られたテスタピン
の判定結果の中に１つでも不合格があれば前記ある被測
定デバイスの判定結果を不合格とし、前記各被測定デバ
イスごとの判定結果を出力する論理演算手段とから構成
される。
に、本発明の半導体試験装置は、複数の均等なブロック
から構成されており、前記各被測定デバイスの信号ピン
からの出力信号を前記各ブロックのテスタピンから入力
し、前記出力信号と前記出力信号の期待値とを照合し
て、該照合結果を前記各ブロックのテスタピンの判定結
果として出力する測定手段と、前記被測定デバイスの信
号ピン数が前記ブロックのテスタピン数を上回っている
場合に、１つの前記ブロックにつき１つの前記被測定デ
バイスを割り振って前記各被測定デバイスの信号ピンを
前記各ブロックのテスタピンに配線し、前記各被測定デ
バイスをいくつかのグループにまとめ、該グループに属
する前記各被測定デバイスの信号ピンのうち前記各ブロ
ックのテスタピンに配線されなかった全ての信号ピンを
前記各グループごとに前記各被測定デバイスに割り振ら
れたブロックとは別の各ブロックのテスタピンに割り振
って配線する配線割り振り手段と、前記各ブロックのテ
スタピンの判定結果を格納する判定結果格納手段と、前
記別の各ブロックのテスタピンの判定結果を格納する前
記判定結果格納手段の領域を消去することにより、前期
判定結果格納手段からの前記別の各ブロックのテスタピ
ンの判定結果の出力を無効にする判定結果消去手段と、
前記別の各ブロックのテスタピンの判定結果を論理変数
に合成して、前記論理変数を格納する論理変数格納手段
と、前記判定結果格納手段に格納された前記各ブロック
のテスタピンの判定結果および前記論理変数格納手段に
格納された前記別の各ブロックのテスタピンの判定結果
を入力とし、前記各被測定デバイスのうちのある被測定
デバイスに対して割り振られたブロックのテスタピンお
よび前記別の各ブロックのテスタピンのうち前記ある被
測定デバイスの信号ピンが割り振られたテスタピンの判
定結果が全て合格であれば前記ある被測定デバイスの判
定結果を合格とし、前記各被測定デバイスのうちのある
被測定デバイスに対して割り振られたブロックのテスタ
ピンおよび前記別のブロックのテスタピンのうち前記あ
る被測定デバイスの信号ピンが割り振られたテスタピン
の判定結果の中に１つでも不合格があれば前記ある被測
定デバイスの判定結果を不合格とし、前記各被測定デバ
イスごとの判定結果を出力する論理演算手段とから構成
される。
【００２３】また、前記論理変数格納手段に格納される
前記別のブロックのテスタピンの判定結果は、一旦前記
判定結果格納手段に格納され、その後前記判定結果格納
手段から出力され、前記論理変数格納手段に格納され
る。
前記別のブロックのテスタピンの判定結果は、一旦前記
判定結果格納手段に格納され、その後前記判定結果格納
手段から出力され、前記論理変数格納手段に格納され
る。
【００２４】本発明の半導体試験装置では、被測定デバ
イスの信号ピン数がブロックのテスタピン数を上回って
いる場合に、配線割り振り手段によって、１つのブロッ
クにつき１つの被測定デバイスの割合で被測定デバイス
をブロックに配線し、ブロックに配線されなかった各被
測定デバイスの信号ピンを別のブロックのテスタピンに
割り振って配線する。そして各ブロックのテスタピンの
判定結果を判定結果格納手段および論理変数格納手段に
格納し、論理演算手段において各ブロックのテスタピン
の判定結果および別のブロックのテスタピンの判定結果
を各被測定デバイスの判定結果に変換し、各被測定デバ
イスごとの判定結果を出力するようにしているため、テ
スタピンの使用効率を上げ、被測定デバイスの同時測定
数を向上させることができる。
イスの信号ピン数がブロックのテスタピン数を上回って
いる場合に、配線割り振り手段によって、１つのブロッ
クにつき１つの被測定デバイスの割合で被測定デバイス
をブロックに配線し、ブロックに配線されなかった各被
測定デバイスの信号ピンを別のブロックのテスタピンに
割り振って配線する。そして各ブロックのテスタピンの
判定結果を判定結果格納手段および論理変数格納手段に
格納し、論理演算手段において各ブロックのテスタピン
の判定結果および別のブロックのテスタピンの判定結果
を各被測定デバイスの判定結果に変換し、各被測定デバ
イスごとの判定結果を出力するようにしているため、テ
スタピンの使用効率を上げ、被測定デバイスの同時測定
数を向上させることができる。
【００２５】また、本発明の他の半導体試験装置では、
別のブロックのテスタピンの判定結果を除く全てのブロ
ックのテスタピンの判定結果が前記判定結果格納手段に
格納され、別のブロックのテスタピンの判定結果は別の
ブロックから出力され、前記論理変数格納手段に格納さ
れる。
別のブロックのテスタピンの判定結果を除く全てのブロ
ックのテスタピンの判定結果が前記判定結果格納手段に
格納され、別のブロックのテスタピンの判定結果は別の
ブロックから出力され、前記論理変数格納手段に格納さ
れる。
【００２６】本発明の半導体試験装置では、別のブロッ
クのテスタピンの判定結果を判定結果格納手段に格納す
ることなく直接論理変数格納手段に格納するため、テス
タピンの判定結果を判定結果格納手段に格納する処理の
簡略化および判定結果格納手段の格納領域の効率化を図
ることができる。
クのテスタピンの判定結果を判定結果格納手段に格納す
ることなく直接論理変数格納手段に格納するため、テス
タピンの判定結果を判定結果格納手段に格納する処理の
簡略化および判定結果格納手段の格納領域の効率化を図
ることができる。
【００２７】
【発明の実施の形態】本発明の実施形態について図面を
参照して詳細に説明する。全図において、同一の符号が
つけられている構成要素は、すべての同一のものを示
す。
参照して詳細に説明する。全図において、同一の符号が
つけられている構成要素は、すべての同一のものを示
す。
【００２８】（第１の実施形態）先ず、本発明の第１の
実施形態の半導体試験装置の構成について説明する。図
１は、本実施形態の半導体試験装置のＤＵＴのデータ信
号ピン数がＤＵＴブロックのＩ／Ｏピン数より多い場合
のＤＵＴブロックとＤＵＴの配線の様子を示す図であ
る。図２は、図１の配線における半導体試験装置の構成
を示すブロック図である。
実施形態の半導体試験装置の構成について説明する。図
１は、本実施形態の半導体試験装置のＤＵＴのデータ信
号ピン数がＤＵＴブロックのＩ／Ｏピン数より多い場合
のＤＵＴブロックとＤＵＴの配線の様子を示す図であ
る。図２は、図１の配線における半導体試験装置の構成
を示すブロック図である。
【００２９】図１の半導体試験装置は判定装置１、テス
トヘッド２、３から構成されている。図１ではテストヘ
ッド２、３は構成が同じであるため、テストヘッド２の
構成を詳細に記す。テストヘッド２は１６個のＤＵＴブ
ロックＡ〜Ｐから構成されている。ＤＵＴブロックは同
数のＩ／Ｏピンを有している。１つのＤＵＴブロックの
Ｉ／Ｏピン数は３６本であり、各ＤＵＴ８1〜８12のデ
ータ信号ピンの数が４０本であり、テストヘッド２のＩ
／Ｏピン数は５７６本であるとする。
トヘッド２、３から構成されている。図１ではテストヘ
ッド２、３は構成が同じであるため、テストヘッド２の
構成を詳細に記す。テストヘッド２は１６個のＤＵＴブ
ロックＡ〜Ｐから構成されている。ＤＵＴブロックは同
数のＩ／Ｏピンを有している。１つのＤＵＴブロックの
Ｉ／Ｏピン数は３６本であり、各ＤＵＴ８1〜８12のデ
ータ信号ピンの数が４０本であり、テストヘッド２のＩ
／Ｏピン数は５７６本であるとする。
【００３０】ＤＵＴ８1のデータ信号ピン４０本の内、
３６本は図１のＩ／Ｏピン（１Ａ〜３６Ａ）の配線２２
のように、ＤＵＴブロックＡのＩ／Ｏピン（１Ａ〜３６
Ａ）に配線され、ＤＵＴ８2のデータ信号ピン４０本の
内、３６本は図１のＩ／Ｏピン（１Ｃ〜３６Ｃ）の配線
２４のように、ＤＵＴブロックＣのＩ／Ｏピン（１Ｃ〜
３６Ｃ）に配線され、ＤＵＴ８3のデータ信号ピン４０
本の内、３６本は図１のＩ／Ｏピン（１Ｄ〜３６Ｄ）の
配線２８のように、ＤＵＴブロックＤのＩ／Ｏピン（１
Ｄ〜３６Ｄ）に配線される。そしてＤＵＴブロックＡ、
Ｃ、Ｄに配線されなかった残りの４本のデータ信号ピン
をもつＤＵＴ８1〜８3は１つのグループにまとめられ、
残りの４本の信号ピンをまだＤＵＴの信号ピンを割り振
られていないＤＵＴブロックＢのテスタピンに割り振っ
て配線する。ＤＵＴ８1の残りの４本のデータ信号ピン
は図１のＩ／Ｏピン（１Ｂ〜４Ｂ）の配線２３のよう
に、ＤＵＴブロックＢのＩ／Ｏピン（１Ｂ〜４Ｂ）に配
線され、ＤＵＴ８2の残りの４本のデータ信号ピンは図
１のＩ／Ｏピン（５Ｂ〜８Ｂ）の配線２６のように、Ｄ
ＵＴブロックＢのＩ／Ｏピン（５Ｂ〜８Ｂ）に配線さ
れ、ＤＵＴ８3の残りの４本のデータ信号ピンは図１の
Ｉ／Ｏピン（９Ｂ〜１２Ｂ）の配線２７のように、ＤＵ
ＴブロックＢのＩ／Ｏピン（９Ｂ〜１２Ｂ）に配線され
る。
３６本は図１のＩ／Ｏピン（１Ａ〜３６Ａ）の配線２２
のように、ＤＵＴブロックＡのＩ／Ｏピン（１Ａ〜３６
Ａ）に配線され、ＤＵＴ８2のデータ信号ピン４０本の
内、３６本は図１のＩ／Ｏピン（１Ｃ〜３６Ｃ）の配線
２４のように、ＤＵＴブロックＣのＩ／Ｏピン（１Ｃ〜
３６Ｃ）に配線され、ＤＵＴ８3のデータ信号ピン４０
本の内、３６本は図１のＩ／Ｏピン（１Ｄ〜３６Ｄ）の
配線２８のように、ＤＵＴブロックＤのＩ／Ｏピン（１
Ｄ〜３６Ｄ）に配線される。そしてＤＵＴブロックＡ、
Ｃ、Ｄに配線されなかった残りの４本のデータ信号ピン
をもつＤＵＴ８1〜８3は１つのグループにまとめられ、
残りの４本の信号ピンをまだＤＵＴの信号ピンを割り振
られていないＤＵＴブロックＢのテスタピンに割り振っ
て配線する。ＤＵＴ８1の残りの４本のデータ信号ピン
は図１のＩ／Ｏピン（１Ｂ〜４Ｂ）の配線２３のよう
に、ＤＵＴブロックＢのＩ／Ｏピン（１Ｂ〜４Ｂ）に配
線され、ＤＵＴ８2の残りの４本のデータ信号ピンは図
１のＩ／Ｏピン（５Ｂ〜８Ｂ）の配線２６のように、Ｄ
ＵＴブロックＢのＩ／Ｏピン（５Ｂ〜８Ｂ）に配線さ
れ、ＤＵＴ８3の残りの４本のデータ信号ピンは図１の
Ｉ／Ｏピン（９Ｂ〜１２Ｂ）の配線２７のように、ＤＵ
ＴブロックＢのＩ／Ｏピン（９Ｂ〜１２Ｂ）に配線され
る。
【００３１】実際には、ＤＵＴ８1〜８3とＤＵＴブロッ
クＡ〜Ｄとは、ケーブル配線やプリント板配線などで接
続されている。
クＡ〜Ｄとは、ケーブル配線やプリント板配線などで接
続されている。
【００３２】以降ＤＵＴ８4〜８12とＤＵＴブロックＥ
〜Ｐの配線は上述した配線と同様のパターンとなってい
る。上述のような配線が行われた場合、テストヘッド２
のＤＵＴの同時測定数は１２個となる。
〜Ｐの配線は上述した配線と同様のパターンとなってい
る。上述のような配線が行われた場合、テストヘッド２
のＤＵＴの同時測定数は１２個となる。
【００３３】次に本実施形態の半導体試験装置の動作に
ついて説明する。図２は、図１の配線における半導体試
験装置の構成をしめすブロック図である。
ついて説明する。図２は、図１の配線における半導体試
験装置の構成をしめすブロック図である。
【００３４】実際の半導体試験装置は、ＤＵＴブロック
Ａ〜Ｐを有しているが、ＤＵＴブロックＥ〜ＨとＤＵＴ
ブロックＩ〜ＬとＤＵＴブロックＭ〜Ｐについては、Ｄ
ＵＴブロックＡ〜Ｄと同様の構成となっているため、図
２では説明簡略のために、ＤＵＴブロックＡ〜Ｄまでし
か記していない。
Ａ〜Ｐを有しているが、ＤＵＴブロックＥ〜ＨとＤＵＴ
ブロックＩ〜ＬとＤＵＴブロックＭ〜Ｐについては、Ｄ
ＵＴブロックＡ〜Ｄと同様の構成となっているため、図
２では説明簡略のために、ＤＵＴブロックＡ〜Ｄまでし
か記していない。
【００３５】本実施形態の半導体試験装置はＤＵＴブロ
ックＡ〜Ｄと判定装置１から構成され、判定装置１は、
データ格納メモリ４と、論理変数格納メモリ９と、論理
回路５と、判定結果消去部６と、配線割り振り部７とか
ら構成される。論理変数格納メモリ９は１６ビットのメ
モリである。
ックＡ〜Ｄと判定装置１から構成され、判定装置１は、
データ格納メモリ４と、論理変数格納メモリ９と、論理
回路５と、判定結果消去部６と、配線割り振り部７とか
ら構成される。論理変数格納メモリ９は１６ビットのメ
モリである。
【００３６】ＤＵＴブロックＡ〜Ｄは配線割り振り部７
によって図１の配線パターンでＤＵＴ８1〜８3に配線さ
れている。ＤＵＴブロックＡ〜ＤはＤＵＴ８1〜ＤＵＴ
８3のデータ信号ピンから出力信号を入力し、出力信号
と出力信号の期待値とを照合した判定結果を出力する。
データ格納メモリ４はそれらの判定結果を各ＤＵＴブロ
ックのテスタピンの判定結果として格納し、各ＤＵＴブ
ロックのＩ／Ｏピンの判定結果を論理回路５に出力す
る。
によって図１の配線パターンでＤＵＴ８1〜８3に配線さ
れている。ＤＵＴブロックＡ〜ＤはＤＵＴ８1〜ＤＵＴ
８3のデータ信号ピンから出力信号を入力し、出力信号
と出力信号の期待値とを照合した判定結果を出力する。
データ格納メモリ４はそれらの判定結果を各ＤＵＴブロ
ックのテスタピンの判定結果として格納し、各ＤＵＴブ
ロックのＩ／Ｏピンの判定結果を論理回路５に出力す
る。
【００３７】またデータ格納メモリ４は、複数のＤＵＴ
のデータ信号ピンを割り振られたＤＵＴブロックＢのＩ
／Ｏピン（１Ｂ〜４Ｂ）の判定結果１４と、ＤＵＴブロ
ックＢのＩ／Ｏピン（５Ｂ〜８Ｂ）の判定結果１５と、
ＤＵＴブロックＢのＩ／Ｏピン（９Ｂ〜１２Ｂ）の判定
結果１６とを出力する。
のデータ信号ピンを割り振られたＤＵＴブロックＢのＩ
／Ｏピン（１Ｂ〜４Ｂ）の判定結果１４と、ＤＵＴブロ
ックＢのＩ／Ｏピン（５Ｂ〜８Ｂ）の判定結果１５と、
ＤＵＴブロックＢのＩ／Ｏピン（９Ｂ〜１２Ｂ）の判定
結果１６とを出力する。
【００３８】データ格納メモリ４から出力されたＤＵＴ
ブロックＢのＩ／Ｏピン（１Ｂ〜４Ｂ）の判定結果１４
およびＤＵＴブロックＢのＩ／Ｏピン（５Ｂ〜８Ｂ）の
判定結果１５およびＤＵＴブロックＢのＩ／Ｏピン（９
Ｂ〜１２Ｂ）の判定結果１６は、前述の順番で上位から
論理変数として合成され、論理変数格納メモリ９に格納
される。
ブロックＢのＩ／Ｏピン（１Ｂ〜４Ｂ）の判定結果１４
およびＤＵＴブロックＢのＩ／Ｏピン（５Ｂ〜８Ｂ）の
判定結果１５およびＤＵＴブロックＢのＩ／Ｏピン（９
Ｂ〜１２Ｂ）の判定結果１６は、前述の順番で上位から
論理変数として合成され、論理変数格納メモリ９に格納
される。
【００３９】判定結果消去部６は、複数のＤＵＴのデー
タピンを割り振られたＤＵＴブロックＢのＩ／Ｏピン
（１Ｂ〜３６Ｂ）の判定結果１７が格納されているデー
タ格納メモリ４の領域を消去する。このことにより、デ
ータ格納メモリ４から論理回路５へ出力されるＤＵＴブ
ロックＢのＩ／Ｏピン（１Ｂ〜３６Ｂ）の判定結果１７
は無効となる。
タピンを割り振られたＤＵＴブロックＢのＩ／Ｏピン
（１Ｂ〜３６Ｂ）の判定結果１７が格納されているデー
タ格納メモリ４の領域を消去する。このことにより、デ
ータ格納メモリ４から論理回路５へ出力されるＤＵＴブ
ロックＢのＩ／Ｏピン（１Ｂ〜３６Ｂ）の判定結果１７
は無効となる。
【００４０】論理回路５は、ＤＵＴ８1〜８3とＤＵＴブ
ロックＡ〜Ｄの接続形態に基づいて、データ格納メモリ
４から出力されるＤＵＴブロックＡのＩ／Ｏピン（１Ａ
〜３６Ａ）の判定結果１３およびＤＵＴブロックＣのＩ
／Ｏピン（１Ｃ〜３６Ｃ）の判定結果１８およびＤＵＴ
ブロックＤのＩ／Ｏピン（１Ｄ〜３６Ｄ）の判定結果１
９と、論理変数格納メモリ９に格納されているＤＵＴブ
ロックＢのＩ／Ｏピン（１Ｂ〜４Ｂ）の判定結果１４お
よびＤＵＴブロックＢのＩ／Ｏピン（５Ｂ〜８Ｂ）の判
定結果１５およびＤＵＴブロックＢのＩ／Ｏピン（９Ｂ
〜１２Ｂ）の判定結果１６とから表１に示す下記の真理
値表に基づいて論理演算し、ＤＵＴ８1の判定結果１０
と、ＤＵＴ８2の判定結果１１と、ＤＵＴ８3の判定結果
１２を出力する。
ロックＡ〜Ｄの接続形態に基づいて、データ格納メモリ
４から出力されるＤＵＴブロックＡのＩ／Ｏピン（１Ａ
〜３６Ａ）の判定結果１３およびＤＵＴブロックＣのＩ
／Ｏピン（１Ｃ〜３６Ｃ）の判定結果１８およびＤＵＴ
ブロックＤのＩ／Ｏピン（１Ｄ〜３６Ｄ）の判定結果１
９と、論理変数格納メモリ９に格納されているＤＵＴブ
ロックＢのＩ／Ｏピン（１Ｂ〜４Ｂ）の判定結果１４お
よびＤＵＴブロックＢのＩ／Ｏピン（５Ｂ〜８Ｂ）の判
定結果１５およびＤＵＴブロックＢのＩ／Ｏピン（９Ｂ
〜１２Ｂ）の判定結果１６とから表１に示す下記の真理
値表に基づいて論理演算し、ＤＵＴ８1の判定結果１０
と、ＤＵＴ８2の判定結果１１と、ＤＵＴ８3の判定結果
１２を出力する。
【００４１】
【表１】 表１の真理値表の内容を以下に説明する。
【００４２】ＤＵＴブロックＡのＩ／Ｏピン（１Ａ〜３
６Ａ）の判定結果１３およびＤＵＴブロックＢのＩ／Ｏ
ピン（１Ｂ〜４Ｂ）の判定結果１４の全てが合格（以後
パス）であれば、ＤＵＴ８1の判定結果１０はパスとな
る。
６Ａ）の判定結果１３およびＤＵＴブロックＢのＩ／Ｏ
ピン（１Ｂ〜４Ｂ）の判定結果１４の全てが合格（以後
パス）であれば、ＤＵＴ８1の判定結果１０はパスとな
る。
【００４３】ＤＵＴブロックＡのＩ／Ｏピン（１Ａ〜３
６Ａ）の判定結果１３およびＤＵＴブロックＢのＩ／Ｏ
ピン（１Ｂ〜４Ｂ）の判定結果１４のうち１部不合格
（以後フェイル）があれば、ＤＵＴ８1の判定結果１０
はフェイルとなる。ＤＵＴ８2、ＤＵＴ８3についても同
様の論理演算を行う。
６Ａ）の判定結果１３およびＤＵＴブロックＢのＩ／Ｏ
ピン（１Ｂ〜４Ｂ）の判定結果１４のうち１部不合格
（以後フェイル）があれば、ＤＵＴ８1の判定結果１０
はフェイルとなる。ＤＵＴ８2、ＤＵＴ８3についても同
様の論理演算を行う。
【００４４】論理回路５から出力されたＤＵＴ８1の判
定結果１０と、ＤＵＴ８2の判定結果１１と、ＤＵＴ８3
の判定結果１２は、外部ハンドリング装置等へ送られ
る。
定結果１０と、ＤＵＴ８2の判定結果１１と、ＤＵＴ８3
の判定結果１２は、外部ハンドリング装置等へ送られ
る。
【００４５】以上のように、本実施形態の半導体試験装
置は、ＤＵＴの信号ピン数がＤＵＴブロックのＩ／Ｏピ
ン数を上回っている場合に、１つのブロックにつき１つ
のＤＵＴの割合で前記各ＤＵＴを前記各ブロックに配線
し、各ブロックのＩ／Ｏピンに配線されなかった各ＤＵ
Ｔの信号ピンを別のブロックのＩ／Ｏピンに割り振って
配線しても、各ＤＵＴごとの判定結果を出力することが
できるため、ＤＵＴを効率良くＤＵＴブロックに配線し
て、Ｉ／Ｏピンの使用効率を上げ、ＤＵＴの同時測定数
を向上させることができる。ＤＵＴの同時測定数は従来
の８個から１２個となり、１．５倍となる。
置は、ＤＵＴの信号ピン数がＤＵＴブロックのＩ／Ｏピ
ン数を上回っている場合に、１つのブロックにつき１つ
のＤＵＴの割合で前記各ＤＵＴを前記各ブロックに配線
し、各ブロックのＩ／Ｏピンに配線されなかった各ＤＵ
Ｔの信号ピンを別のブロックのＩ／Ｏピンに割り振って
配線しても、各ＤＵＴごとの判定結果を出力することが
できるため、ＤＵＴを効率良くＤＵＴブロックに配線し
て、Ｉ／Ｏピンの使用効率を上げ、ＤＵＴの同時測定数
を向上させることができる。ＤＵＴの同時測定数は従来
の８個から１２個となり、１．５倍となる。
【００４６】（第２の実施形態）次に、本発明の第２の
実施形態の半導体試験装置について説明する。
実施形態の半導体試験装置について説明する。
【００４７】図３は、本発明の第２の実施形態の半導体
試験装置の構成を示すブロック図である。本実施形態の
半導体試験装置の構成要素は、図２で示した半導体試験
装置と同じであり、構成もほぼ同じである。
試験装置の構成を示すブロック図である。本実施形態の
半導体試験装置の構成要素は、図２で示した半導体試験
装置と同じであり、構成もほぼ同じである。
【００４８】配線割り振り部７によって行われるＤＵＴ
ブロックＡ〜ＤとＤＵＴ８1〜８3の配線は図２の配線と
同じである。
ブロックＡ〜ＤとＤＵＴ８1〜８3の配線は図２の配線と
同じである。
【００４９】本実施形態における半導体試験装置と図２
の半導体試験装置と異なる点は、ＤＵＴブロックＢのＩ
／Ｏピン（１Ｂ〜３６Ｂ）の判定結果１７はデータ格納
メモリ４に格納されず、ＤＵＴブロックＢのＩ／Ｏピン
（１Ｂ〜４Ｂ）の判定結果１４と、ＤＵＴブロックＢの
Ｉ／Ｏピン（５Ｂ〜８Ｂ）の判定結果１５と、ＤＵＴブ
ロックＢのＩ／Ｏピン（９Ｂ〜１２Ｂ）の判定結果１６
は、ＤＵＴブロックＢから直接論理変数格納メモリ９に
格納される点である。
の半導体試験装置と異なる点は、ＤＵＴブロックＢのＩ
／Ｏピン（１Ｂ〜３６Ｂ）の判定結果１７はデータ格納
メモリ４に格納されず、ＤＵＴブロックＢのＩ／Ｏピン
（１Ｂ〜４Ｂ）の判定結果１４と、ＤＵＴブロックＢの
Ｉ／Ｏピン（５Ｂ〜８Ｂ）の判定結果１５と、ＤＵＴブ
ロックＢのＩ／Ｏピン（９Ｂ〜１２Ｂ）の判定結果１６
は、ＤＵＴブロックＢから直接論理変数格納メモリ９に
格納される点である。
【００５０】本実施形態の半導体試験装置では、ＤＵＴ
ブロックＢのＩ／Ｏピン（１Ｂ〜４Ｂ）の判定結果１４
と、ＤＵＴブロックＢのＩ／Ｏピン（５Ｂ〜８Ｂ）の判
定結果１５と、ＤＵＴブロックＢのＩ／Ｏピン（９Ｂ〜
１２Ｂ）の判定結果１６とをデータ格納メモリ４に格納
することなく直接論理変数格納メモリ９に格納するた
め、第１の実施形態に比べ、データ格納メモリ４への格
納処理の簡略化およびデータ格納メモリ４のメモリの効
率化を図ることができる。
ブロックＢのＩ／Ｏピン（１Ｂ〜４Ｂ）の判定結果１４
と、ＤＵＴブロックＢのＩ／Ｏピン（５Ｂ〜８Ｂ）の判
定結果１５と、ＤＵＴブロックＢのＩ／Ｏピン（９Ｂ〜
１２Ｂ）の判定結果１６とをデータ格納メモリ４に格納
することなく直接論理変数格納メモリ９に格納するた
め、第１の実施形態に比べ、データ格納メモリ４への格
納処理の簡略化およびデータ格納メモリ４のメモリの効
率化を図ることができる。
【００５１】
【発明の効果】以上説明したように本発明の半導体試験
装置は、ＤＵＴの信号ピン数がＤＵＴブロックのテスタ
ピン数を上回っている場合に、１つのブロックにつき１
つのＤＵＴの割合で前記各ＤＵＴを前記各ブロックに配
線し、各ブロックのテスタピンに配線されなかった各Ｄ
ＵＴの信号ピンを別のブロックのテスタピンに割り振っ
て配線しても、各ＤＵＴごとの判定結果を出力すること
ができるため、ＤＵＴを効率良くＤＵＴブロックに配線
して、テスタピンの使用効率を上げ、ＤＵＴの同時測定
数を向上し、試験の効率化を図ることができるという効
果を有する。
装置は、ＤＵＴの信号ピン数がＤＵＴブロックのテスタ
ピン数を上回っている場合に、１つのブロックにつき１
つのＤＵＴの割合で前記各ＤＵＴを前記各ブロックに配
線し、各ブロックのテスタピンに配線されなかった各Ｄ
ＵＴの信号ピンを別のブロックのテスタピンに割り振っ
て配線しても、各ＤＵＴごとの判定結果を出力すること
ができるため、ＤＵＴを効率良くＤＵＴブロックに配線
して、テスタピンの使用効率を上げ、ＤＵＴの同時測定
数を向上し、試験の効率化を図ることができるという効
果を有する。
【図１】本発明の第１の実施形態の半導体試験装置のＤ
ＵＴのデータピン数がＤＵＴブロックのＩ／Ｏピン数よ
り多い場合のＤＵＴブロックとＤＵＴの配線の様子を示
すブロック図である。
ＵＴのデータピン数がＤＵＴブロックのＩ／Ｏピン数よ
り多い場合のＤＵＴブロックとＤＵＴの配線の様子を示
すブロック図である。
【図２】本発明の第１の実施形態の半導体試験装置の構
成を示すブロック図である。
成を示すブロック図である。
【図３】本発明の第２の実施形態の半導体試験装置の構
成を示すブロック図である。
成を示すブロック図である。
【図４】従来の半導体試験装置のＤＵＴのデータ信号ピ
ン数がＤＵＴブロックのＩ／Ｏピン数を上回った場合の
ＤＵＴブロックとＤＵＴの配線の様子を示すブロック図
である。
ン数がＤＵＴブロックのＩ／Ｏピン数を上回った場合の
ＤＵＴブロックとＤＵＴの配線の様子を示すブロック図
である。
【図５】図４の配線をした場合の半導体試験装置の構成
を示すブロック図である。
を示すブロック図である。
１ 判定装置 ２、３ テストヘッド ４ データ格納メモリ ５ 論理回路 ６ 判定結果消去部 ７ 配線割り振り部 Ａ〜Ｐ ＤＵＴブロック ８1〜８12 ＤＵＴ ９ 論理変数格納メモリ １０ ＤＵＴ８1の判定結果 １１ ＤＵＴ８2の判定結果 １２ ＤＵＴ８3の判定結果 １３ Ｉ／Ｏピン（１Ａ〜３６Ａ）の判定結果 １４ Ｉ／Ｏピン（１Ｂ〜４Ｂ）の判定結果 １５ Ｉ／Ｏピン（５Ｂ〜８Ｂ）の判定結果 １６ Ｉ／Ｏピン（９Ｂ〜１２Ｂ）の判定結果 １７ Ｉ／Ｏピン（１Ｂ〜３６Ｂ）の判定結果 １８ Ｉ／Ｏピン（１Ｃ〜３６Ｃ）の判定結果 １９ Ｉ／Ｏピン（１Ｄ〜３６Ｄ）の判定結果 ２０ Ｉ／Ｏピン（１Ｄ〜４Ｄ）の判定結果 ２１ 判定装置 ２２ Ｉ／Ｏピン（１Ａ〜３６Ａ）の配線 ２３ Ｉ／Ｏピン（１Ｂ〜４Ｂ）の配線 ２４ Ｉ／Ｏピン（１Ｃ〜３６Ｃ）の配線 ２５ Ｉ／Ｏピン（１Ｄ〜４Ｄ）の配線 ２６ Ｉ／Ｏピン（５Ｂ〜８Ｂ）の配線 ２７ Ｉ／Ｏピン（９Ｂ〜１２Ｂ）の配線 ２８ Ｉ／Ｏピン（１Ｄ〜３６Ｄ）の配線
Claims (6)
- 【請求項１】 複数の被測定デバイスを同時に測定可能
な半導体試験装置において、 複数の均等なブロックから構成されており、前記各被測
定デバイスの信号ピンからの出力信号を前記各ブロック
のテスタピンから入力し、前記出力信号と前記出力信号
の期待値とを照合して、該照合結果を前記各ブロックの
テスタピンの判定結果として出力する測定手段と、 前記被測定デバイスの信号ピン数が前記ブロックのテス
タピン数を上回っている場合に、１つの前記ブロックに
つき１つの前記被測定デバイスを割り振って前記各被測
定デバイスの信号ピンを前記各ブロックのテスタピンに
配線し、前記各被測定デバイスをいくつかのグループに
まとめ、該グループに属する前記各被測定デバイスの信
号ピンのうち前記各ブロックのテスタピンに配線されな
かった全ての信号ピンを前記各グループごとに前記各被
測定デバイスに割り振られたブロックとは別の各ブロッ
クのテスタピンに割り振って配線する配線割り振り手段
と、 前記各ブロックのテスタピンの判定結果を格納する判定
結果格納手段と、 前記別の各ブロックのテスタピンの判定結果を格納する
前記判定結果格納手段の領域を消去することにより、前
期判定結果格納手段からの前記別の各ブロックのテスタ
ピンの判定結果の出力を無効にする判定結果消去手段
と、 前記別の各ブロックのテスタピンの判定結果を論理変数
に合成して、前記論理変数を格納する論理変数格納手段
と、 前記判定結果格納手段に格納された前記各ブロックのテ
スタピンの判定結果および前記論理変数格納手段に格納
された前記別の各ブロックのテスタピンの判定結果を入
力とし、前記各被測定デバイスのうちのある被測定デバ
イスに対して割り振られたブロックのテスタピンおよび
前記別の各ブロックのテスタピンのうち前記ある被測定
デバイスの信号ピンが割り振られたテスタピンの判定結
果が全て合格であれば前記ある被測定デバイスの判定結
果を合格とし、前記各被測定デバイスのうちのある被測
定デバイスに対して割り振られたブロックのテスタピン
および前記別のブロックのテスタピンのうち前記ある被
測定デバイスの信号ピンが割り振られたテスタピンの判
定結果の中に１つでも不合格があれば前記ある被測定デ
バイスの判定結果を不合格とし、前記各被測定デバイス
ごとの判定結果を出力する論理演算手段とを有すること
を特徴とする半導体試験装置。 - 【請求項２】 前記別の各ブロックのテスタピンの判定
結果を含む全ての前記ブロックのテスタピンの判定結果
が前記判定結果格納手段に一旦格納された後に、前記別
の各ブロックのテスタピンの判定結果は前記判定結果格
納手段から出力され、前記論理変数格納手段に格納され
る請求項１記載の半導体試験装置。 - 【請求項３】 前記別の各ブロックのテスタピンの判定
結果を除く全ての前記ブロックのテスタピンの判定結果
が前記判定結果格納手段に格納され、前記別の各ブロッ
クのテスタピンの判定結果は前記別の各ブロックから出
力されて前記論理変数格納手段に格納される請求項１記
載の半導体試験装置。 - 【請求項４】 前記被測定デバイスがメモリＩＣである
請求項１から３のいずれか１項記載の半導体試験装置。 - 【請求項５】 被測定デバイスの信号ピン数が半導体試
験装置の測定部を構成する均等なブロックのテスタピン
数を上回っている場合に、１つの前記ブロックにつき１
つの前記被測定デバイスを割り振って前記各被測定デバ
イスを前記各ブロックに配線し、前記各被測定デバイス
をいくつかのグループにまとめ、該グループに属する信
号ピンのうち前記各ブロックのテスタピンに配線されな
かった全ての信号ピンを前記各グループごとに前記各被
測定デバイスに割り振られたブロックとは別の各ブロッ
クのテスタピンに割り振って配線し、 各被測定デバイスの信号ピンの出力信号を前記出力信号
の期待値と照合した結果を前記各ブロックおよび前記別
のブロックのテスタピンの判定結果として求め、前記各
被測定デバイスのうちのある被測定デバイスに対して割
り振られたブロックのテスタピンおよび前記別の各ブロ
ックのテスタピンのうち前記ある被測定デバイスの信号
ピンが割り振られたテスタピンの判定結果が全て合格で
あれば前記ある被測定デバイスの判定結果を合格とし、
前記各被測定デバイスのうちのある被測定デバイスに対
して割り振られたブロックのテスタピンおよび前記別の
ブロックのテスタピンのうち前記ある被測定デバイスの
信号ピンが割り振られたテスタピンの判定結果の中に１
つでも不合格があれば前記ある被測定デバイスの判定結
果を不合格とする半導体試験方法。 - 【請求項６】 前記被測定デバイスがメモリＩＣである
請求項５記載の半導体試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11217386A JP2001043696A (ja) | 1999-07-30 | 1999-07-30 | 半導体試験装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11217386A JP2001043696A (ja) | 1999-07-30 | 1999-07-30 | 半導体試験装置および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001043696A true JP2001043696A (ja) | 2001-02-16 |
Family
ID=16703374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11217386A Pending JP2001043696A (ja) | 1999-07-30 | 1999-07-30 | 半導体試験装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001043696A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008298458A (ja) * | 2007-05-29 | 2008-12-11 | Yokogawa Electric Corp | 半導体試験装置 |
| WO2010061523A1 (ja) * | 2008-11-26 | 2010-06-03 | 株式会社アドバンテスト | 試験方法及びそれに用いられるプログラム製品 |
| JP2015169461A (ja) * | 2014-03-05 | 2015-09-28 | 日置電機株式会社 | 抵抗測定装置および基板検査装置 |
-
1999
- 1999-07-30 JP JP11217386A patent/JP2001043696A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008298458A (ja) * | 2007-05-29 | 2008-12-11 | Yokogawa Electric Corp | 半導体試験装置 |
| WO2010061523A1 (ja) * | 2008-11-26 | 2010-06-03 | 株式会社アドバンテスト | 試験方法及びそれに用いられるプログラム製品 |
| US8185339B2 (en) | 2008-11-26 | 2012-05-22 | Advantest Corporation | Test method and program product used therefor |
| JP2015169461A (ja) * | 2014-03-05 | 2015-09-28 | 日置電機株式会社 | 抵抗測定装置および基板検査装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7356435B2 (en) | Semiconductor test apparatus and control method therefor | |
| US20020199142A1 (en) | Semiconductor programming and testing method and apparatus | |
| US6404218B1 (en) | Multiple end of test signal for event based test system | |
| KR19990018125A (ko) | Ic칩 검사용 테스터데이타 압축방법과 그 압축장치 및 ic칩용 테스터장치와 그 테스터방법 | |
| US7114110B2 (en) | Semiconductor device, and the method of testing or making of the semiconductor device | |
| KR100544213B1 (ko) | 데이터 직렬변환기를 구비한 반도체 테스터 | |
| KR100891328B1 (ko) | 병렬 타입 반도체 집적회로 테스트 시스템 및 병렬 타입반도체 집적회로 테스트 방법 | |
| KR101203264B1 (ko) | 시험장치 | |
| TW201901167A (zh) | 元件之檢查方法 | |
| KR100506776B1 (ko) | 반도체 검사 시스템용 데이터 결함 메모리 압축 | |
| JP2001043696A (ja) | 半導体試験装置および方法 | |
| KR100660640B1 (ko) | 웨이퍼 자동선별 테스트를 위한 데이터 기입 장치 및 방법 | |
| JPH08107185A (ja) | 半導体記憶装置 | |
| JPH11211793A (ja) | Ｉｃ試験装置 | |
| US6611935B1 (en) | Method and system for efficiently testing circuitry | |
| JPH08110371A (ja) | 半導体集積回路検査装置のテストパターンメモリの制御方式 | |
| KR101068568B1 (ko) | 반도체 장치의 테스트용 인터페이스 보드 | |
| JP4863547B2 (ja) | Ｂｉｓｔ回路内蔵半導体集積回路装置 | |
| JPH0252446A (ja) | 集積回路の試験装置 | |
| JP2000091388A (ja) | Ｉｃ試験装置の救済判定方式 | |
| JP2002286800A (ja) | 半導体試験装置 | |
| JP3145283B2 (ja) | Ｉｃ試験装置のレジスタデータ書込み方式 | |
| JP2000195296A (ja) | メモリ試験装置 | |
| JP2004156976A (ja) | 半導体集積回路のテスト方法、プローブカード、半導体集積回路装置と半導体集積回路装置の製造方法 | |
| JP2008287813A (ja) | Ｉｃ試験装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |