KR100506776B1

KR100506776B1 - 반도체 검사 시스템용 데이터 결함 메모리 압축

Info

Publication number: KR100506776B1
Application number: KR10-2001-0018491A
Authority: KR
Inventors: 리안토니; 라쥬멘로치트; 턴퀴스트제임스알렌; 스가모리시게루
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 2000-04-08
Filing date: 2001-04-07
Publication date: 2005-08-10
Also published as: JP2001311762A; CN1243250C; KR20010090769A; US6578169B1; DE10115572A1; CN1320823A

Abstract

검사 대상의 반도체 디바이스(DUT : semiconductor device under test)를 검사하기 위한 반도체 검사 시스템은 압축 기법을 사용하여 메모리 용량이 적은 데이터 결함 메모리에 결함 데이터를 저장할 수 있다. 반도체 검사 시스템은, DUT를 검사하기 위해 DUT에 공급되는 검사 패턴을 생성하도록 내부에 패턴 데이터를 저장하기 위한 패턴 메모리; 예상 신호와 DUT의 출력 신호를 비교하여 DUT의 출력 신호를 평가하고, 두 신호가 일치하지 않은 경우에 결함 데이터를 생성하는 수단; 출력 신호와 예상 신호 간의 불일치로 인하여 생성된 결함 데이터를 저장하기 위한 데이터 결함 메모리; 및 패턴 메모리의 복수의 어드레스들의 각 그룹에 대하여 생성된 결함 데이터가 데이터 결함 메모리의 대응하는 어드레스에 소정의 압축율로 저장되도록 제1 검사 실행 시 패턴 메모리의 복수의 어드레스를 데이터 결함 메모리의 단일의 어드레스에 할당하고, 결함 데이터가 검출된 패턴 메모리의 복수의 어드레스들의 그룹에 대해서만 패턴 메모리와 데이터 결함 메모리 간의 어드레스 압축없이 제2 검사 실행을 수행하기 위한 압축 수단을 포함한다.

Description

반도체 검사 시스템용 데이터 결함 메모리 압축{DATA FAILURE MEMORY COMPACTION FOR SEMICONDUCTOR TEST SYSTEM}

본 발명은 반도체 디바이스를 검사하기 위한 반도체 검사 시스템에 관한 것으로서, 보다 상세히는 검사 결과에 대한 정보를 축소시키지 않으면서 데이터 결함 메모리의 용량을 실질적으로 감소시킬 수 있는 방식으로 데이터 결함 메모리에 검사 결과를 저장하기 위한 방법 및 구조가 채용되는 반도체 검사 시스템에 관한 것이다.

IC 검사기 등의 반도체 검사 시스템을 사용하여 IC 및 LSI 등의 반도체 디바이스를 검사하는 경우, IC 검사기에 의해 생성된 검사 신호나 검사 패턴이 소정의 검사 타이밍에서 적절한 핀을 통하여 검사될 반도체 IC 디바이스에 제공된다. IC 검사기는 검사 대상의 IC 디바이스가 검사 신호에 응하여 출력한 신호를 수신한다. 출력 신호가 소정의 타이밍에서 스트로브되거나 스트로브 신호에 의해 샘플링되어, 소정의 임계 전압과 비교되고 또한 예상 데이터와 비교됨으로써, IC 디바이스가 정확하게 기능하고 있는 지를 판단한다.

통상적으로, 검사 신호 및 스트로브 신호의 타이밍은 반도체 검사 시스템의 검사기 속도나 검사기 사이클과 관련하여 규정된다. 이러한 검사 시스템은, 검사 신호 및 스트로브 신호를 생성하기 위한 검사 데이터가 각 검사 사이클과 관련하여 규정된 파형 데이터, 타이밍 데이터, 및 벡터를 포함하는 경우에, 종종 사이클 기반의 검사 시스템이라 지칭된다. 사이클 기반의 검사 시스템은 검사 시스템의 메모리 용량을 절감할 수는 있지만, 검사 핀으로의 검사 데이터의 할당 및 검사 데이터 기술(description)이 복잡하므로, 결과적으로 복잡한 하드웨어와 소프트웨어가 요구된다.

소정의 검사 신호와 스트로브 신호가 개별적인 핀을 기본으로 해서 직접 이벤트 메모리로부터의 이벤트 데이터에 의해 생성되는 경우에, 이러한 다른 유형의 검사 시스템은 이벤트 기반의 검사 시스템이라 지칭된다. 이벤트 기반의 검사 시스템에 있어서, 검사 대상의 반도체 디바이스를 검사하기 위해 사용되는 신호의 논리 상태에 임의의 변화가 있는 이벤트의 개념이 채용된다. 이러한 변화는, 예컨대 검사 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge) 또는 스트로브 신호의 타이밍 에지이다. 이벤트 기반의 검사 시스템은 내부에 매우 큰 용량의 데이터 메모리를 필요로 할 수 있지만, 데이터 기술 및 데이터 처리는 사이클 기반의 검사 시스템보다 훨씬 간단하다. 따라서, 이벤트 기반의 검사 시스템이, 각각의 핀이 자유롭게 할당될 수 있고 독립적으로 동작할 수 있는 핀별 구조로 된 향후의 검사 시스템으로서 보다 적절하다.

본 발명은 이벤트 기반의 검사 시스템에 유리하게 적용될 수 있고, 이하 이벤트 기반의 검사 시스템에 관하여 주로 설명될 것이다. 그러나, 본 발명은 이벤트 기반의 검사기에 한정되는 것이 아니라, 임의의 종류의 반도체 검사 시스템에도 적용될 수 있는 기본 개념임을 유의해야 한다.

도 1은 반도체 검사 시스템의 기본 구조를 도시하는 개략도이다. 이 구조는, 기본적으로, 상술한 사이클 기반의 검사 시스템과 이벤트 기반의 검사 시스템 모두에 동일하다. 도 1의 검사 시스템은 호스트 컴퓨터(12), 패턴 메모리(13), 이벤트 제어기 (파형 포맷기, 14), 핀 전자부(pin electronics, 15), 데이터 결함 메모리(data failure memory : DFM, 16), 어드레스 생성기(17), 및 패턴 비교기(18)를 포함한다. 도 1의 반도체 검사 시스템은, 핀 전자부(15)에 접속되고, 전형적으로 랜덤 액세스 메모리(RAM)와 플래시 메모리 등의 메모리 IC, 마이크로 프로세서와 디지털 신호 프로세서 등의 논리 IC, 또는 시스템 온 칩(system-on-a-chip) IC 등의 시스템 IC인 검사 대상의 반도체 디바이스(semiconductor device under test : DUT, 19)를 평가한다.

호스트 컴퓨터의 일례는 내부에 유닉스(UNIX) 운영 시스템을 구비한 워크 스테이션이다. 호스트 컴퓨터(12)는 사용자가 검사의 개시와 정지 동작을 지시하거나, 검사 프로그램 및 여러 가지 검사 조건들을 로드하거나, 검사 결과의 분석을 수행할 수 있도록 하는 사용자 인터페이스로서의 기능을 한다. 호스트 컴퓨터(12)는 시스템 버스(도시되지 않음)를 통해서 하드웨어 검사 시스템과 인터페이스로 접속된다.

패턴 메모리(13)는 검사 신호(검사 패턴)와 스트로브 신호를 생성하기 위한 이벤트 타이밍 데이터 및 이벤트 타입 데이터 등의 패턴 데이터를 저장한다. 데이터 결함 메모리(DFM, 16)는 패턴 비교기(18)로부터 DUT(19)의 결함 데이터와 같은 검사 결과를 저장한다. 어드레스 생성기(17)는 검사 동작 중에 패턴 메모리(13)와 DFM(16)을 액세스하기 위한 어드레스 데이터를 제공한다.

이벤트 제어기(14)는 패턴 메모리(13)로부터 패턴 데이터를 수신하여, 패턴 데이터에 의해 재생되는 이벤트에 기초하여 검사 신호 및 스트로브 신호를 생성한다. 이와 같이 생성된 검사 신호와 스트로브 신호는 핀 전자부(15)를 통해서 DUT(19)에 제공된다. 기본적으로, 핀 전자부(15)는, DUT(19)에 관한 입출력 관계를 설정하도록 스위치 뿐만 아니라 드라이버와 아날로그 비교기를 각각 포함하는 다수의 소자들로 형성되어 있다.

검사 패턴의 결과로 얻은 DUT(19)로부터의 응답 신호는, 핀 전자부(15) 내의 아날로그 비교기에 의해 소정의 임계 전압 레벨을 참조하여 논리 신호로 변환된다. 그 결과로 얻은 논리 신호(DUT 출력 데이터)는 패턴 비교기(18)에 의해 이벤트 제어기(14)로부터의 예상 출력 데이터와 비교된다. DUT 출력 데이터와 예상 출력 데이터 간의 불일치가 검출되면, 에러 표시가 패턴 메모리(14)의 어드레스에 대응하는 DFM(data failure memory)에 저장된다. 에러 데이터(결함 데이터)는 스트로브 포인트에서의 디바이스 출력 핀의 실제값을 나타내거나, 정상(pass) 또는 고장(fail)을 나타내는 단일의 비트일 수 있다.

검사 기술자와 설계 기술자는 DFM(16)의 결함 데이터를 사용하여, 디바이스의 설계와 기능의 정확도를 분석한다. 통상적으로, DFM(16)의 용량은 패턴 메모리(13)의 용량과 동일하다. 패턴 메모리(13)와 DFM(16)은 디바이스의 검사 단계 시 어드레스 생성기(17)로부터의 동일한 어드레스 데이터에 의해 액세스된다. 따라서, 디바이스 검사 이후의 결함 분석 단계에서, DFM(16)의 결함 데이터에 대한 스캐닝(scanning)은, DUT 출력에서 결함을 야기하는 패턴 메모리(13)의 패턴 데이터(검사 신호)의 위치를 산출한다.

도 2는 패턴 메모리(13)와 DFM(data failure memory, 16) 간의 이러한 일대일 관계를 도시한다. 예를 들어, DFM(16)의 "위치 2"에서 결함이 검출되면, 패턴 메모리의 "위치 2"가 결함을 야기한다는 것을 가리킨다. 따라서, 패턴 메모리(13)와 DFM은 메모리 위치면에서 일대일 대응이다. 종래 기술의 이러한 시스템 구성은, DFM의 메모리 용량과 패턴 메모리의 메모리 용량이 동일할 것을 요구하므로, 비용이 많이 든다.

이러한 문제에 대한 종래의 해결 방안의 일례가 도 3의 개략도에 도시되어 있다. 이 예에서, 검사 시스템은 패턴 메모리의 용량보다 매우 적은 용량을 갖는 데이터 결함 메모리(DFM)를 사용한다. 검사 패턴이 DFM의 용량보다 길면, 패턴 메모리로부터의 검사 패턴은, DFM의 용량과 동일하거나 그보다 적은 크기로 각각 이루어진 복수의 검사 패턴 블럭들로 분할되어야 한다. 도 3에 있어서, DFM이 N개 위치(어드레스)의 용량을 가지므로, 패턴 메모리의 N개의 위치에 각각 대응하는 검사 패턴의 복수의 블럭들이 개별적으로 생성되어야 한다.

즉, 검사 프로그램의 제1 실행 시에는, 1-N의 패턴 메모리 위치들로부터 검사 패턴이 생성되는 한편, DFM은 1-N의 메모리 위치들의 검사 결과를 수집한다. 만일 DFM에서 결함이 검출되면, 결함 분석이 수행될 수 있다. 만일 결함이 없으면, 검사는 N개의 메모리 위치에 대응하는 검사 패턴의 다음 블럭으로 진행한다. 따라서, 검사 프로그램의 제2 실행 시에는, N+1로부터 2N까지의 검사 패턴이 생성되는 한편, DFM은 1-N의 위치들의 검사 결과를 수집한다. 이와 같이, 검사 프로그램의 각각의 실행에서, DFM 어드레스는 패턴 메모리의 N개의 위치들에 맵핑된다. 이러한 종래의 해결 방안은, 특히 결함 메모리 분석이 요구되는 경우에, 반도체 디바이스를 검사하는 시간을 증가시킨다는 점이 명백하다.

따라서, 본 발명의 목적은, 패턴 메모리의 용량보다 실질적으로 적은 메모리 용량을 갖는 데이터 결함 메모리(DFM)에, 검사 대상의 반도체 디바이스의 결함 정보를 저장하기 위한 수단을 구비하는 반도체 검사 시스템을 제공하는 것이다.

본 발명의 다른 목적은, 제1 검사 실행 시에 검사 대상의 반도체 디바이스에 관한 결함 데이터를 소정의 압축율로 저장하고, 결함 데이터를 검색하며, 제1 검사 실행 시에 데이터 결함 메모리에서 검출된 결함 데이터에 대응하는 특정한 범위의 검사 패턴에 대해서만 압축없이 제2 검사 실행을 수행할 수 있는 반도체 검사 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은, 검사 대상의 반도체 디바이스에 관한 결함 데이터를, 패턴 메모리로부터의 패턴 데이터에 의해 발생된 이벤트의 수에 관한 소정의 압축율로 저장할 수 있는 반도체 검사 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은, 검사 대상의 반도체 디바이스에 관한 결함 데이터를, 패턴 메모리부터의 패턴 데이터에 의해 생성된 검사 패턴의 시간 길이에 관한 소정의 압축율로 저장할 수 있는 반도체 검사 시스템을 제공하는 것이다.

본 발명은, 검사 신호를 검사 대상의 반도체 디바이스(DUT)에 제공하고 스트로브 신호의 타이밍에서 DUT의 출력을 평가함으로써, DUT의 검사 시, 그 내부의 결함 데이터를 캡쳐하기 위한 데이터 결함 메모리(DFM)를 압축하는 구조 및 방법을 채용하는 반도체 검사 시스템이다. DUT의 출력 데이터가 예상 신호와 일치하지 않은 경우, 결함 데이터는 DFM에 저장된다. 단일의 압축 방법을 이용하면, DFM의 크기가, 검사 신호를 생성하기 위해 패턴 데이터를 저장하는 패턴 메모리의 용량보다 훨씬 작게 될 수 있다.

본 발명에 있어서, 반도체 검사 시스템은, DUT를 검사하기 위해 DUT에 공급되는 검사 패턴을 생성하도록 내부에 패턴 데이터를 저장하기 위한 패턴 메모리; 예상 신호와 DUT의 출력 신호를 비교함으로써 DUT의 출력 신호를 평가하고, 상기 두 신호가 일치하지 않은 경우에 결함 데이터를 생성하기 위한 수단; 출력 신호와 예상 신호 간의 불일치로 인하여 생성된 결함 데이터를 저장하기 위한 데이터 결함 메모리; 및 패턴 메모리의 복수의 어드레스들의 각 그룹에 대하여 발생된 결함 데이터가 데이터 결함 메모리의 대응하는 어드레스에 소정의 압축율로 저장되도록 제1 검사 실행 시 패턴 메모리의 복수의 어드레스를 데이터 결함 메모리의 단일의 어드레스에 할당하고, 데이터 결함 메모리에서 결함 데이터가 검출된 패턴 메모리의 복수의 어드레스들의 그룹에 대해서만 패턴 메모리와 데이터 결함 메모리 간의 어드레스 압축없이 제2 검사 실행을 수행하기 위한 압축 수단을 포함한다.

본 발명의 일 특성에 있어서, 패턴 메모리와 데이터 결함 메모리 간의 압축율은 패턴 메모리로부터의 패턴 데이터에 의해 발생된 이벤트의 수와 데이터 결함 메모리의 어드레스에 의해 결정된다. 그러한 시간 동안, 결함 데이터를 축적하는 한편, 검사 시스템에 의해 발생된 이벤트의 수를 카운트하는 수단이 제공된다. 이벤트의 수가 압축율에 의해 특정된 값에 도달하면, 축적된 결함 데이터가 데이터 결함 메모리에 전송되어 특정된 위치에 저장된다.

본 발명의 다른 특성에 있어서, 패턴 메모리와 데이터 결함 메모리 간의 압축율은 패턴 메모리로부터의 패턴 데이터에 의해 생성된 검사 패턴의 시간 길이와 데이터 결함 메모리의 어드레스에 의해 결정된다. 그러한 시간 동안, 결함 데이터를 축적하는 한편, 패턴 메모리로부터의 패턴 데이터에 기초하여 생성된 검사 패턴의 시간 길이를 측정하는 수단이 제공된다. 검사 패턴의 시간 길이가 압축율에 의해 특정된 값에 도달하면, 축적된 결함 데이터는 데이터 결함 메모리에 전송되어 특정된 위치에 저장된다.

본 발명에 따르면, 반도체 검사 시스템은 압축 방법을 사용하여 적은 용량의 데이터 결함 메모리(DFM)에 검사 대상의 디바이스의 결함 정보를 수집할 수 있다. 본 발명의 일 특성으로서, 결함 데이터는, 패턴 메모리로부터의 패턴 데이터에 의해 발생된 특정한 수의 이벤트가 DFM의 단일의 어드레스에 할당되는 이벤트 압축 방법으로 DFM에 캡쳐된다. 본 발명의 다른 특성으로서, 결함 데이터는, 패턴 메모리로부터의 패턴 데이터에 의해 생성된 특정한 시간 길이의 검사 패턴이 DFM의 단일의 어드레스에 할당되는 시간 압축 방법으로 DFM에 캡쳐된다. 압축 모드에서 결함이 검출된 경우, 검사 패턴의 수 또는 검사 패턴의 시간 길이의 검사 패턴의 범위에 대하여 압축없이 즉, 압축율 "1"로써 제2 검사가 수행되어, 검사 시스템은 검사 신호와 일대일 관계로 결함 데이터를 캡쳐할 수 있다.

도 4a 및 도 4b는 이벤트 압축 방법을 사용하는 본 발명의 제1 실시예를 도시하는 개략도이다. 도 4a는 제1 검사 실행 시의 패턴 메모리와 데이터 결함 메모리(DFM : data failure memory) 간의 관계의 일례를 도시하고, 도 4b는 검사 시스템의 제2 검사 실행 시의 패턴 메모리와 데이터 결함 메모리 간의 관계를 도시한다.

제1 실시예에서는, 검사 시스템에 의해 발생되는 이벤트(검사 패턴의 에지)의 수를 참조하여 데이터 압축이 수행된다. 이러한 이벤트는 패턴 메모리의 패턴 데이터에 기초하여 발생된다. 도 4a의 예에서는, 제1 검사 실행 시 매 100개의 이벤트에 대응하는 결함 정보가 DFM의 한 위치에 축적된다. 따라서, 이 예에서의 압축율은 "100"이다. 도 4b의 제2 검사 실행 시에는, 제1 검사 실행 시 DFM에서 결함이 검출되었음을 나타내는 100개의 이벤트 영역만이 압축없이 재검사된다.

보다 상세히는, 도 4a에서, DFM의 메모리 위치(어드레스) "1"은 이벤트 1-99 동안 검출된 결함 데이터에 할당되고, DFM의 메모리 위치 "2"는 이벤트 100-199에 대응하는 결함 데이터에 할당되며, DFM의 메모리 위치 "3"은 이벤트 200-299에 할당된다. 이러한 방식으로, 100개의 이벤트 각각의 결함들이 DFM의 단일의 위치에 하나의 결함으로써 저장된다. 본 예에서는 압축율이 100이므로, 패턴 메모리의 메모리 크기보다 100배 적은 메모리 크기를 갖는 DFM이 사용될 수 있다.

본 예에서는, 제1 검사 실행 시 DFM의 위치 "2"에서 결함이 검출되었다고 가정하자. 이 단계에서는, DFM의 결함 데이터가 단순히 이벤트 100-199의 영역에 결함이 있다는 것만을 나타내므로, 어느 특정 이벤트가 결함을 발생시키는 것인지는 알 수 없다. 그러므로, 결함과 결함을 야기하는 이벤트 간의 정확한 관계를 알아내기 위해, 압축하지 않고 즉, 압축율을 "1"로 하여 이벤트 100-199에 대하여 제2 검사 실행이 수행된다. 따라서, 이벤트 100으로부터 이벤트 199까지의 100개의 이벤트에 대하여, DFM의 메모리 위치 1-100은 도 4b에 도시된 바와 같이 일대일 관계로 할당되므로, 특정 이벤트에 대한 결함이 검출된다.

도 5는 상술한 기능을 달성하기 위한, 도 5에 도시된 반도체 검사 시스템의 구조의 일례를 도시한다. 본 예에서, 반도체 검사 시스템은 이벤트 제어기(13)와 DFM(16) 사이에 이벤트 트랙커(23)와 DFM 제어 논리(25)를 포함한다. 이벤트 트랙커(23)는 DFM에 결함 데이터를 저장하기 위한 전반적인 동작을 제어한다. 이벤트 트랙커(23)는 이벤트 제어기(13)로부터 수신된 이벤트의 수를 검출한다. DFM 제어 논리(25)는, 이벤트 트래커(23)의 제어 하에, 검출된 이벤트의 수와 특정 압축율에 기초하여 DFM(16)의 액세스를 제어한다.

도 6은 본 발명의 일 실시예에서 사용되는 DFM 제어 논리(25)의 보다 상세한 구조의 일례를 도시한다. 이벤트 트랙커(23)는 이벤트 제어기(13)에 의해 발생된 이벤트를 수신하고, DFM 제어 논리(25)를 제어한다. 또한, 이벤트 트랙커(23)는 패턴 비교기(18, 도 1)로부터 결함 데이터와 같은 비교 결과를 수신한다. 본 예에서, DFM 제어 논리(25)는 결함 축적기(FA : fail accumulator, 31 및 32), 다중화기(34), DFM 제어기(35), 다운 카운터(36), 및 CR(compaction ratio : 압축율) 레지스터(38)를 포함한다. 본 예에서, 2개의 결함 축적기(FA, 31 및 32)는 이벤트 트랙커(23)를 통해 패턴 비교기로부터의 결함 데이터를 교대로 저장하는 데 (세트) 사용된다. DFM 제어 논리(25)는, 카운트된 이벤트 수가 CR 레지스터(38)의 압축율에 의해 특정된 수에 도달하면, FA(31) 및 FA(32)에 축적된 결함 데이터가 DFM(16)에 선택적으로 저장되도록, DFM(16)의 액세스를 제어한다.

도 6의 배치에 있어서, CR 레지스터(38)는 도 4a의 "100"과 같은 압축율을 다운 카운터(36)에 공급한다. 압축율 "100"은 이벤트 트랙커(23)로부터의 로드 명령에 의해 다운 카운터(36)에 로드되고, 이벤트 트랙커(23)를 통해 수신된 이벤트에 의해 미리 설정된 값 "100"이 역으로 카운트된다. 다운 카운터(36)의 카운트값이 0에 도달하면 즉, 100개의 이벤트가 도 1 또는 도 5의 이벤트 제어기(13)에 의해 발생되면, 이벤트 트랙커(23)는, DFM에 대한 어드레스 데이터가 1씩 증분되도록 제어 신호를 DFM 제어기(35)로 보낸다. 동시에, 다중화기(34)를 통해 FA(31) 또는 FA(32)에 축적된 결함 데이터가 DFM(16)의 특정 어드레스에 저장된다.

본 예에서, 2개의 결함 축적기(FA, 31 및 32)는 내부에 결함 데이터를 정확하게 수집하는 한편, 축적된 결함 데이터를 DFM으로 전송하는 데 사용된다. 따라서, 이러한 동작이 단일의 축적기에 의해 이루어질 수 있는 경우에는, 단일의 축적기로도 족하다. 상술한 바와 같이 2개의 결함 축적기(FA)를 사용하는 경우에, 이벤트 트랙커(23)는, 결함 축적기(FA)들 중 하나를 선택하여 데이터를 DFM(16)으로 전송하도록 다중화기(34)에 선택 신호를 제공한다. 선택된 결함 축적기(FA)는 그 내용을 소거하는 (리셋) 한편, 다른 결함 축적기(FA)는 또 다른 100개의 이벤트 세트에 대하여 그 내부에 결함 데이터를 축적한다 (세트). 이러한 프로세스를 반복함으로써, 도 4a에 도시된 방식으로 "100"과 같은 특정 압축율의 결함 데이터를 얻는다.

제1 검사 실행 후, 도 4a에 도시된 바와 같이 제2 그룹의 100개의 이벤트와 같이 100개의 이벤트 단위에 관하여 DFM(16)의 결함을 검출하는 경우에, 도 4b에 도시된 바와 같이, 압축하지 않고 즉, 압축율을 "1"로 하여 제2 그룹의 100개의 이벤트에 대하여만 제2 검사 실행이 수행된다. 따라서, 제2 검사 실행 시, CR 레지스터(38)는 압축율 "1"을 다운 카운터(36)에 제공하여, 각 이벤트 발생 시 DFM(16)에 대한 어드레스 데이터가 증분되고, 결함 데이터가 DFM으로 전송된다. 따라서, 결함 데이터는 검사 시스템에 의해 발생된 이벤트와 일대일 관계로 DFM의 해당 어드레스에 저장된다.

상술한 이벤트 압축 방법은 이벤트들을 동일한 수로 나눈 데이터 핀(검사기 핀 또는 검사 채널)에 대하여 효과적이다. 공지된 바와 같이, 반도체 검사 시스템은, 다수의 디바이스 핀을 구비하는 반도체 디바이스를 검사하기 위해서, 수백 개의 핀 등 다수의 데이터 핀(검사기 핀 또는 검사 채널)을 구비한다. 각각의 데이터 핀들은 검사 패턴이 대응하는 디비아스 핀에 제공되도록 도 1에 도시된 바와 같이 구성된다. 디바이스 핀에 제공되는 검사 패턴들이 항상 동일하지 않기 때문에, 데이터 핀들 중에는 이벤트 수가 다를 수 있다. 이러한 상황에서, 상술된 이벤트 압축 방법은 DFM에서 결함 데이터를 수집할 때 에러를 수반할 수 있다.

그러므로, 본 발명의 제2 실시예는 제1 실시예의 이벤트 압축 방법에 결부된 문제를 해결하기 위해 고안되었다. 제2 실시예는, 검사 패턴이 동일한 특정의 시간 길이를 각각 갖는 복수의 그룹으로 분할되는 시간 압축 방법을 사용한다. 데이터 핀들 간의 하나의 공통 파라미터는 검사 시간이다. 각각의 데이터 핀의 이벤트의 수에 상관없이, 동일한 그룹에 속하는 모든 데이터 핀은 동시에 시작하고 정지한다. 따라서, 본 발명의 시간 압축 방법에 있어서, 제1 검사 실행 시 결함 데이터는 검사 패턴의 특정의 시간 길이 동안 DFM의 단일의 메모리 위치에 할당된다. 그 다음, 제2 검사 실행 시, 결함 데이터를 DFM에 저장되도록 한 시간 길이의 검사 패턴만이 압축없이 재검사된다.

본 예는 도 4a 및 도 4b의 예와 유사한 도 7a 및 도 7b에 도시되어 있다. 도 7a 및 도 7b에서는, 이벤트의 수 대신에 검사 패턴의 시간 길이가 복수의 그룹으로 분할되는데, 각 그룹은 동일한 시간 길이를 갖는다. 예를 들면, 도 7에서, 패턴 메모리로부터의 검사 패턴이 여러 개의 검사 패턴으로 나뉘는데, 나뉜 검사 패턴들 각각은 100 밀리세컨드(㎳)의 패턴 시간 길이를 갖는다. 100㎳의 검사 패턴 각각은 DFM의 단일의 위치(어드레스)에 할당된다.

그러므로, 제1 검사 실행 시, 100㎳ 검사 패턴 각각에 대한 결함 데이터는 DFM(16)의 할당 위치(어드레스)에 저장된다. 예를 들면, 검사 패턴의 0-99㎳ 동안에 검출된 결함 데이터는 위치 "0"에 저장되고, 검사 패턴의 100-199㎳ 동안에 검출된 결함 데이터는 위치 "1"에 저장되며, 검사 패턴의 200-299㎳ 동안에 검출된 결함 데이터는 위치 "2"에 저장되는 등이 된다. 이러한 프로세스를 반복함으로써, 제1 검사 실행 시 전체 패턴 길이에 대한 결함 데이터가 DFM에 저장된다.

DFM의 임의의 위치에 검출된 결함 데이터가 있으면, 제2 검사 실행 시에는 결함 데이터에 대응하는 검사 패턴 길이만이 압축없이 재검사된다. 도 7b는 검사 패턴의 시간 길이와 DFM의 어드레스 간의 관계를 도시한다. 본 예에서, DFM의 어드레스 각각은 1㎳ 패턴 길이로, 다시 말하면, 압축없이 즉, 압축율을 "1"로 하여 할당된다. 따라서, 제2 검사 실행 시 획득된 결함 데이터를 조사함으로써, 보다 정확한 결함 분석이 수행될 수 있다.

도 8은 본 발명의 제2 실시예에 사용되는 DFM 제어 논리(25₂)의 보다 상세한 구조의 일례를 도시한다. 도 8의 구조는 시간 카운터(42)를 제외하면 도 6의 구조와 거의 동일하다. 즉, 도 6의 다운 카운터(36) 대신에 시간 카운터(42)가 검사 패턴의 시간 길이를 측정하도록 제공된다. 이벤트 트랙커(23)는 제1 및 제2 검사 실행 시 DFM에 결함 데이터를 저장하는 경우에 대한 전체적인 동작을 제어한다.

CR 레지스터(38)는 클럭 펄스들을 카운트함으로써 검사 패턴의 시간 길이를 측정하는 시간 카운터(42)에 압축율을 제공한다. 시간 카운터(42)의 카운터값을 모니터링함으로써 압축율에 의해 특정된 시간 길이에 도달하면, 이벤트 트랙커(23)는 DFM 제어기(35)로 제어 신호를 보낸다. DFM 제어기(35)는 다중화기(34)를 통해서 내부에 결함 축적기(FA, 31 또는 32)로부터의 데이터를 기록하도록 DFM(16)에 대한 어드레스 데이터를 증분시킨다.

도 9는 본 발명의 반도체 검사 시스템에 사용되는 제1 실시예의 이벤트 압축 및 제2 실시예의 시간 압축 모두를 사용하는 DFM 제어 논리의 구조의 일례를 도시하는 블럭도이다. 도 9는 이벤트의 수를 카운트하는 다운 카운터(36)와 검사 패턴의 시간 길이를 측정하는 시간 카운터(42)를 모두 포함한다. 도 9의 예는 이벤트 압축 모드 또는 시간 압축 모드를 선택하는 모드 레지스터(47)를 더 포함한다.

도 9의 예는 제2 검사 실행 시 결함 데이터의 수를 카운트하기 위한 에러 카운터(43)를 포함하는 것이 바람직하다. 이 에러 카운터(43)는 에러의 수가 소정의 레벨에 도달하면 전체적인 검사 과정을 중지시키는 데 유용하므로, 결함이 있는 디바이스를 검사할 때 검사 시간을 절감시킨다. 도 9의 예는 소정의 범위의 검사 패턴을 특정하기 위한 정지 레지스터(45)와 개시 레지스터(46)를 더 포함한다.

본 발명에 따르면, 반도체 검사 시스템은 압축 방법을 사용하여 적은 용량을 갖는 데이터 결함 메모리(DFM)에서 검사 대상의 디바이스의 결함 정보를 수집할 수 있다. 일 특성에 있어서, 결함 데이터는, 패턴 메모리로부터의 패턴 데이터에 의해 발생된 특정한 수의 이벤트가 DFM의 단일의 어드레스에 할당되는 이벤트 압축 방법으로 DFM에 캡쳐된다. 다른 특성에 있어서, 결함 데이터는, 패턴 메모리로부터의 패턴 데이터에 의해 생성된 특정한 길이의 검사 패턴이 DFM의 단일의 어드레스에 할당되는 시간 압축 방법으로 DFM에 캡쳐된다. 압축 모드에서 결함이 검출되는 경우에, 검사 패턴의 수 또는 검사 패턴의 시간 길이의 범위에 있는 검사 패턴에 대하여 압축없이 제2 검사가 수행되어, 검사 시스템은 검사 신호와 일대일 관계로 결함 데이터를 캡쳐할 수 있다.

바람직한 실시예만이 본 명세서에 특정하게 예시되고 설명되었지만, 본 발명의 사상과 의도된 범위를 벗어나지 않으면서도 상술된 원리의 견지에서, 그리고 첨부된 특허청구범위의 범주 내에서 본 발명에 대한 여러 가지 변형과 변경이 가능하다는 것은 명백하다.

도 1은 패턴 메모리와 데이터 결함 메모리를 포함하는 반도체 검사 시스템의 기본 구조를 개략적으로 도시하는 블럭도.

도 2는, 종래 기술에 있어서, 패턴 메모리와 데이터 결함 메모리 간의 관계를 도시하는 개략도.

도 3은 감소된 메모리 용량을 갖는 데이터 결함 메모리를 사용하는 경우, 종래 기술에서의 패턴 메모리와 데이터 결함 메모리의 동작의 일례를 도시하는 개략도.

도 4a 및 도 4b는, 이벤트 압축 방법을 사용하는 본 발명의 제1 실시예에 있어서, 패턴 메모리와 데이터 결함 메모리 간의 관계의 일례를 도시하는 개략도로서, 도 4a는 검사 시스템의 제1 검사 실행 시의 상기 두 메모리 간의 관계를 도시하는 도면이고, 도 4b는 검사 시스템의 제2 검사 실행 시의 상기 두 메모리 간의 관계를 도시하는 도면.

도 5는 메모리 용량이 적은 데이터 결함 메모리에 결함 데이터를 수집하기 위한 본 발명의 반도체 검사 시스템의 구조의 일례를 개략적으로 도시하는 블럭도.

도 6은 도 5의 블럭도에 도시되고 본 발명의 반도체 검사 시스템에서 사용되는 DFM(data failure memory : 데이터 결함 메모리) 제어 논리 및 이벤트 트랙커의 구조의 일례를 도시하는 블럭도.

도 7a 및 도 7b는, 시간 압축 방법을 사용하는 본 발명의 제2 실시예에 있어서, 패턴 메모리와 데이터 결함 메모리 간의 관계의 일례를 도시하는 개략도로서, 도 7a는 검사 시스템의 제1 검사 실행 시의 상기 두 메모리 간의 관계를 도시하는 도면이고, 도 7b는 검사 시스템의 제2 검사 실행 시의 상기 두 메모리 간의 관계를 도시하는 도면.

도 8은 본 발명의 반도체 검사 시스템의 제2 실시예에서 사용되는 DFM 제어 논리 및 이벤트 트랙커의 구조의 일례를 도시하는 블럭도.

도 9는, 본 발명의 반도체 검사 시스템에서 사용되는, 제1 실시예의 이벤트 압축 기능과 제2 실시예의 시간 압축 기능을 모두 갖는 DFM 제어 논리 및 이벤트 트랙커의 구조의 일례를 도시하는 블럭도.

<도면의 주요 부분에 대한 부호의 설명>

13 : 이벤트 제어기

14 : 패턴 메모리

16 : 데이터 결함 메모리(DFM)

23 : 이벤트 트랙커

25 : DFM 제어 논리

Claims

검사 대상의 반도체 디바이스(DUT : semiconductor device under test)를 검사하기 위한 반도체 검사 시스템에 있어서,

상기 DUT를 검사하기 위해 상기 DUT에 공급되는 검사 패턴을 생성하는 패턴 데이터를 내부에 저장하기 위한 패턴 메모리 - 상기 패턴 데이터는, 타이밍 및 이벤트 타입에 의하여 규정되는 검사 패턴의 변화 포인트(change point)인 이벤트들을 서술함 - ;

예상 신호와 상기 DUT의 출력 신호를 비교함으로써 상기 출력 신호를 평가하고, 상기 두 신호가 일치하지 않은 경우에 결함 데이터(failure data)를 생성하기 위한 수단;

상기 출력 신호와 상기 예상 신호 간의 불일치로 인하여 생성되는 상기 결함 데이터를 저장하기 위한 데이터 결함 메모리;

제1 검사 동작에서 상기 패턴 메모리의 복수의 시리즈 어드레스(series addresses)를 상기 데이터 결함 메모리의 단일의 어드레스에 할당함으로써 상기 패턴 메모리의 상기 복수의 시리즈 어드레스의 각 그룹 내의 상기 패턴 데이터에 의하여 생성되는 상기 검사 패턴에 응답하여 발생되는 결함 데이터가, 상기 데이터 결함 메모리의 대응하는 단일 어드레스에 소정의 압축율로 저장되도록 하기 위한 압축 수단; 및

상기 데이터 결함 메모리에서 상기 결함 데이터가 검출되는 상기 패턴 메모리의 복수의 어드레스의 그룹에 의해서만 생성되는 상기 검사 패턴에 의해 상기 패턴 메모리와 상기 데이터 결함 메모리 간의 어드레스 압축없이 제2 검사 동작을 수행하고, 상기 데이터 결함 메모리의 대응하는 어드레스에 상기 패턴 메모리의 어드레스에 대하여 발생하는 결함 데이터를 저장하기 위한 수단

을 포함하는 반도체 검사 시스템.
제1항에 있어서,

상기 패턴 메모리와 상기 데이터 결함 메모리 간의 상기 압축율은, 상기 패턴 메모리의 상기 패턴 데이터에 의해 규정되는 이벤트들의 수와 상기 데이터 결함 메모리의 어드레스에 의해 결정되는 반도체 검사 시스템.
제1항에 있어서,

상기 패턴 메모리와 상기 데이터 결함 메모리 간의 상기 압축율은, 상기 패턴 메모리의 상기 패턴 데이터에 의해 생성된 상기 검사 패턴의 시간 길이와 상기 데이터 결함 메모리의 어드레스에 의해 결정되는 반도체 검사 시스템.
제2항에 있어서,

상기 압축 수단은,

상기 검사 패턴의 각 그룹의 이벤트들의 수와 상기 데이터 결함 메모리의 어드레스 간의 상기 압축율을 나타내는 데이터를 저장하기 위한 레지스터;

상기 압축율에 의해 특정되는 수의 이벤트들 동안 생성되는 상기 결함 데이터를 축적하기 위한 결함 축적기;

상기 패턴 메모리로부터의 상기 패턴 데이터에 기초하여 상기 이벤트가 생성될 때마다 상기 레지스터로부터 수신되는 상기 압축율을 나타내는 상기 데이터를 다운 카운트(down counting)하기 위한 다운 카운터;

상기 데이터 결함 메모리의 기록 및 판독 동작들을 제어하기 위한 데이터 결함 메모리 제어기; 및

상기 결함 축적기에 상기 결함 데이터를 제공하고, 상기 다운 카운터의 카운트 데이터를 모니터링하며, 상기 다운 카운터의 상기 카운트 데이터가 소정 양에 도달할 때마다 상기 결함 축적기로부터의 상기 결함 데이터를 저장하도록 상기 데이터 결함 메모리 제어기에 지시함으로써, 상기 데이터 결함 메모리에 상기 결함 데이터를 저장하는 경우의 전체적인 동작을 제어하기 위한 이벤트 트랙커(event tracker)

를 포함하는 반도체 검사 시스템.
제4항에 있어서,

상기 결함 축적기는 상기 특정된 수의 이벤트들의 각 그룹에 대하여 상기 결함 데이터를 교대로 저장하는 2개의 축적기로 형성되고,

상기 압축 수단은

상기 이벤트 트랙커로부터의 선택 신호에 기초하여 상기 데이터 결함 메모리에 상기 결함 데이터를 보내도록, 상기 축적기들 중 하나를 선택하기 위한 다중화기

를 더 포함하는 반도체 검사 시스템.
제3항에 있어서,

상기 압축 수단은,

상기 검사 패턴의 각 그룹의 시간 길이와 상기 데이터 결함 메모리의 상기 어드레스 간의 상기 압축율을 나타내는 데이터를 저장하기 위한 레지스터;

상기 압축율에 의해 특정되는 상기 검사 패턴의 각 그룹의 상기 시간 길이 동안 생성되는 상기 결함 데이터를 축적하기 위한 결함 축적기;

클럭 펄스들의 수를 카운트함으로써 상기 레지스터로부터 수신되는 상기 특정되는 압축율에 기초하여 상기 검사 패턴의 시간 길이를 측정하기 위한 시간 카운터;

상기 데이터 결함 메모리의 기록 및 판독 동작들을 제어하기 위한 데이터 결함 메모리 제어기; 및

상기 결함 축적기에 상기 결함 데이터를 제공하고, 상기 시간 카운터의 카운트 값을 모니터링하며, 상기 시간 카운터의 상기 카운트 값이 상기 레지스터로부터의 압축율에 의해 특정되는 상기 검사 패턴의 상기 시간 길이에 도달할 때마다 상기 결함 축적기로부터의 상기 결함 데이터를 저장하도록 상기 데이터 결함 메모리 제어기에 지시함으로써, 상기 데이터 결함 메모리에 상기 결함 데이터를 저장하는 경우의 전체적인 동작을 제어하기 위한 이벤트 트랙커

를 포함하는 반도체 검사 시스템.
제6항에 있어서,

상기 결함 축적기는 상기 특정 시간 길이의 검사 패턴의 각 그룹에 대하여 상기 결함 데이터를 교대로 저장하는 2개의 축적기로 형성되고,

상기 압축 수단은

상기 이벤트 트랙커로부터의 선택 신호에 기초하여 상기 데이터 결함 메모리에 상기 결함 데이터를 보내도록, 상기 축적기들 중 하나를 선택하기 위한 다중화기

를 더 포함하는 반도체 검사 시스템.
제1항에 있어서,

상기 압축 수단은,

상기 검사 패턴의 각 그룹의 이벤트들의 수 또는 시간 길이 중 하나와 상기 데이터 결함 메모리의 상기 어드레스 간의 상기 압축율을 나타내는 데이터를 저장하기 위한 레지스터;

상기 압축율에 의해 특정되는 상기 검사 패턴의 상기 이벤트들의 수 또는 상기 시간 길이 동안 생성되는 상기 결함 데이터를 축적하기 위한 결함 축적기;

상기 패턴 메모리로부터의 상기 패턴 데이터에 기초하여 상기 이벤트가 생성될 때마다 상기 레지스터로부터 수신되는 상기 압축율을 나타내는 상기 데이터를 다운 카운트하기 위한 다운 카운터;

클럭 펄스들의 수를 카운트할 때마다 상기 레지스터로부터 수신되는 상기 압축율을 나타내는 상기 데이터에 기초하여 상기 검사 패턴의 시간 길이를 측정하기 위한 시간 카운터;

선택된 압축 모드가 이벤트 수 압축 또는 시간 길이 압축인지를 나타내기 위한 모드 레지스터;

상기 데이터 결함 메모리의 기록 및 판독 동작들을 제어하기 위한 데이터 결함 메모리 제어기; 및

상기 결함 데이터를 상기 결함 축적기에 제공하고, 상기 선택된 압축 모드에 기초하여 상기 다운 카운터 또는 상기 시간 카운터의 카운트 데이터를 모니터링하며, 상기 다운 카운터 또는 상기 시간 카운터의 상기 카운트 데이터가 소정 양에 도달할 때마다 상기 결함 축적기로부터의 상기 결함 데이터를 저장하도록 상기 데이터 결함 메모리 제어기에 지시함으로써, 상기 결함 데이터를 상기 데이터 결함 메모리에 저장하는 경우의 전체적인 동작을 제어하기 위한 이벤트 트랙커

를 포함하는 반도체 검사 시스템.
검사 대상의 반도체 디바이스를 검사할 때 검출된 결함 데이터를 저장하기 위한 방법에 있어서,

상기 DUT를 검사하기 위해 상기 DUT에 공급될 검사 패턴을 생성하도록 패턴 메모리에 저장된 패턴 데이터를 판독하는 단계 - 상기 패턴 데이터는, 타이밍 및 이벤트 타입에 의하여 규정되는 검사 패턴의 변화 포인트인 이벤트들을 서술함 - ;

예상 신호와 상기 DUT의 출력 신호를 비교함으로써 상기 출력 신호를 평가하고, 상기 두 신호가 일치하지 않은 경우에 결함 데이터를 생성하는 단계;

상기 출력 신호와 상기 예상 신호 간의 불일치로 인해 생성되는 상기 결함 데이터를 저장하기 위한 데이터 결함 메모리를 제공하는 단계;

제1 검사 동작에서 상기 패턴 메모리의 복수의 시리즈 어드레스를 상기 데이터 결함 메모리의 단일 어드레스에 할당함으로써, 상기 패턴 메모리의 상기 복수의 시리즈 어드레스의 각 그룹에 기초하여 상기 검사 패턴에 응답하여 발생하는 결함 데이터가 상기 데이터 결함 메모리의 대응하는 단일 어드레스에 소정의 압축율로 저장되도록 하는 단계; 및

상기 결함 데이터가 검출되는 상기 패턴 메모리의 복수의 시리즈 어드레스의 그룹에 의해서만 생성되는 상기 검사 패턴에 의해 상기 패턴 메모리와 상기 데이터 결함 메모리 간의 어드레스 압축없이 제2 검사 동작을 수행하는 단계

를 포함하는 방법.