JPH01244380A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JPH01244380A JPH01244380A JP63072349A JP7234988A JPH01244380A JP H01244380 A JPH01244380 A JP H01244380A JP 63072349 A JP63072349 A JP 63072349A JP 7234988 A JP7234988 A JP 7234988A JP H01244380 A JPH01244380 A JP H01244380A
- Authority
- JP
- Japan
- Prior art keywords
- test
- defects
- sequence
- items
- order
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 claims abstract description 58
- 230000007547 defect Effects 0.000 claims abstract description 13
- 238000005259 measurement Methods 0.000 abstract description 20
- 230000002950 deficient Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 15
- 238000005457 optimization Methods 0.000 description 4
- 230000004931 aggregating effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＩＣ試験装置に関する。
第６図は従来のＩＣ試験装置の一例のプロ・ツク図、第
７図は第６図のブロック図の動作を説明するためのテス
トフローチャート、第８図は第７図のフローチャートに
よるＩＣ測定結果を示した不良度数分布図である。
７図は第６図のブロック図の動作を説明するためのテス
トフローチャート、第８図は第７図のフローチャートに
よるＩＣ測定結果を示した不良度数分布図である。
第６図に示すように、ＩＣ試験装置は被試験ＩＣチップ
Ｑと接続するＩＣ測定部３と、プログラムメモリ部５を
有するテスト制御部１を有している。
Ｑと接続するＩＣ測定部３と、プログラムメモリ部５を
有するテスト制御部１を有している。
第７図に示すように、最初に被試験ＩＣチップ数が第１
のカウンタＢＩＮＯに計数され、次に第１のテスト項目
５ＥＱＩでオープン及びショート等の重欠点項目のテス
トを行って不良を取除き、良品をＢＩＮＩで計数する。
のカウンタＢＩＮＯに計数され、次に第１のテスト項目
５ＥＱＩでオープン及びショート等の重欠点項目のテス
トを行って不良を取除き、良品をＢＩＮＩで計数する。
第２〜１３の特性テスト項目５ＥＱ２−１３では不良を
取り除き全テスト項目の良品はＢＩＮＩ４にカウントさ
れる。
取り除き全テスト項目の良品はＢＩＮＩ４にカウントさ
れる。
第８図に示すように、１０００ケの被試験ＩＣチップを
測定すると、各カウンタの発生度数分布は分散し、一般
にそのパターンは被試験ＩＣのロットによって異る。
測定すると、各カウンタの発生度数分布は分散し、一般
にそのパターンは被試験ＩＣのロットによって異る。
上述した従来のＩＣ試験装置は、テスト制御部に予め設
定されたテストフローチャートの順序で測定を行い、測
定は所定数以上に不良の合計値が達した時に終了する機
構となっているので、第８図に示したように、最後の５
ＥＱ１３で不良が多く発生すると測定時間効率の悪いテ
ストとなる。
定されたテストフローチャートの順序で測定を行い、測
定は所定数以上に不良の合計値が達した時に終了する機
構となっているので、第８図に示したように、最後の５
ＥＱ１３で不良が多く発生すると測定時間効率の悪いテ
ストとなる。
本発明の目的は、測定時間効率の良いＩＣ試験装置を提
供することにある。
供することにある。
本発明のＩＣ試験装置は、被試験ＩＣに接続し、予めメ
モリ部に記憶装置されているテストプログラムにより指
定された複数のテスト項目を指定の順序で連続的に測定
して良・不良を判別しかつ前記テスト項目に対応する前
記不良の度数分布を記憶する手段を有するＩＣ試験装置
において、前記度数分布の大きなテスト項目を優先する
テスト順序に変更設定する手段を有して構成されている
。
モリ部に記憶装置されているテストプログラムにより指
定された複数のテスト項目を指定の順序で連続的に測定
して良・不良を判別しかつ前記テスト項目に対応する前
記不良の度数分布を記憶する手段を有するＩＣ試験装置
において、前記度数分布の大きなテスト項目を優先する
テスト順序に変更設定する手段を有して構成されている
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例のブロック図、第２図は
第１図のブロック図の動作を説明するためのＳＥＱ順序
適正設定後のテストフローチャート、第３図は第２図の
フローチャートによるＩＣ測定結果を示した不良度数分
布図である。
第１図のブロック図の動作を説明するためのＳＥＱ順序
適正設定後のテストフローチャート、第３図は第２図の
フローチャートによるＩＣ測定結果を示した不良度数分
布図である。
ＩＣ試験装置は、テスト制御部１とＩＣ測定部３との間
にＢＩＮデータ比較器４とその指示により制御されるＳ
ＢＱ順序変換器５とを有するＳＥＱ順序適正化部２を設
けた点が異る以外は第６図の従来のＩＣ試験回路と同一
である。
にＢＩＮデータ比較器４とその指示により制御されるＳ
ＢＱ順序変換器５とを有するＳＥＱ順序適正化部２を設
けた点が異る以外は第６図の従来のＩＣ試験回路と同一
である。
ＳＥＱ順序適正化部２のＢＩＮデータ比較器４は、第８
図に示した最初の１０００ケの１ｃチツプの不良発生頻
度を相互に比較し、第２図に示すように不良頻度の高い
ＳＥＱ順に５ＥＱ２以降を並び換える。
図に示した最初の１０００ケの１ｃチツプの不良発生頻
度を相互に比較し、第２図に示すように不良頻度の高い
ＳＥＱ順に５ＥＱ２以降を並び換える。
第３図に示すように、不良度数の多い第１３のテスト項
目５ＥＱ１３は測定順序が繰上り、不良ＩＣが早期に取
除かれるので、測定時間は短縮され効率が上る。
目５ＥＱ１３は測定順序が繰上り、不良ＩＣが早期に取
除かれるので、測定時間は短縮され効率が上る。
第４図は本発明の第２の実施例のブロック図である。
ＩＣ試験装置は、テストスキップ部６が設けられた点以
外は第１図のＩＣ試験装置と同一である。
外は第１図のＩＣ試験装置と同一である。
テストスキップ部６は、第３図に示すようにＳＥＱ順序
を適正化する時に不良発生頻度が０％のテスト項目であ
る５ＥＱ６，８〜１０を省略（スキップ）するので、更
にテスト時間の短縮ができる利点がある。
を適正化する時に不良発生頻度が０％のテスト項目であ
る５ＥＱ６，８〜１０を省略（スキップ）するので、更
にテスト時間の短縮ができる利点がある。
上述の第１及び第２の実施例においてＳＥＱ順序適正化
部２の動作は、被試験ＩＣチップのロットの変更は勿論
、大形のロットの場合は、予め１０万個毎等に動作を設
定してもよい。
部２の動作は、被試験ＩＣチップのロットの変更は勿論
、大形のロットの場合は、予め１０万個毎等に動作を設
定してもよい。
第５図は本発明の詳細な説明するための測定時間の比較
図である。
図である。
折線Ａ１及びＡ２は第１及び第２の実施例の測定時間、
折点線Ｃは比較のための従来の測定時間である。
折点線Ｃは比較のための従来の測定時間である。
以上説明したように本発明は、測定結果を定期的に集計
することにより、テスト項目（ＳＥＱ）順序を所定時に
適正化して、不良発生頻度の高い度数のＳＥＱ順に変更
してテストしていくので、不良は多い項目から先に取り
除く無駄がなくなる。
することにより、テスト項目（ＳＥＱ）順序を所定時に
適正化して、不良発生頻度の高い度数のＳＥＱ順に変更
してテストしていくので、不良は多い項目から先に取り
除く無駄がなくなる。
すなわち効率の良い測定ができ、測定時間が短縮できる
効果がある。
効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
第１図のブロック図の動作を説明するためのＳＥＱの順
序適正設定後のテストフローチャート、第３図は第２図
のフローチャートによるＩＣ測定結果を示した不良度数
分布図、第４図は本発明の第２の実施例のブロック図、
第５図は本発明の詳細な説明するための測定時間の比較
図、第６図は従来のＩＣ試験装置の一例のブロック図、
第７図は第６図のブロック図の動作を説明するためのテ
ストフローチャート、第８図は第７図のフローチャート
によるＩＣ測定結果を示した不良度数分布図である。 １・・・テスト制御部、２・・・ＳＥＱ順序適正化部、
３・・・ＩＣ測定部、４・・・テストスキップ部、５・
・・プログラムメモリ部、６・・・ＳＥＱ順序変換部、
７・・・ＢＩＮデータ比較器、Ａｔ、Ａ２．Ｃ・・・試
験時間。 代理人 弁理士 内 原 音 ￥５２図 笥３図 第５図 ： Ｉ ： ゛ 箔７回
第１図のブロック図の動作を説明するためのＳＥＱの順
序適正設定後のテストフローチャート、第３図は第２図
のフローチャートによるＩＣ測定結果を示した不良度数
分布図、第４図は本発明の第２の実施例のブロック図、
第５図は本発明の詳細な説明するための測定時間の比較
図、第６図は従来のＩＣ試験装置の一例のブロック図、
第７図は第６図のブロック図の動作を説明するためのテ
ストフローチャート、第８図は第７図のフローチャート
によるＩＣ測定結果を示した不良度数分布図である。 １・・・テスト制御部、２・・・ＳＥＱ順序適正化部、
３・・・ＩＣ測定部、４・・・テストスキップ部、５・
・・プログラムメモリ部、６・・・ＳＥＱ順序変換部、
７・・・ＢＩＮデータ比較器、Ａｔ、Ａ２．Ｃ・・・試
験時間。 代理人 弁理士 内 原 音 ￥５２図 笥３図 第５図 ： Ｉ ： ゛ 箔７回
Claims (1)
- 被試験ＩＣに接続し、予めメモリ部に記憶装置されてい
るテストプログラムにより指定された複数のテスト項目
を指定の順序で連続的に測定して良・不良を判別しかつ
前記テスト項目に対応する前記不良の度数分布を記憶す
る手段を有するＩＣ試験装置において、前記度数分布の
大きなテスト項目を優先するテスト順序に変更設定する
手段を有することを特徴とするＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072349A JP2972208B2 (ja) | 1988-03-25 | 1988-03-25 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072349A JP2972208B2 (ja) | 1988-03-25 | 1988-03-25 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01244380A true JPH01244380A (ja) | 1989-09-28 |
| JP2972208B2 JP2972208B2 (ja) | 1999-11-08 |
Family
ID=13486740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63072349A Expired - Lifetime JP2972208B2 (ja) | 1988-03-25 | 1988-03-25 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2972208B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5018997B1 (ja) * | 2011-12-15 | 2012-09-05 | 富士ゼロックス株式会社 | 検査システム、検査情報集計装置、及び検査情報集計プログラム |
| CN102707225A (zh) * | 2012-06-21 | 2012-10-03 | 上海华岭集成电路技术股份有限公司 | 集成电路测试优化方法及其测试装置 |
| CN107968057A (zh) * | 2017-11-22 | 2018-04-27 | 上海华力微电子有限公司 | 一种晶圆的重测方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10044451B2 (en) * | 2014-02-24 | 2018-08-07 | Litepoint Corporation | Method for testing multiple wireless data packet signal transceivers using shared testing resources |
-
1988
- 1988-03-25 JP JP63072349A patent/JP2972208B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5018997B1 (ja) * | 2011-12-15 | 2012-09-05 | 富士ゼロックス株式会社 | 検査システム、検査情報集計装置、及び検査情報集計プログラム |
| CN103164320A (zh) * | 2011-12-15 | 2013-06-19 | 富士施乐株式会社 | 检查系统、检查信息汇总装置以及检查信息汇总程序 |
| CN103164320B (zh) * | 2011-12-15 | 2017-03-01 | 富士施乐株式会社 | 检查系统、检查信息汇总装置 |
| CN102707225A (zh) * | 2012-06-21 | 2012-10-03 | 上海华岭集成电路技术股份有限公司 | 集成电路测试优化方法及其测试装置 |
| CN107968057A (zh) * | 2017-11-22 | 2018-04-27 | 上海华力微电子有限公司 | 一种晶圆的重测方法 |
| CN107968057B (zh) * | 2017-11-22 | 2020-04-24 | 上海华力微电子有限公司 | 一种晶圆的重测方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2972208B2 (ja) | 1999-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100493058B1 (ko) | 소켓 이상 유무를 실시간으로 판단하는 반도체 소자의전기적 검사방법 | |
| JPH04132095A (ja) | 冗長回路付メモリｉｃの試験装置 | |
| KR0136054B1 (ko) | 피측정소자의 테스트방법 및 테스트시스템 | |
| JPH01244380A (ja) | Ｉｃ試験装置 | |
| US6476631B1 (en) | Defect screening using delta VDD | |
| JPH0252446A (ja) | 集積回路の試験装置 | |
| JP2865035B2 (ja) | 半導体記憶装置の試験方法 | |
| KR101034661B1 (ko) | 2개의 로딩 메모리를 이용한 메모리 디바이스의 테스트 방법 및 그 장치 | |
| JPH097388A (ja) | 半導体試験用救済アドレス解析装置 | |
| JP2868347B2 (ja) | Ｌｓｉテスト装置 | |
| JP3040233B2 (ja) | 半導体装置の検査方法 | |
| JPH034181A (ja) | 半導体試験装置 | |
| JP3232588B2 (ja) | Ｉｃ並列試験システム | |
| JPS6246542A (ja) | ウエ−ハテストシステム | |
| CN112462233A (zh) | 一种集成电路测试中site的管控方法及系统 | |
| CN118098331A (zh) | 晶圆的测试方法 | |
| KR200146658Y1 (ko) | 반도체 소자용 검사장비 | |
| JPH01211935A (ja) | ウエーハのプロービング装置 | |
| JPH03179278A (ja) | 半導体試験方法 | |
| JPS60136234A (ja) | 半導体集積回路の試験装置 | |
| JPH07260890A (ja) | 半導体試験装置用不良解析装置 | |
| JP2004171659A (ja) | 半導体メモリの救済解析装置 | |
| EP1040358A2 (en) | A memory test system with a means for test sequence optimisation and a method of its operation | |
| JPH11223660A (ja) | 半導体試験装置およびこれを用いた半導体試験方法 | |
| JPH04344540A (ja) | 検査系列生成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070827 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080827 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080827 Year of fee payment: 9 |