JPS6246542A - ウエ−ハテストシステム - Google Patents
ウエ−ハテストシステムInfo
- Publication number
- JPS6246542A JPS6246542A JP18681185A JP18681185A JPS6246542A JP S6246542 A JPS6246542 A JP S6246542A JP 18681185 A JP18681185 A JP 18681185A JP 18681185 A JP18681185 A JP 18681185A JP S6246542 A JPS6246542 A JP S6246542A
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- JP
- Japan
- Prior art keywords
- test
- wafer
- semiconductor chip
- testing
- memory
- Prior art date
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- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はウェーハ上の半導体チップをテストするウェー
ハテストシステムに関する。
ハテストシステムに関する。
メモリセルの一部が不良であっても、余分に付加しであ
るメモリセルに誼き換えることにより全体としては不良
にならないように構成した、冗長性を有するメモリ素子
がある。このようなメモリ素子をつＩ−ハ状態でテスト
する場合のウェーハテスト方法を第４図に示す。まず前
テストエ稈で、ウェーハ上の全半導体チップをテストし
、良品か不良品か救溜可能品かを判断する。このテスト
結果はフロッピーディスクのようなメモリに記憶される
。テストされたウェーハは救済処理手段において、ヒユ
ーズを切断して接続を変更する等の救済処理がなされる
。どの半導体チップを救済処理するかというデータはフ
ロッピーディスクに記憶されたテスト結果に基づいてお
こなわれる。次に後テスト手段においてウェーハ上の全
半導体装置ブをテストし、最終的に良品と不良品を判別
する。
るメモリセルに誼き換えることにより全体としては不良
にならないように構成した、冗長性を有するメモリ素子
がある。このようなメモリ素子をつＩ−ハ状態でテスト
する場合のウェーハテスト方法を第４図に示す。まず前
テストエ稈で、ウェーハ上の全半導体チップをテストし
、良品か不良品か救溜可能品かを判断する。このテスト
結果はフロッピーディスクのようなメモリに記憶される
。テストされたウェーハは救済処理手段において、ヒユ
ーズを切断して接続を変更する等の救済処理がなされる
。どの半導体チップを救済処理するかというデータはフ
ロッピーディスクに記憶されたテスト結果に基づいてお
こなわれる。次に後テスト手段においてウェーハ上の全
半導体装置ブをテストし、最終的に良品と不良品を判別
する。
このような従来のウェーハテスト方法では次のような問
題があった。第１に、前テスト手段と救済処理手段との
間ではウェーハとともにテスト結果が記憶されたフロッ
ピーディスクを受は渡しする必要がある。しかしテスト
するウェーハが多くなると、フロッピーディスクも増え
てその管理が煩雑となるという問題があった。
題があった。第１に、前テスト手段と救済処理手段との
間ではウェーハとともにテスト結果が記憶されたフロッ
ピーディスクを受は渡しする必要がある。しかしテスト
するウェーハが多くなると、フロッピーディスクも増え
てその管理が煩雑となるという問題があった。
また第２に、前テスト手段のテスト結果が後テストエ稈
に引き継がれないため、後テスト手段ではあらためて全
半導体チップをテストしなければならない。これはテス
ト時間の無駄となるばかりではなく、何度もテストする
ためにポンディングパッドがブＯ−ブ針で損傷を受ける
という問題があった。
に引き継がれないため、後テスト手段ではあらためて全
半導体チップをテストしなければならない。これはテス
ト時間の無駄となるばかりではなく、何度もテストする
ためにポンディングパッドがブＯ−ブ針で損傷を受ける
という問題があった。
本発明は上記事情を考慮してなされたもので、テスト結
果データの管理が簡単で、テスト時間が短くしだウェー
ハテストシステムを提供することを目的とする。
果データの管理が簡単で、テスト時間が短くしだウェー
ハテストシステムを提供することを目的とする。
上記目的を達成するために本発明によるウェーハテスト
システムは、つ１−ハ上の全ての半導体チップを゛ｊテ
スト、各半導体チップのテスト結果を出力する第１のテ
スト手段と、この第１のテスト手段から出力されたテス
ト結果を記憶する記憶手段と、この記憶手段に記憶され
たテスト結果に基づいて、救済可能な半導体チップに救
済処理をおこなう救済処理手段と、この救済処理手段に
より救済処理された半導体チップのみをテストする第２
のテスト手段とを備えたことを特徴とする。
システムは、つ１−ハ上の全ての半導体チップを゛ｊテ
スト、各半導体チップのテスト結果を出力する第１のテ
スト手段と、この第１のテスト手段から出力されたテス
ト結果を記憶する記憶手段と、この記憶手段に記憶され
たテスト結果に基づいて、救済可能な半導体チップに救
済処理をおこなう救済処理手段と、この救済処理手段に
より救済処理された半導体チップのみをテストする第２
のテスト手段とを備えたことを特徴とする。
本発明の一実施例によるウェーハデス１〜システムを第
１図に示づ。前テスト手段１はつ１−ハ上の全半導体チ
ップをテストし、各半導体チップが良品か、不良品か、
救済可能量かを判断する。半導体チップがメモリの場合
、良品とは読出し／書込みテスト、ＤＣテスト等すべて
のテストに合格したチップを言い、不良品とは読出し／
書込みテストも、ＯＣテストも不良のチップである。救
済可能量とは、読出し／書込みテストにおいて一部不良
であるが、他のＤＣテスト等は合格したチップであり、
後述する救済処理手段により良品となる可能性があるも
のである。前テスト手段１によるテスト結果は通信手段
２を介して記憶手段３に記憶される。
１図に示づ。前テスト手段１はつ１−ハ上の全半導体チ
ップをテストし、各半導体チップが良品か、不良品か、
救済可能量かを判断する。半導体チップがメモリの場合
、良品とは読出し／書込みテスト、ＤＣテスト等すべて
のテストに合格したチップを言い、不良品とは読出し／
書込みテストも、ＯＣテストも不良のチップである。救
済可能量とは、読出し／書込みテストにおいて一部不良
であるが、他のＤＣテスト等は合格したチップであり、
後述する救済処理手段により良品となる可能性があるも
のである。前テスト手段１によるテスト結果は通信手段
２を介して記憶手段３に記憶される。
救済処理手段４は、半導体チップの所定のヒユーズを切
断して、不良のメモリセルを予備のメモリセルにｌ換す
る等の救済処理をおこなう。どのチップをどのように救
済処理するかについての情報は、記憶手段３に記憶され
たテスト結果を通信手段２を介して入力する。
断して、不良のメモリセルを予備のメモリセルにｌ換す
る等の救済処理をおこなう。どのチップをどのように救
済処理するかについての情報は、記憶手段３に記憶され
たテスト結果を通信手段２を介して入力する。
後テスト手段５は、記憶手段３に記憶されたテスト結果
に基づき、前テスト手段１で救済処理品として判断され
、救済処理手段４で救済処理された半導体チップのみを
テストする。
に基づき、前テスト手段１で救済処理品として判断され
、救済処理手段４で救済処理された半導体チップのみを
テストする。
本実施例によるウェーハテストシステムのより具体的な
構成を第２図に示す。前テスト手段１は、テスタ１１と
ウェーハブローバ１２により構成される。ウェーハプロ
ーバ１２はウェーハ上の半導体チップのポンディングパ
ッドに触針し、テスト信号を入出力する。テスタ１１は
、印加すべきテスト信号を発生し、半導体チップからの
信号を分析し、良品か、′不良品か、救済可能量かを判
断する。
構成を第２図に示す。前テスト手段１は、テスタ１１と
ウェーハブローバ１２により構成される。ウェーハプロ
ーバ１２はウェーハ上の半導体チップのポンディングパ
ッドに触針し、テスト信号を入出力する。テスタ１１は
、印加すべきテスト信号を発生し、半導体チップからの
信号を分析し、良品か、′不良品か、救済可能量かを判
断する。
テスタ１１によるテスト結果はウェーハ上のアドレスと
ともにＬＡＮ （Ｄ−カルエリアネッｌ−ワーク）１３
を介してホストコンピュータ１４へ送られる。ホストコ
ンピュータ１４は送られてきたテスト結果をメモリ１５
に記憶する。
ともにＬＡＮ （Ｄ−カルエリアネッｌ−ワーク）１３
を介してホストコンピュータ１４へ送られる。ホストコ
ンピュータ１４は送られてきたテスト結果をメモリ１５
に記憶する。
本実施例では救済処理はヒユーズ切断によりなされるた
め、救済処理手段４は具体的にはヒユーズ切断装置であ
る。テスト結果に基づいて救済可能量の所定箇所のヒユ
ーズを切断し、不良メモリセルを余分に設けたメモリセ
ルに買換する。ｉ゛スモ １４より送られる。
め、救済処理手段４は具体的にはヒユーズ切断装置であ
る。テスト結果に基づいて救済可能量の所定箇所のヒユ
ーズを切断し、不良メモリセルを余分に設けたメモリセ
ルに買換する。ｉ゛スモ １４より送られる。
後テスト手段５もテスタ１７とウェーハブローバ１８に
Ｊ：り構成される。救済処理後のウェーハは、ウェーハ
ブローバ１８にセットされ、テスタ１７はＬＡＮ１３を
介してメモリ１５に記憶されているテスト結果を受けと
り、それにもとづいてウエーハブローバ１８を制御して
救済可能量のみをテストする。このテスト結果、良品と
された半導体チップは、前テスト手段で良品とされた半
導体チップとともに製品とされる。
Ｊ：り構成される。救済処理後のウェーハは、ウェーハ
ブローバ１８にセットされ、テスタ１７はＬＡＮ１３を
介してメモリ１５に記憶されているテスト結果を受けと
り、それにもとづいてウエーハブローバ１８を制御して
救済可能量のみをテストする。このテスト結果、良品と
された半導体チップは、前テスト手段で良品とされた半
導体チップとともに製品とされる。
本実施例によるウェーハの状態の変化の具体例を第３図
に示す。前テスト手段が終了すると、第３図（ａ）に示
すように、各チップがそれぞれ良品（○）、不良品（×
）、救済可能量（Δ）と判断される。救済処理手段では
、第３図（ｂ）に示すように救済可能量（Δ）に救済処
理がなされる。
に示す。前テスト手段が終了すると、第３図（ａ）に示
すように、各チップがそれぞれ良品（○）、不良品（×
）、救済可能量（Δ）と判断される。救済処理手段では
、第３図（ｂ）に示すように救済可能量（Δ）に救済処
理がなされる。
救済処理終了後、後テスト手段において再度テストがお
こなわれる。この復テスト手段では救済処理された救済
可能量のみテストされ、第３図（Ｃ）に示すように良品
（Δ）、不良品（ム）が判断される。
こなわれる。この復テスト手段では救済処理された救済
可能量のみテストされ、第３図（Ｃ）に示すように良品
（Δ）、不良品（ム）が判断される。
このように本実施例によれば、テスト結果はすべてホス
トコンピュータが管理し、かつこれらテスト結果のデー
タはＬＡＮを介して各装置間を伝送されるので、データ
管理が簡単である。また後テスト手段では必要最小限の
チップのみテストするのでテスト時間が短縮される。ま
た良品を何度もテストしないので、ポンディングパッド
へのダメージが少なくてすむ。
トコンピュータが管理し、かつこれらテスト結果のデー
タはＬＡＮを介して各装置間を伝送されるので、データ
管理が簡単である。また後テスト手段では必要最小限の
チップのみテストするのでテスト時間が短縮される。ま
た良品を何度もテストしないので、ポンディングパッド
へのダメージが少なくてすむ。
以上の通り本発明によれば、テスト結果のデータ管理が
簡便にかつ誤りなくおこなうことができ、またテスト時
間を短縮することができる。
簡便にかつ誤りなくおこなうことができ、またテスト時
間を短縮することができる。
第１図、第２図は本発明の一実施例によるウェーハテス
トシステムのブロック図、第３図は同ウェーハテストシ
ステムにおける各手段のウェーハ状態を示す図、第４図
は従来のウェーハテストシステムを示す図である。 １・・・前テスト手段、２・・・通信手段、３・・・記
憶手段、４・・・救済可能手段、５・・・後テスト手段
、１１゜１７・・・テスタ、１２．１８・・・ウエーハ
ブローバ、１３・・・ＬＡＮ、１４・・・ホストコンピ
ュータ、１５・・・メモリ、１６・・・ヒユーズ切断装
置。 出願人代理人 佐 藤 −雄 ％１図 集４図
トシステムのブロック図、第３図は同ウェーハテストシ
ステムにおける各手段のウェーハ状態を示す図、第４図
は従来のウェーハテストシステムを示す図である。 １・・・前テスト手段、２・・・通信手段、３・・・記
憶手段、４・・・救済可能手段、５・・・後テスト手段
、１１゜１７・・・テスタ、１２．１８・・・ウエーハ
ブローバ、１３・・・ＬＡＮ、１４・・・ホストコンピ
ュータ、１５・・・メモリ、１６・・・ヒユーズ切断装
置。 出願人代理人 佐 藤 −雄 ％１図 集４図
Claims (1)
- 【特許請求の範囲】 ウェーハ上の全ての半導体チップをテストし、各半導体
チップのテスト結果を出力する第１のテスト手段と、 この第１のテスト手段から出力されたテスト結果を記憶
する記憶手段と、 この記憶手段に記憶されたテスト結果に基づいて、救済
可能な半導体チップに救済処理をおこなう救済処理手段
と、 この救済処理手段により救済処理された半導体チップの
みをテストする第２のテスト手段とを備えたことを特徴
とするウェーハテストシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18681185A JPS6246542A (ja) | 1985-08-26 | 1985-08-26 | ウエ−ハテストシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18681185A JPS6246542A (ja) | 1985-08-26 | 1985-08-26 | ウエ−ハテストシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6246542A true JPS6246542A (ja) | 1987-02-28 |
Family
ID=16195004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18681185A Pending JPS6246542A (ja) | 1985-08-26 | 1985-08-26 | ウエ−ハテストシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6246542A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023253A (ja) * | 1988-06-18 | 1990-01-08 | Teru Kyushu Kk | プローブ装置 |
| JPH02265255A (ja) * | 1989-04-06 | 1990-10-30 | Tokyo Electron Ltd | プローブ装置システム |
| JPH02270341A (ja) * | 1988-07-08 | 1990-11-05 | Tokyo Electron Ltd | プローブ装置 |
| JP2000515662A (ja) * | 1996-08-07 | 2000-11-21 | マイクロン、テクノロジー、インコーポレーテッド | 欠陥を有する集積回路のテスト時間と修復時間とを最適化するためのシステム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5821838A (ja) * | 1981-07-31 | 1983-02-08 | Nec Corp | ウエハテストシステム |
| JPS5967645A (ja) * | 1982-10-12 | 1984-04-17 | Hitachi Ltd | 半導体装置の欠陥救済装置 |
| JPS60210850A (ja) * | 1984-04-04 | 1985-10-23 | Mitsubishi Electric Corp | 半導体集積回路装置の製造方法 |
-
1985
- 1985-08-26 JP JP18681185A patent/JPS6246542A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5821838A (ja) * | 1981-07-31 | 1983-02-08 | Nec Corp | ウエハテストシステム |
| JPS5967645A (ja) * | 1982-10-12 | 1984-04-17 | Hitachi Ltd | 半導体装置の欠陥救済装置 |
| JPS60210850A (ja) * | 1984-04-04 | 1985-10-23 | Mitsubishi Electric Corp | 半導体集積回路装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023253A (ja) * | 1988-06-18 | 1990-01-08 | Teru Kyushu Kk | プローブ装置 |
| JPH02270341A (ja) * | 1988-07-08 | 1990-11-05 | Tokyo Electron Ltd | プローブ装置 |
| JPH02265255A (ja) * | 1989-04-06 | 1990-10-30 | Tokyo Electron Ltd | プローブ装置システム |
| JP2000515662A (ja) * | 1996-08-07 | 2000-11-21 | マイクロン、テクノロジー、インコーポレーテッド | 欠陥を有する集積回路のテスト時間と修復時間とを最適化するためのシステム |
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