JPS5821838A - ウエハテストシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体ウェハに素子形成後、ウェハ状態で行な
うテストに用いらｆＬるウェハテストシステムに関する
。

従来、ウェハ内の半導体素子（以下チップと記す）の電
気的特性全検査する工程では、チップの良品と不良品を
判断する通常テスタと称さγしる装置からチップへ入力
信号を送り、テスタはチップからの出力信号を受けその
出力信号を判断し、チップが良品であるか不良品である
か判断する。

通常、上記の入力信号および出力信号は、チップに設け
ら７した電極の位置に合致するように探針基板（以下プ
ローブカードと記す）に配置さｎた探針によってテスタ
から送出さ扛、あるいはテスタへ送入さ７しる。プロー
ブカード上に配置さニア１．た探針と、チップ上に設け
ら扛た電極を接触させる装置を通常プローバと称する。

テスタはチップからの出力信号を判断し良品でめるか不
良品であるかを判断し、不良品の場合はプローバヘ不良
信号を送出する。ブローバは上記の不良信号に従ってチ
ップ底面に印を付けるマーカと称する装置を動作させ不
良品チップの表面に印を付ける。

−飯に、マーカはブローバ上に１個あるいは複数個設け
られ、マーカのチップ表面に対する作用部はプローブカ
ード上の探針群の中央付近で作用するように設定さ１し
ている。また、チップ表面に印をつける動作（以下マー
キングと記す）は１個のチップを検査した後、直ちに行
なわｎる。通常マーカは、インクをチップ表面に付着さ
せる型式と、硬質の針でチップ表面を打ち損傷させる型
式と、レーザ光をチップ表面に照射しチップ表面の一部
を溶解させる型式とが使用さＣる。上記の３柚のマーカ
のどの型式においても、マーカの作用部が１プローブカ
ードの探針群の中央部であり。

マーキングの際にマーカの作用部がプローブカードの探
針に接触し、裸針金汚染あるいは損傷させることがあり
、探針の寿命を短かくする原因になり９る。また２通常
１つのチップを検査し、不良品と判断さｔしると直ちに
マーキングが行なわ几るため、マーキング時のインクあ
るいはチップ表面を硬質の針またはレーザ光により損傷
させたときチップ表面から生じる微小破片が他の未検査
チップの表面に飛散付着することによって電気的特性が
変化し、本来、良品でおるチップが不良品となることが
ある。今一つは、最近多用さｎている高周波測定（以下
）Ｉ　Ｆ測定と記す）にお−てはテスタからチップへの
入力信号あるいはチップからテスタへの出力信号の授受
を行うテストステーションと称する装置が、プローブカ
ード上に極めて接近して設けらγしる。このため通常ブ
ローμのプローブカード取付部周辺に設けらｎるマーカ
の設置空間を確保しなけｉＬば々らない。

本発明の目的は、こｒしらの前記の問題を解決するため
、ウェハ内の有効チップを全て検査した後。

ウェハをプローブカードから遠ざけた状態でマーキング
するものである。

この方法によγしは、前記のマーカ作用部によるプロー
ブカード上の探針群の汚染および損鴎、インク、および
マーキング時の微小破片の未検査チップへの飛散付着に
よる電気的特性の変化および１−ＩＦ測測定際のマーカ
のための空間確保の問題を解決することができる。

さらにウェハ内の有効チップ全全部検査した後のマーキ
ングにおいて、マーカを複数個使用し。

同時に複数個の不良チップにマーキングを行なえば、ウ
ェハ全体の検査時間全短縮することが可能となる。

以下図面をもって説明する。

第１図、第２図および２ｇ３図は本発明の実施例である
。

第１図において、■はテスタ、２はブローμ、３はマー
キングを行うマーキングステーションであり、１１，１
２．１３−１４はテスタとブローμ、テスタとマーキン
グステーションおよびブローμとマーキングステーショ
ンの相互間で入出力さ扛る電気信号の径路であＩｌ＋、
２１，２２．２３はウェハの移動を示す径路である。

８ｇ２図はウニ八表面を模式的に表わした図で、第２図
の例ではチップ１を原点とし、下方向をプラスＹ、右方
向をプラスＸと規定している。すなわち、チップ２は（
Ｘ・Ｙ）−（０，１）の座標であり、チップ３は（Ｘ・
Ｙ）＝（１・−１）の座標である。またチップ４は検査
する最後の有効チップである。従って第２図において、
チップｌはアドレス（０、０）であり、チップ２はアド
レス（０゜１）であり、チップ３はアドレス（１＋−ｔ
）であり、以下ウェハ内の有効チップをアドレスで衣わ
５− すことができる。

第１図において、ウェハはウェハ供給路２工からブロー
μ２へ供給さ扛、プローブカード上の探針群とウェハ内
のチップに設けらｎた電極とを合致させるように目合せ
を行い、初めに第２図のチップｌにつ込て探針群と電極
とを接触させる。ブローμ２で接触さ扛たテップｌの検
査の準備がでさると、ブローμ２はテスタｌへ信号路１
１を介して検査開始の信号を送る。テスタｌは検査開始
の信号を受けると、信号路１２’ｌｋ介してチップ検査
のための信号を送り、チップからの応答信号を同じく信
号路１２を介して受は取る。またブローμ２は検査開始
の信号をテスタｌへ送った後マーキングステーション３
ヘチツプ１のアドレス信号（０，０）′ｆｆ：送る。チ
ップｌの検査が終了すると、テスタｌは信号路１４を介
して不良信号をマーキングステーション３へ送る。この
とき当然に、チップ１の検査結果が良品であｎば不良信
号は送らγしない。

このようにしてチップ１のアドレスと良品であ６− るか不良品であるかの情報がマーキングステーション３
へ送ら扛ることになる。

テスクｌはチップ１の検査を終了すると、マーキングス
テーション３へ信号路１４を介して不良信号を送った穀
、ブローμ２へ信号路１１を介して検査終了の信号を送
り、ブローμ２はこｔを受けると、プローブカード上の
探針とチップの電極を非接触とし、ウェハを移動させチ
ップ２の電極とプローブカード上の探針＃全接触させる
。以下。

前記と同区な動作を行−、ウェハ内の有効チップ全部に
ついて検査を行い、各チップのアドレスと良品であるか
不良品であるかの信号をマーキングステーション３へ送
る。最後の有効チップ４の検査がホ冬了すると、ブロー
μ２はウェハをウェハ移動路２２全介してマーキングス
テーション３へ送る。このときマーキングステーション
３テｉｊ、８３図の如くアドレスに対応して不良品、良
品が記憶さ２している。第３図は一例であって、アドレ
ス（０νＯ）のチップ１は不良品、アドレス（０，１）
のチップ２は良品、アドレス（１，−１）のチップ３は
不良品となっている。

移動路２２を介して送り込捷′ｎ−たウェハは、チップ
にマーキングできる位置に設置さ扛、各チップに対して
マーキングできるようにウェハを移動できるようになっ
ている。マーキングステーション３は第３図の情報に従
って不良チップのアドレスが示すウェハ内のチップが”
ンー力の作用部に到遅したとき、不良チップにマーキン
グする。すなわち第３図において、まずアドレス（０，
０）のテップ１にマーキングし、次の不良チップである
アドレス（１，−１）のチップにマーキングできるよう
にウェハを移動させ、マーキングを行う。

このよう（′（ウェハ内の不良チップ全部にマーキング
し、終了するとウェハ収納路２３を介してウェハがマー
キングステーション３より送り出さ扛収納さ扛る。そし
て、次のウェハがウェハ供給路２１よりブローμ２へ供
給さ扛、前記と同様な検査およびマーキングを行う。さ
らにマーキングステーション３において、マーカを複数
個使用すｒしは、同時に複数個の不良チップにマーキン
グすることができ、ウェハ１枚渦りのマーキング時間を
短縮することが可能となる。

以上のように本発明によｎば、前記説明したようにプロ
ーブカードの探針の寿命を長くすることができ、マーキ
ングにより未検査チップの電気的特性を変化させること
なく検査でき、ＨＦ測定時にブローバ上にマーカの空間
を確保することもなく、さらには全体の検査時間を短縮
することができる。

【図面の簡単な説明】 第１図に本発明の一実施例のシステムのブロック図、第
２図はウニへ衣面図、第３図（グチスト結果がこのシス
テムに蓄積さｎていることを示すマツプである。

Claims (1)

【特許請求の範囲】
1. ウェハ上に配置さ扛た半導体素子の電気的特性を検査す
   る工程において、該ウェハ内の有効な前記半導体話子の
   全部を検査した後に該ウェハ内の不良品と判断さｎた前
   記半導体素子の表面に印を付ける工程を有することを特
   徴とするウェハテストシステム。