KR100301736B1 - 반도체 집적회로의 불량 해석 장치 및 그 방법 - Google Patents

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Abstract

우선, 불량 펠릿 영역 상의 패시베이션막을 제거한 후, 테스터를 사용하여 펠릿 영역의 타이밍 불량 레벨이 수치화된다. 이때, 펠릿 영역의 상부 반원 영역 상에 폴리이미드 용액이 적하된다. 다음으로, 테스터를 사용하여 폴리이미드막의 형성후 펠릿의 타이밍 불량 레벨이 다시 수치화된다. 그후, 폴리이미드막 형성후 타이밍 불량값과 폴리이미드막 형성전 타이밍 불량값이 비교된다. 다음으로, 그 비교된 결과에 근거하여, 불량이 있는 영역이 판단된다. 이때, 불량이 있는 영역 상에 폴리이미드막을 선택적으로 형성하는 단계 및 불량이 있는 영역을 판단하는 단계를 반복함으로써, 불량 영역이 식별된다.

Description

반도체 집적 회로의 불량 해석 장치 및 그 방법{FAILURE ANALYSIS APPARATUS OF SEMICONDUCTOR INTEGRATED CIRCUITS AND METHOD THEREOF}
본 발명은 타이밍 불량을 갖는 반도체 집적 회로의 불량 해석 장치 및 그 방법에 관한 것으로서, 더 상세하게는 발생하는 불량을 짧은 시간에 용이하게 식별하기 위한 반도체 집적 회로의 불량 해석 장치 및 그 방법에 관한 것이다.
최근, 반도체 집적 회로에서 배선의 집적도가 증가함에 따라서, 부유 용량이 증대되어왔다. 따라서, 소자가 형성되는 웨이퍼들의 전기적 특성을 검사하기 위한 웨이퍼 선정(sorting) 단계에서, 타이밍 시스템에서 불량의 발생에 의해 웨이퍼 제조 수율이 저하될 수 있다. 일반적으로, 전기적 특성의 검사 중에서 특정 테스트 패턴에서 불량이 발생되는 것이 타이밍 불량의 특성이다. 즉, 표면 상의 패시베이션막이 제거될 때는, 앞서의 전기적 특성 검사에서 동일한 웨이퍼가 불합격된 테스트 패턴에 기인하여 웨이퍼가 불합격되지 않지만, 패시베이션막이 다시 웨이퍼 상에 형성될 때, 웨이퍼는 불합격으로 판정된다.
웨이퍼 상의 패시베이션막의 존재 또는 부존재에 의해 반도체 집적 회로에 사용되는 금속 배선들 사이의 부유 용량의 변화에 의해서 발생되며, 이것이 역으로 회로의 시상수의 변동을 일으키는 것으로 고려되는 것이 이러한 종류의 타이밍 불량이다.
타이밍 불량을 갖는 논컨포밍(nonconforming) 웨이퍼를 해석하기 위하여, 해석되기 기대되는 영역에 캐퍼시턴스가 형성되고, 타이밍이 어떻게 벗어나는지가 관찰되어야 한다. 논컨포밍 웨이퍼를 위한 이러한 종류의 해석 방법이 이하에서 설명된다. 우선, 웨이퍼가 불합격된 테스트 패턴에서, 회로 기술에 친숙한 기술자는 펠릿(pellet) 영역에서 배선의 가능 불량 위치들을 추정한다. 이때, 레이저 등을 사용하여, 가능 불량 위치 상의 패시베이션막 상에 홀이 설치되고, 불량이라고 추정되는 배선 상에 프로브 바늘(probe needle)이 세팅된다. 이때, 오실로스코프 등에 의해 이 배선을 통해 지나는 신호를 확인하면서, 프로브 바늘에 의해 불량이 조사된다. 불량 부분이 이 조사에 의해 식별될 수 있다면, W (tungsten)막 등을 포함하는 캐퍼시턴스 전극이 이 영역 상에 형성되고, 캐퍼시턴스가 실질적으로 형성되며, LSI 테스터로써 불량 레벨이 저하되는지의 여부를 판단하며 불량 해석이 실행된다.
그러나, 이상의 불량 해석 방법은 하기의 문제점들을 갖는다. 대량으로 생산하는 공장의 기술자들은 그것이 타이밍 불량인지의 여부를 판단할 수는 있지만, 기술자가 그 불량 부분 영역을 식별하고, 그 직후에 불량 해석을 실시하는 것은 불가능하다는 것이 첫번째 문제점이다. 이것은 불량이 발생하는 테스트 패턴 상에 근거하여 반도체 집적 회로의 불량 부분을 추정하기 위하여는 회로 뿐만아니라 테스트 패턴 및 회로 조작에 모두 전문가이어야 하기 때문이다.
불량이 발생하는 테스트 패턴에 기초한 반도체 집적 회로의 불량 부분 상에 레이저등을 사용하여 홀이 설치된 후, 배선 상에 프로브 바늘을 설치하는 것이 극도로 어렵다는 것이 두번째 문제점이다. 이것은 반도체 집적 회로의 배선들 사이의 배선 간격 및 거리가 소자의 미세화가 더욱 진행함에 따라 1 ㎛ 이하가 되기 때문이다.
불량 부분을 식별한 후에 그 영역 상에 W 막등과 같은 전극이 설치될 때, W 막을 형성하기 위한 시간이 영역당 1 내지 2 시간이 걸린다는 것이 세번째 문제점이다. 따라서, 몇몇 부분에 캐퍼시턴스를 형성하기 위하여는, 예를 들어 8 시간 이상이 필요하다. 이것은 W 막을 형성하는데 사용되는 FIB(Focused Ion Beam) 또는 FLB(Focused laser Beam) 등의 장치가 진공 장치이며, 배기하는데 시간이 필요하기 때문이다. 또한, 캐퍼시턴스를 형성하기 위한 영역을 특정하는 어려움은 W 막을 형성하기 위한 시간이 길어지게 한다. 그 결과, 영역당 W 막을 형성하기 위해서는 1 또는 2 시간이 요구된다.
본 발명의 목적은 반도체 집적 회로의 일부에서 발생하는 타이밍 불량을 식별하기 위한 시간을 단축할 수 있고, 단축된 시간에 불량 해석을 실행할 수 있으며, 그 결과 초기 스테이지에서 결함있는 제품의 발생을 감소시켜서 그 생산성을 향상시킬 수 있는 반도체 집적 회로의 불량 해석 장치 및 그 방법을 제공하는 것이다.
본 발명에 따른 반도체 기판 상에 형성된 반도체 회로의 불량 해석 장치는 상기 기판 탑재용 웨이퍼 스테이지, 반도체 기판의 일부에 유전율이 2 내지 5인 테스트막을 형성하기 위하여 용액을 적하하기 위한 용액 적하 장치(solution dropping apparatus), 용액 적하 장치 위에 배치되고 반도체 기판의 표면 영상을 확대하기 위한 마이크로스코프, 및 웨이퍼 스테이지에 대하여 수평 방향으로 마이크로스코프 및 용액 적하 장치를 이동시키기 위한 장치를 포함한다.
용액이 적하되는 영역의 크기(dimension)에 따라서 용액 적하 장치는 용액의 적하량을 제어할 수 있다. 또한, 용액 적하 장치는 용액으로 채워진 용액 카트리지 및 이 용액 카트리지를 통과하도록 설치된 바늘(needle)을 가질 수 있다. 그 결과, 반도체 기판 상에 바늘을 통해 똑똑 떨어지면서 용액이 적하될 수 있다. 이 경우에, 바늘의 직경은 0.1 내지 1 ㎜ 가 될 수 있다. 용액은 폴리이미드 용액이 될 수 있다.
본 발명에 따른 반도체 집적 회로의 불량 해석 방법은 동일한 배선 패턴 및 그 배선 패턴 상에 형성된 패시베이션막을 갖는 복수의 펠릿(pellet)을 준비하는 단계를 포함한다. 이때, 펠릿 상의 패시베이션막이 제거되는데, 패시베이션막이 제거된 후 펠릿의 타이밍 불량은 측정되고 수치화(digitized)되며, 유전율이 2 내지 5인 테스트막을 형성하기 전의 타이밍 불량값이 얻어진다. 이때, 패시베이션막을 제거한 후, 복수의 펠릿 중 하나의 펠릿 상에 테스트막이 선택적으로 형성된다. 테스트막을 형성후의 펠릿의 타이밍 불량이 측정되고 수치화되어, 테스트막 형성후의 타이밍 불량값이 얻어진다. 그후, 테스트막 형성전의 타이밍 불량값이 테스트막 형성후의 타이밍 불량값과 비교된다. 이 경우, 테스트막 형성후의 타이밍 불량값이 저하된다면, 테스트막 형성 영역에 불량이 존재한다고 판단된다. 테스트막 형성후의 타이밍 불량값이 저하되지 않는다면, 테스트막 비형성 영역에 불량이 존재한다고 판단된다. 그후, 판단되지 않은 펠릿들 중 하나의 펠릿에서의 영역 상에 테스트막이 선택적으로 형성된다. 그 영역은 비교 및 판단 단계에 의해서 불량을갖는 것으로 판단된 영역에 대응한다. 이때, 비교 및 판단 단계와 다른 하나의 펠릿 내의 영역 상에 테스트막을 선택적으로 형성하는 단계를 교대로 반복함으로써 불량 영역이 식별된다.
하나의 웨이퍼 내에 구획된 복수의 펠릿 영역들이 복수의 펠릿일 수 있다. 패시베이션막 제거후 복수의 펠릿 중 하나의 펠릿 상에 테스트막을 선택적으로 형성하는 단계는 하나의 펠릿의 표면의 1/2 영역 상에 테스트막을 형성하는 단계일 수 있다. 불량을 갖는 것으로 판단된 영역에 대응하는 영역 상에 테스트막을 선택적으로 형성하는 단계는 불량을 갖는 것으로 판단된 영역에 대응하는 영역의 1/2 영역 상에 테스트막을 형성하는 단계일 수 있다.
펠릿은 입력부 및 출력부를 가질 수 있으며, 입력부로 전압을 인가하는 단계 및 출력부로부터 출력된 실제 전압과 예측 전압값 사이의 편차를 전압값으로 환산하여 측정하는 단계가 타이밍 불량값을 얻는 단계일 수 있다.
펠릿은 입력부 및 출력부를 가질 수 있으며, 선정된 타이밍에 입력부로 신호를 입력하는 단계 및 출력부로부터 출력된 신호의 실제 타이밍과 예측 타이밍값 사이의 편차를 시간으로 환산하여 측정하는 단계가 타이밍 불량값을 얻는 단계일 수 있다. 테스트막은 폴리이미드막일 수 있다.
복수의 펠릿 대신에 하나의 배선 패턴과 이 배선 패턴 상에 형성된 패시베이션막을 갖는 하나의 펠릿을 사용함으로써도 불량이 있는 영역을 식별하는 것이 가능하다. 그러한 경우에, 펠릿 상에 형성된 테스트막을 제거하는 단계는 불량의 존재를 판단하는 단계 이후에 요구된다.
본 발명에서, 펠릿 상에 테스트막을 선택적으로 형성한 후, 타이밍 불량 레벨은 이 테스트막 형성후 펠릿에 관해 수치화되고 테스트막 형성전 펠릿의 타이밍 불량 레벨과 비교된다. 그리고, 비교된 결과에 근거하여, 타이밍 불량 발생 영역들이 순서대로 식별된다. 이와 같은 방식으로, 본 발명에서는 회로에 대한 지식이 더 이상 요구되지 않고 기계적 조작을 통해 불량 영역들이 식별될 수 있기 때문에, 조작자들의 지식과 무관하게 불량 발생 영역들이 용이하게 식별될 수 있다. 본 발명에서는 회로와 접촉하는 바늘등을 가져오는 방법이 불량 발생 영역을 식별하기 위한 방법에 사용되지 않기 때문에, 배선 사이의 배선 폭과 간격이 소자들의 미세화가 증가함에 따라 감소될 때도 불량 발생 영역이 용이하게 식별될 수 있다.
또한, 본 발명에서는, 영역이 두개로 분할되고, 한 영역 상에서의 저하를 측정하기 위한 이분법을 반복하여 테스트막을 형성하고, 장소당 약 5분 정도에 불량 레벨을 수치화 할 수 있기 때문에, 약 하루 동안에 요구되는 불량 영역들의 식별은 대략 70분 동안 실행될 수 있다. 따라서, 타이밍 불량 영역의 식별을 위해 필요한 시간은 종래 기술에 비해 약 1/7로 단축될 수 있으며, 상당히 용이하고도 짧은 시간 동안 불량 발생 영역에 도달할 수 있다.
도 1은 본 발명의 실시예에 따른 불량 해석 장치를 도시하는 개략도.
도 2의 (a) 내지 (f)는 본 발명의 제1 실시예에 따른 불량 해석에서 단계의 순서에 따라 불량한 위치를 식별하기 위한 단계들을 도시하는 개략도.
도 3은 본 발명의 제1 실시예에 따른 불량 해석 방법을 도시하는 플로우 챠트.
도 4는 본 발명의 제2 실시예에 따른 불량 해석 방법을 도시하는 플로우 챠트.
<도면의 주요 부분에 대한 부호의 설명>
1 : 웨이퍼
2 : 웨이퍼 스테이지
3 : 폴리이미드 카트리지
4 : 마이크로스코프
5 : 펠릿 영역
6 : 폴리이미드막
7 : 바늘
이제, 도면들과 관련하여, 본 발명에 따른 양호한 실시예들을 이하에서 상세히 설명한다. 도 1은 본 발명의 실시예에 따른 불량 해석 장치를 도시하는 개략도이다. 도 1에 도시된 바와 같이, 웨이퍼(1)가 탑재된 웨이퍼 스테이지(2)는 수평한 X 방향 및 X 방향과 직각인 수평한 Y 방향으로 이동 가능한 베이스(8)에 설치된다. 폴리이미드 용액으로 채워진 폴리이미드 카트리지(3)는 웨이퍼 스테이지(2) 상에 위치된다. 폴리이미드 카트리지(3)는 가느다랗게 형성된 팁 끝을 가지며, 이 키트리지(3)를 통과하도록 바늘(7)이 설치된다. 그 결과, 바늘(7)을 수직으로 이동시킴으로써, 카트리지(3) 내의 폴리이미드 용액은 바늘(7)을 따라서 똑똑 떨어지면서 웨이퍼 상의 특정 영역에 적하될 수 있다.
또한, 마이크로스코프(4)는 웨이퍼 스테이지(2) 위에 설치되고, 웨이퍼(1)의 표면 영상이 이 마이크로스코프(4)를 통한 관찰을 위하여 확대될 수 있다.
웨이퍼 스테이지(2)는 직경이 125 내지 300 ㎜인 웨이퍼(1)를 탑재할 수 있다. 또한, 마이크로스코프(4)를 사용하여 웨이퍼(1) 내의 소정의 펠릿 영역 내의 소정의 영역에 폴리이미드 용액이 적하될 수 있으므로, 웨이퍼(1) 상의 기대되는 영역 내에 폴리이미드막을 형성하는 것은 가능하다.
바늘(7)의 직경은 0.1 내지 1 ㎜인 것이 바람직하다. 10 ㎟ 이상인 넓은 영역에 폴리이미드 용액을 적하하기 위해서는, 바늘(7)의 직경이 약 1 ㎜인 것이 바람직하다. 한편, 웨이퍼(1) 상에서 약 수 ㎛2의 극히 좁은 영역에 폴리이미드 용액을 적하하기 위해서는, 바늘(7)의 직경이 약 0.1 ㎜인 것이 바람직하다. 그러나, 대략 0.5 ㎜의 직경인 바늘(7)이 설치된 폴리이미드 카트리지(3)의 사용은 대략 400 ㎛2내지 1 ㎟ 의 범위 내에서 도포 영역을 변화시키는 것이 가능하다.
도 1에 도시된 실시예에서, 바늘(7)을 갖는 폴리이미드 카트리지(3)는 웨이퍼(1) 상에 폴리이미드 용액을 적하시키기 위한 장치에 사용되지만, 본 발명은 이에 제한되지 않는데, 예를 들어 주사기(injector)와 같은 미량의 폴리이미드 용액을 분출할 수 있는 장치가 사용될 수 있다.
도 1에 도시된 반도체 집적 회로용 불량 해석 장치를 사용하는 불량 해석 방법을 이하에서 설명한다. 도 2의 (a) 내지 (f)는 본 발명의 제1 실시예에 따른 불량 해석 방법에서 단계의 순서 중 불량 위치를 식별하기 위한 단계를 도시한 개략도들 이며, 도 3은 본 발명의 제1 실시예에 따른 불량 해석 방법을 도시한 플로우 챠트이다. 도 2의 (a) 내지 (f)에서, 웨이퍼(1) 내의 불량 발생 영역들을 식별하기 위해 폴리이미드막을 형성하기 위한 영역이 빗금으로 도시된다. 타이밍 불량을 해석하기 위해서는, 단지 해석이 기대되는 영역에만 캐퍼시턴스를 형성하고, 어떻게 타이밍이 나누어지는지를 관찰할 필요가 있다. 그러므로, 캐퍼시턴스가 형성된 위치, 즉 타이밍 불량 발생 위치를 식별하기 위한 방법이 이하에서 설명한다.
우선, 타이밍 불량이 발생한 웨이퍼(1)에서. 동일한 테스트 패턴으로 형성된 대략 20개 정도의 불량 펠릿 영역들이 준비된다(단계 S1). 이때, 불량 펠릿 영역 상의 패시베이션막이 제거된다(단계 S2). 다음으로, 웨이퍼 상에서 어드레스를 기록하면서, 모든 펠릿 영역들(5a 내지 5f)의 타이밍 불량 레벨들이 LSI 테스터에 의해서 수치화된다(단계 S3). 이와 같은 불량 레벨을 보이는 수치적 값으로, 전압 또는 시간이나 다른 것들이 사용될 수 있으며, 테스트에 적절한 수치화 방법이 사용되는 것이 가능하다.
타이밍 불량 레벨을 수치화하는 방법에 대해서는, 예를 들어 펠릿의 입력부에서 다양한 값들의 전압을 입력하는 방법과, 예측 전압값이 출력부로부터 얻어질수 있는지를 확인하기 위해 LSI 테스터로 측정하는 방법이 있다. 불량 레벨로서 고려되는 기대값(전압값)으로부터의 편차를 이 방법의 사용은 허용한다. 또한, 타이밍의 다양한 형태들에서 펠릿의 입력부 내로 신호를 입력하는 방법 및 소정의 타이밍에 출력부로부터 신호가 출력되는지를 확인하기 위해 LSI 테스터로 측정하는 방법도 있다. 이 경우, 기대값(시간)과의 편차가 불량 레벨로 지정될 수 있다.
복수의 불량 발생 영역들이 하나의 펠릿 영역에서 검출될 때, 우선 수율 상에서 최대 효과를 갖는 불량 발생 영역이 불량을 해석하기 위해 식별되고, 다음 불량 발생 영역이 필요에 따라 식별된다. 웨이퍼(1)의 펠릿 영역에서 불량 발생 영역을 특정하기 위하여, 웨치퍼 스테이지(2) 상에 웨이퍼(1)를 세팅한 후, 예를 들어 도 2의 (a) 또는 (b)에 도시된 바와 같이, 펠릿 영역(5a) 또는 펠릿 영역(5b)의 상부 반원 영역(6a) 또는 하부 반원 영역(6b) 상에 폴리이미드 카트리지(3) 등을 사용하여 소정량의 폴리이미드 용액이 적하된다(단계 S4). 이때, 베이스(8)와 수평 방향으로 웨이퍼 스테이지(2)가 내장되어 이동 가능하기 때문에, 마이크로스코프(4)로 웨이퍼(1) 표면을 관찰하며 웨이퍼 스테이지(2)를 이동시킴으로써 폴리이미드 용액 적하 영역이 엄격하게 조절될 수 있다. 이때, 다시 테스터를 사용하여 폴리이미드막 형성후의 펠릿의 타이밍 불량 레벨이 수치화된다(단계 S5).
그후, 예를 들어 폴리이미드막 형성후 타이밍 불량 레벨이 폴리이미드막 형성전 타이밍 불량 레벨 보다 저하된 것을 확인하기 위해 펠릿 영역(5a)의 상부 반원 영역(6a)을 비교한다(단계 S6). 이와 같은 방식으로, 펠릿 영역 상의 금속 배선들 사이에 폴리이미드 용액의 적하는 소정의 배선들 사이에서만 캐퍼시턴스를 변화시킬 수 있다. 그 결과, 폴리이미드막 형성후 펠릿의 타이밍 불량 레벨을 폴리이미드막 형성전 타이밍 불량 레벨과 비교함으로써, 폴리이미드막 형성 영역이 불량인지의 여부를 판단하는 것이 가능하다.
예를 들어, 단계 S6에서 폴리이미드막 형성후 펠릿의 타이밍 불량 레벨이 폴리이미드막 형성전과 비교해 저하되지 않았다면, 폴리이미드막 형성 영역이 불량 영역을 포함하지 않는 경우이다. 따라서, 단계 S4로 돌아가서, 상부 반원 영역(6a)을 제외한 영역에 폴리이미드 용액을 선택적으로 적하하고 동일한 측정을 실시한다.
상부 반원 영역(6a) 상에 형성된 폴리이미드막을 갖는 펠릿의 타이밍 불량 레벨이 저하된 것을 단계 S6의 비교 결과들이 보인다면, 상부 반원 영역(6a)이 불량 영역을 포함하는 경우이므로, 그 영역이 충분히 식별되는지를 판단한다(단계 S7). 단계 S7에서의 불량 발생 영역 식별이 충분하지 않다고 판단된다면, 단계 S4로 되돌아간다. 즉, 도 2의 (c)에 도시된 바와 같이, 다음 펠릿 영역(5c)에서, 영역(6c)에서 상부 반원 영역의 1/2 영역 상에 폴리이미드 용액을 적하한다. 그후, 동일한 방법으로, 단계 S6의 측정 및 단계 S7의 판단을 실행하고, 불량 발생 영역이 적절하게 좁아질 수 있을 때까지, 도 2의 (d) 내지 (f)에 도시된 펠릿 영역들(5d, 5e,및 5f) 상에서 영역들(6d, 6e,및 6f)의 불량을 측정한다.
영역을 두개의 부분으로 분할하는 것과, 이와 같이 하나의 영역에서의 저하를 측정하기 위한 이분법을 반복하는 것은 대단히 용이하고도 짧은 시간 동안 불량 발생 영역에 도달할 수 있다. 예를 들어, 약 20개의 펠릿 영역들이 샘플로 준비된다면, 크기가 약 16 ㎟ 인 펠릿에 대해 불량 발생 영역을 30 ㎛2에 집중하는 것이 가능하다. 한 변의 길이가 2 ㎜인 직각 펠릿 영역이 선택될 때, 17개의 펠릿 영역들을 사용하여 17번의 측정 단계들에 의해 대략 30 ㎛2로 불량 발생 영역을 식별하는 것이 가능하다. 이 경우, 폴리이미드 용액을 적하하기 위해 필요한 시간이 장소당 1 내지 3분이고, 테스트 시간이 수 초이며, 테스터에 웨이퍼를 로딩(loading)하고 프로우빙(probing)하기 위해 약 2분이 필요하기 때문에, 대략 70분 정도에 불량 영역을 식별하는 것이 가능하다.
불량 발생 영역을 식별한 후, W 막 등으로 구성된 캐퍼시턴스 전극이 불량 발생 영역 상에 형성되어 사실상의 캐퍼시턴스를 형성하며, 불량 위치를 식별하기 위해 LSI 테스터에 의해 불량 레벨이 저하되었는지가 판단된다.
도 4는 본 발명의 제2 실시예 따른 불량 해석 방법을 도시하는 플로우 챠트이다. 타이밍 불량 존재가 확인된 샘플로 단지 한 두개의 펠릿 영역들(칩)이 준비된다면, 제1 실시예에서 보인 바와 같이 복수의 샘플들(펠릿 영역들) 상에 연속적으로 폴리이미드막을 형성하는 것은 불가능하다. 그러므로, 본 실시예에서는, 형성된 폴리이미드막을 제거한 후에 폴리이미드막이 다시 형성된다. 이 단계가 이하에서 자세히 설명된다.
우선, 불량 칩을 준비하고(단계 S11),이 불량 칩을 개봉한다(단계 S12). 그리고, 이 불량 칩에서 타이밍 불량이 존재하는 것을 확인한다(단계 S13). 이때, 불량 칩 표면 상의 패시베이션막을 제거한다(단계 S14). 그후, 제거된 패시베이션막을 갖는 칩에 대해서, 타이밍 불량 레벨을 검사하고 수치화한다(단계 S15).
이때, 도 2의 (a) 또는 (b)에 도시된 바와 같이, 펠릿 영역의 상부 반원 영역 또는 하부 반원 영역 상에 폴리이미드 용액을 적하한다(단계 S16). 이때, 테스터 등을 사용하여, 폴리이미드막 형성후 펠릿의 타이밍 불량 레벨을 수치화한다(단계 S17).
그후, 제1 실시예의 경우와 동일하게, 폴리이미드막 형성후 타이밍 불량 레벨이 폴리이미드막 형성전의 타이밍 불량 레벨 보다 저하되는지를 비교한다(단계 S18). 단계 S18에서, 저하가 확인되지 않을 때에는, 폴리이미드막 형성 영역이 불량 영역을 포함하지 않는 것을 의미하기 때문에, 형성된 폴리이미드막을 제거한 후에 단계 S16으로 되돌아 간다(단계 S20).
한편, 단계 S18의 비교의 결과로서 불량 영역을 폴리이미드막 형성 영역이 포함하는 것이 확인된다면, 불량 발생 영역이 적절하게 식별되는지를 판단한다(단계 S19). 불량 발생 영역이 적절하게 식별되지 않는다면, 폴리이미드막 제거후(단계 S20), 형성된 폴리이미드막을 제거한 후에 단계 S16으로 되돌아간다.
이와 같은 방식으로 불량 발생 영역을 식별한 후, 제1 실시예의 경우와 동일하게, 불량 해석을 실행한다.
제2 실시예에서는, 폴리이미드막이 다시 형성되고, 형성된 폴리이미드막을 제거한 후에 불량 영역이 식별되기 때문에, 샘플의 양, 즉 단 하나의 불량 펠릿이 준비될 수 있을 때라도, 불량 영역이 용이하게 식별될 수 있다. 폴리이미드막을제거하기 위한 장치에 대해서, 산소 플라즈마 장치가 사용될 수 있다. 포토레지스트막을 제거하기 위해 사용된 산소 플라즈마 장치가 반도체 장치의 제조 단계에 적합하다면, 새로운 장치를 준비할 필요는 없다. 또한, 예를 들어 1kW형 산소 플라즈마 장치가 사용될 때, 폴리이미드막은 1분 내에 제거될 수 있으며, 불량 영역을 식별하기 위해 더 긴 시간이 필요치 않다.
제1 및 2 실시예에서는, 폴리이미드막 형성 영역에 불량 영역이 존재하는지를 판단함으로써 불량 영역이 식별되지만, 본 발명은 폴리이미드막에 한정되지는 않는다. 예를 들어, 유전율이 2 내지 5인 테스트막이라면, 상술한 실시예들의 경우에서와 동일한 방식으로 불량 영역이 식별될 수 있다. 그러나, 반도체 디바이스의 제조 단계에서의 폴리이미드막이 종래에 사용된 것이기 때문에, 폴리이미드막의 사용은 특수한 재료를 준비할 필요가 없다.

Claims (16)

  1. 반도체 기판 상에 형성된 반도체 집적 회로의 불량 해석 장치에 있어서,
    타이밍 불량이라고 판정된 상기 반도체 기판을 탑재하기 위한 웨이퍼 스테이지;
    상기 반도체 기판의 일부 상에 용액을 적하시켜서 유전율이 2 내지 5인 테스트막을 형성하기 위한 용액 적하 장치;
    상기 용액 적하 장치 위에 배치되고, 상기 반도체 기판의 표면 영상을 확대하기 위한 마이크로스코프; 및
    상기 웨이퍼 스테이지에 대하여 수평 방향으로 상기 마이크로스코프 및 상기 용액 적하 장치를 이동시키기 위한 장치
    를 포함하는 반도체 집적 회로의 불량 해석 장치.
  2. 제1항에 있어서, 상기 용액 적하 장치가 상기 용액이 적하되는 영역의 크기에 따라서 상기 용액의 적하량을 제어하는 반도체 집적 회로의 불량 해석 장치.
  3. 제1항에 있어서, 상기 용액 적하 장치가 상기 용액으로 채워진 용액 카트리지 및 상기 용액 카트리지를 통과하도록 탑재된 바늘을 포함하되, 상기 용액은 상기 바늘을 따라서 똑똑 떨어지며 상기 반도체 기판 상에 적하되는 반도체 집적 회로의 불량 해석 장치.
  4. 제3항에 있어서, 상기 바늘의 직경이 0.1 내지 1 ㎜ 인 반도체 집적 회로의 불량 해석 장치.
  5. 제1항에 있어서, 상기 용액은 폴리이미드 용액인 반도체 집적 회로의 불량 해석 장치.
  6. 반도체 집적 회로의 불량 해석 방법에 있어서,
    동일한 배선 패턴 및 상기 배선 패턴 상에 형성된 패시베이션막을 갖는 복수의 펠릿(pellet)을 준비하는 단계;
    상기 펠릿 상의 상기 패시베이션막을 제거하는 단계;
    상기 패시베이션막을 제거한 후에 상기 펠릿의 타이밍 불량을 측정하고 수치화하여 유전율이 2 내지 5인 테스트막을 형성하기 전에 타이밍 불량값을 얻는 단계;
    상기 패시베이션막을 제거한 후, 복수의 펠릿 중 하나의 펠릿 상에 상기 테스트막을 선택적으로 형성하는 단계;
    상기 테스트막을 형성한 후에 상기 펠릿의 타이밍 불량을 측정하고 수치화하여 상기 테스트막을 형성한 후에 타이밍 불량값을 얻는 단계;
    상기 테스트막 형성전의 상기 타이밍 불량값과 상기 테스트막 형성후의 타이밍 불량값을 비교하고, 상기 테스트막 형성후 상기 타이밍 불량값이 저하되었다면,상기 테스트막 형성 영역 내에 불량이 존재한다고 판단하고, 상기 테스트막 형성후 상기 타이밍 불량값이 저하되지 않았다면, 상기 테스트막 비형성 영역 내에 불량이 존재한다고 판단하는 단계;
    판단되지 않은 펠릿들 중 하나의 펠릿 내의 영역 -이 영역은 비교하고 판단하는 상기 단계에 의해서 불량을 갖는 것으로 판단된 영역에 대응함- 상에 상기 테스트막을 선택적으로 형성하는 단계; 및
    비교하고 판단하는 상기 단계 및 다른 하나의 펠릿 내의 상기 영역 상에 상기 테스트막을 선택적으로 형성하는 상기 단계를 교대로 반복함으로써 불량 영역을 식별하는 단계
    를 포함하는 반도체 집적 회로의 불량 해석 방법.
  7. 제6항에 있어서, 상기 복수의 펠릿들은 하나의 웨이퍼 내에 정의된 복수의 펠릿 영역들인 반도체 집적 회로의 불량 해석 방법.
  8. 제6항에 있어서,
    상기 패시베이션막을 제거한 후에 상기 복수의 펠릿들 중 하나의 펠릿 상에 상기 테스트막을 선택적으로 형성하는 상기 단계는 상기 하나의 펠릿의 표면의 1/2 영역 상에 상기 테스트막을 형성하는 단계이며,
    불량이 있다고 판단된 영역에 대응하는 상기 영역 상에 상기 테스트막을 선택적으로 형성하는 상기 단계는 상기 불량이 있다고 판단된 상기 영역에 대응하는영역의 1/2 영역 상에 상기 테스트막을 형성하는 단계
    인 반도체 집적 회로의 불량 해석 방법.
  9. 제6항에 있어서, 상기 펠릿은 입력부 및 출력부를 갖고, 상기 타이밍 불량값을 얻는 상기 단계는 상기 입력부에 전압을 인가하여, 상기 출력부로부터 출력된 실제 전압과 예측 전압값 사이의 편차를 전압값으로 환산하여 측정하는 단계인 반도체 집적 회로의 불량 해석 방법.
  10. 제6항에 있어서, 상기 펠릿은 입력부 및 출력부를 갖고, 상기 타이밍 불량값을 얻는 상기 단계는 소정의 타이밍에서 상기 입력부에 신호를 입력하여, 상기 출력부로부터 출력된 신호의 실제 타이밍과 예측 타이밍값 사이의 편차를 시간으로 환산하여 측정하는 단계인 반도체 집적 회로의 불량 해석 방법.
  11. 제6항에 있어서, 상기 테스트막은 폴리이미드막인 반도체 집적 회로의 불량 해석 방법.
  12. 반도체 집적 회로의 불량 해석 방법에 있어서,
    배선 패턴 및 상기 배선 패턴 상에 형성된 패시베이션막을 갖는 펠릿을 준비하는 단계;
    상기 펠릿 상의 상기 패시베이션막을 제거하는 단계;
    상기 패시베이션막을 제거한 후에 상기 펠릿의 타이밍 불량을 측정하고 수치화하여 유전율이 2 내지 5인 테스트막을 형성하기 전의 타이밍 불량값을 얻는 단계;
    상기 패시베이션막을 제거한 후, 상기 펠릿 상에 상기 테스트막을 선택적으로 형성하는 단계;
    상기 테스트막을 형성한 후에 상기 펠릿의 타이밍 불량을 측정하고 수치화하여 상기 테스트막을 형성한 후에 타이밍 불량값을 얻는 단계;
    상기 테스트막 형성전의 상기 타이밍 불량값과 상기 테스트막 형성후의 타이밍 불량값을 비교하고, 상기 테스트막 형성후 상기 타이밍 불량값이 저하되었다면, 상기 테스트막 형성 영역 내에 불량이 존재한다고 판단하고, 상기 테스트막 형성후 상기 타이밍 불량값이 저하되지 않았다면, 상기 테스트막 비형성 영역 내에 불량이 존재한다고 판단하는 단계;
    상기 펠릿 상의 상기 테스트막을 제거하는 단계;
    상기 펠릿 내의 영역 -이 영역은 비교하고 판단하는 상기 단계에 의해 불량이 있다고 판단된 영역에 대응함- 상에 상기 테스트막을 선택적으로 형성하는 단계; 및
    비교하고 판단하는 상기 단계, 상기 테스트막을 제거하는 상기 단계, 및 상기 펠릿 내의 상기 영역 상에 상기 테스트막을 선택적으로 형성하는 상기 단계를 반복함으로써 불량 영역을 식별하는 단계
    를 포함하는 반도체 집적 회로의 불량 해석 방법.
  13. 제12항에 있어서;
    상기 패시베이션막을 제거한 후에 상기 펠릿 상에 상기 테스트막을 선택적으로 형성하는 상기 단계는 상기 펠릿의 표면의 1/2 영역 상에 상기 테스트막을 형성하는 단계이며,
    불량이 있다고 판단된 영역에 대응하는 영역 상에 상기 테스트막을 선택적으로 형성하는 상기 단계는 상기 불량이 있다고 판단된 상기 영역의 1/2 영역 상에 상기 테스트막을 형성하는 단계
    인 반도체 집적 회로의 불량 해석 방법.
  14. 제12항에 있어서, 상기 펠릿은 입력부 및 출력부를 갖고, 상기 타이밍 불량값을 얻는 상기 단계는 상기 입력부에 전압을 인가하여, 상기 출력부로부터 출력된 실제 전압과 예측 전압값 사이의 편차를 전압값으로 환산하여 측정하는 단계인 반도체 집적 회로의 불량 해석 방법.
  15. 제12항에 있어서, 상기 펠릿은 입력부 및 출력부를 갖고, 상기 타이밍 불량값을 구하는 상기 단계는 소정의 타이밍에서 상기 입력부에 신호를 입력하여, 상기 출력부로부터 출력된 신호의 실제 타이밍과 예측 타이밍값 사이의 편차를 시간으로 환산하여 측정하는 단계인 반도체 집적 회로의 불량 해석 방법.
  16. 제12항에 있어서, 상기 테스트막은 폴리이미드막인 반도체 집적 회로의 불량 해석 방법.
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