JPH1116975A - 半導体基板の不良解析装置及び不良解析方法 - Google Patents
半導体基板の不良解析装置及び不良解析方法Info
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- JPH1116975A JPH1116975A JP9170400A JP17040097A JPH1116975A JP H1116975 A JPH1116975 A JP H1116975A JP 9170400 A JP9170400 A JP 9170400A JP 17040097 A JP17040097 A JP 17040097A JP H1116975 A JPH1116975 A JP H1116975A
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
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-
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- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2882—Testing timing characteristics
Abstract
(57)【要約】
【課題】タイミング系不良を発生させている箇所を特定
する為の時間が長い。 【解決手段】ペレット領域５のパッシベーション膜を除
去したののちタイミング不良を数値化し、次いでペレッ
ト領域の面積の約１／２の部分にポリイミド膜を形成し
たのち、この部分のタイミング不良を測定して最初のタ
イミング不良のレベルと比較しポリイミド膜形成部に不
良域があるかを判定する。この２分法を繰り返して不良
域をしぼり込む。
する為の時間が長い。 【解決手段】ペレット領域５のパッシベーション膜を除
去したののちタイミング不良を数値化し、次いでペレッ
ト領域の面積の約１／２の部分にポリイミド膜を形成し
たのち、この部分のタイミング不良を測定して最初のタ
イミング不良のレベルと比較しポリイミド膜形成部に不
良域があるかを判定する。この２分法を繰り返して不良
域をしぼり込む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板の不良解
析装置及び不良解析方法に関する。
析装置及び不良解析方法に関する。
【０００２】
【従来の技術】半導体集積回路の高密度化に伴い、浮遊
容量の増大の為、素子が形成されたウェーハの電気的特
性を検査するウェーハソート工程（以下Ｐ／Ｗ工程と記
す）で、タイミング系の不良により歩留が低下すること
がある。タイミング系の不良の特徴としては、電気的特
性の検査の内、特定のテストパターンで不良となること
が一般的であり、表面のパッシベーション膜を除去する
と、先程不良となったテストパターンで不良とならず、
再びパッシベーション膜を埋積すると不良に戻ることで
ある。
容量の増大の為、素子が形成されたウェーハの電気的特
性を検査するウェーハソート工程（以下Ｐ／Ｗ工程と記
す）で、タイミング系の不良により歩留が低下すること
がある。タイミング系の不良の特徴としては、電気的特
性の検査の内、特定のテストパターンで不良となること
が一般的であり、表面のパッシベーション膜を除去する
と、先程不良となったテストパターンで不良とならず、
再びパッシベーション膜を埋積すると不良に戻ることで
ある。
【０００３】この様な不良の場合は、パッシベーション
膜の有無により半導体集積回路に使用されている金属配
線間の浮遊容量が変化し、これにより回路の時定数が変
動をうけ、タイミング系の不良となると考えられてい
る。
膜の有無により半導体集積回路に使用されている金属配
線間の浮遊容量が変化し、これにより回路の時定数が変
動をうけ、タイミング系の不良となると考えられてい
る。
【０００４】以上述べたタイミング系の不良を伴う不良
品の解析方法としては、不良となるテストパターンから
回路技術の知識を有した技術者がペレット領域内の半導
体集積回路上の不良箇所に見当をつけ、パッシベーショ
ン膜にレーザ等を用いて孔をあけ、当該配線にプローブ
針を立て信号をオシロスコープなどで確認しながら、不
良の調査を行い、ほぼ不良箇所が特定できた場合には、
その領域に擬似的にＷ膜などを形成して容量電極とした
容量を形成し、不良レベルが進行するか劣化するかを判
定しながら不良解析を行うのが一般的である。
品の解析方法としては、不良となるテストパターンから
回路技術の知識を有した技術者がペレット領域内の半導
体集積回路上の不良箇所に見当をつけ、パッシベーショ
ン膜にレーザ等を用いて孔をあけ、当該配線にプローブ
針を立て信号をオシロスコープなどで確認しながら、不
良の調査を行い、ほぼ不良箇所が特定できた場合には、
その領域に擬似的にＷ膜などを形成して容量電極とした
容量を形成し、不良レベルが進行するか劣化するかを判
定しながら不良解析を行うのが一般的である。
【０００５】
【発明が解決しようとする課題】第１の問題点は、タイ
ミング系の不良かどうかは、量産工場の技術者でも可能
であるが、これ以降の調査は、極めて困難である。
ミング系の不良かどうかは、量産工場の技術者でも可能
であるが、これ以降の調査は、極めて困難である。
【０００６】その理由は、不良となるテストパターンか
ら半導体集積回路上の不良箇所に見当をつける為には、
回路に関する専門知識とテストパターンと回路動作に関
する専門知識を必要とするからである。
ら半導体集積回路上の不良箇所に見当をつける為には、
回路に関する専門知識とテストパターンと回路動作に関
する専門知識を必要とするからである。
【０００７】第２の問題点は、不良となるテストパター
ンから半導体集積回路上の不良箇所のパッシベーション
膜にレーザ等を用いて孔をあけ、プローブ針を立てて解
析を行うが、配線上に針を立てることが難しくなってき
ている。
ンから半導体集積回路上の不良箇所のパッシベーション
膜にレーザ等を用いて孔をあけ、プローブ針を立てて解
析を行うが、配線上に針を立てることが難しくなってき
ている。
【０００８】その理由は、微細化に伴い配線幅，スペー
ス共１μｍを切る様になってきている為である。
ス共１μｍを切る様になってきている為である。
【０００９】第３の問題点は、不良箇所が特定できた場
合に、その領域にＷ膜などの電極を設けて擬似的に容量
を形成するが、この場合、ＦＩＢ（フォーカスドイオン
ビーム）やＦＬＢ（フォーカスドレーザビーム）の装置
を用いて行うが、Ｗ膜を形成する領域１カ所あたり１〜
２時間の時間が必要であり、数箇所容量を形成するだけ
で８時間以上を要してしまう。
合に、その領域にＷ膜などの電極を設けて擬似的に容量
を形成するが、この場合、ＦＩＢ（フォーカスドイオン
ビーム）やＦＬＢ（フォーカスドレーザビーム）の装置
を用いて行うが、Ｗ膜を形成する領域１カ所あたり１〜
２時間の時間が必要であり、数箇所容量を形成するだけ
で８時間以上を要してしまう。
【００１０】その理由は、ＦＩＢやＦＬＢの装置は真空
設備であり真空引きにも時間を要するからである。更
に、容量を形成する為の場所をさがすのは容易ではな
く、結局１カ所あたり１〜２時間の時間が必要である為
である。
設備であり真空引きにも時間を要するからである。更
に、容量を形成する為の場所をさがすのは容易ではな
く、結局１カ所あたり１〜２時間の時間が必要である為
である。
【００１１】本発明の第１の目的は、半導体集積回路で
発生するタイミング系の不良を発生させている箇所を特
定する為に要する時間を短縮し、不良解析を短時間で行
うことのできる半導体基板の不良解析装置及び不良解析
方法を提供することにある。
発生するタイミング系の不良を発生させている箇所を特
定する為に要する時間を短縮し、不良解析を短時間で行
うことのできる半導体基板の不良解析装置及び不良解析
方法を提供することにある。
【００１２】本発明の第２の目的は、不良解析の短縮に
より、不良品の発生を早期に減少させ、生産性を向上さ
せることにある。
より、不良品の発生を早期に減少させ、生産性を向上さ
せることにある。
【００１３】
【課題を解決するための手段】第１の発明の半導体基板
の不良解析装置は、半導体基板を載置しＸ・Ｙ方向に移
動可能なウェーハステージと、前記半導体基板の所定の
領域にポリイミド膜を形成する為のポリイミド滴下手段
と、前記半導体基板の表面を観察する為の顕微鏡を備え
たことを特徴とするものである。
の不良解析装置は、半導体基板を載置しＸ・Ｙ方向に移
動可能なウェーハステージと、前記半導体基板の所定の
領域にポリイミド膜を形成する為のポリイミド滴下手段
と、前記半導体基板の表面を観察する為の顕微鏡を備え
たことを特徴とするものである。
【００１４】第２の発明の半導体基板の不良解析方法
は、同一テストパターンが形成された複数のペレット領
域を有するウェーハの各ペレット領域のパッシベーショ
ン膜を除去したのちタイミング不良を数値化する工程
と、パッシベーション膜が除去された第１のペレット領
域の面積の約１／２の部分にポリイミド膜を形成する第
１の塗布工程と、このポリイミド膜が形成された部分の
タイミング不良を測定しパッシベーション膜除去後のタ
イミング不良の値と比較し、タイミングレベルが悪化し
ていればポリイミド膜形成部に不良域があると判断し、
タイミングレベルが悪化していなければポリイミド膜未
形成部に不良域があると判断する第１の判断工程と、第
２のペレット領域における第１の判断工程で不良域があ
ると判断された部分の領域の面積の約１／２の部分にポ
リイミド膜を形成する第２の塗布工程と、このポリイミ
ド膜が形成された部分のタイミング不良を測定しパッシ
ベーション膜除去後のタイミング不良の値と比較し、タ
イミングレベルが悪化していればポリイミド膜形成部に
不良域があると判断し、タイミングレベルが悪化してい
なければポリイミド膜未形成部に不良域があると判断す
る第２の判断工程と、前記第１および第２の塗布工程と
前記第１及び第２の判断工程と同様の工程を繰り返して
不良域を狭めて行く工程を含むことを特徴とするもので
ある。
は、同一テストパターンが形成された複数のペレット領
域を有するウェーハの各ペレット領域のパッシベーショ
ン膜を除去したのちタイミング不良を数値化する工程
と、パッシベーション膜が除去された第１のペレット領
域の面積の約１／２の部分にポリイミド膜を形成する第
１の塗布工程と、このポリイミド膜が形成された部分の
タイミング不良を測定しパッシベーション膜除去後のタ
イミング不良の値と比較し、タイミングレベルが悪化し
ていればポリイミド膜形成部に不良域があると判断し、
タイミングレベルが悪化していなければポリイミド膜未
形成部に不良域があると判断する第１の判断工程と、第
２のペレット領域における第１の判断工程で不良域があ
ると判断された部分の領域の面積の約１／２の部分にポ
リイミド膜を形成する第２の塗布工程と、このポリイミ
ド膜が形成された部分のタイミング不良を測定しパッシ
ベーション膜除去後のタイミング不良の値と比較し、タ
イミングレベルが悪化していればポリイミド膜形成部に
不良域があると判断し、タイミングレベルが悪化してい
なければポリイミド膜未形成部に不良域があると判断す
る第２の判断工程と、前記第１および第２の塗布工程と
前記第１及び第２の判断工程と同様の工程を繰り返して
不良域を狭めて行く工程を含むことを特徴とするもので
ある。
【００１５】第３の発明の半導体基板の不良解析方法
は、ペレット上のパッシベーション膜を除去したのち、
タイミング不良を数値化する工程と、パッシベーション
膜が除去された前記ペレットの面積の約１／２の部分に
第１のポリイミド膜を形成する第１の塗布工程と、この
第１のポリイミド膜が形成された部分のタイミング不良
を測定しパッシベーション膜除去後のタイミング不良の
値と比較し、タイミングレベルが悪化していれば第１の
ポリイミド膜形成部に不良域があると判断し、タイミン
グレベルが悪化していなければ第１のポリイミド膜未形
成部に不良域がると判断する第１の判断工程と、前記第
１のポリイミド膜を除去したのち第１の判断工程で不良
域があると判断された部分の領域の面積の約１／２の部
分に第２のポリイミド膜を形成する第２の塗布工程と、
この第２のポリイミド膜が形成された部分のタイミング
不良を測定しパッシベーション膜除去後のタイミング不
良の値と比較し、タイミングレベルが悪化していれば第
２のポリイミド膜形成部に不良域があると判断し、タイ
ミングレベルが悪化していなければ第２のポリイミド膜
未形成部に不良域があると判断する第２の判断工程と、
前記第１及び第２の塗布工程と前記第１及び第２の判断
工程と同様の工程を繰り返して不良域を狭めていく工程
とを含むことを特徴とするものである。
は、ペレット上のパッシベーション膜を除去したのち、
タイミング不良を数値化する工程と、パッシベーション
膜が除去された前記ペレットの面積の約１／２の部分に
第１のポリイミド膜を形成する第１の塗布工程と、この
第１のポリイミド膜が形成された部分のタイミング不良
を測定しパッシベーション膜除去後のタイミング不良の
値と比較し、タイミングレベルが悪化していれば第１の
ポリイミド膜形成部に不良域があると判断し、タイミン
グレベルが悪化していなければ第１のポリイミド膜未形
成部に不良域がると判断する第１の判断工程と、前記第
１のポリイミド膜を除去したのち第１の判断工程で不良
域があると判断された部分の領域の面積の約１／２の部
分に第２のポリイミド膜を形成する第２の塗布工程と、
この第２のポリイミド膜が形成された部分のタイミング
不良を測定しパッシベーション膜除去後のタイミング不
良の値と比較し、タイミングレベルが悪化していれば第
２のポリイミド膜形成部に不良域があると判断し、タイ
ミングレベルが悪化していなければ第２のポリイミド膜
未形成部に不良域があると判断する第２の判断工程と、
前記第１及び第２の塗布工程と前記第１及び第２の判断
工程と同様の工程を繰り返して不良域を狭めていく工程
とを含むことを特徴とするものである。
【００１６】ポリイミドは、比誘電率３程度の半導体材
料である。層間絶縁膜やカバー膜として使用されてお
り、適度の粘性がある為、滴下量を調節すればほぼ希望
する領域のみに滴下し塗布することが可能である。
料である。層間絶縁膜やカバー膜として使用されてお
り、適度の粘性がある為、滴下量を調節すればほぼ希望
する領域のみに滴下し塗布することが可能である。
【００１７】タイミング系の不良を解析する為には、解
析を希望する領域にのみ容量を形成し、タイミングがど
うずれるか観測する必要があるが、ポリイミドをＡｌの
配線間に滴下することにより、目的の配線間だけの容量
を変動させることができる為、ポリイミドの滴下箇所と
タイミングのズレの相関を取れば、不良箇所がわかる。
析を希望する領域にのみ容量を形成し、タイミングがど
うずれるか観測する必要があるが、ポリイミドをＡｌの
配線間に滴下することにより、目的の配線間だけの容量
を変動させることができる為、ポリイミドの滴下箇所と
タイミングのズレの相関を取れば、不良箇所がわかる。
【００１８】まず、タイミング系の不良が検出されたウ
ェーハを準備し、ウェーハ表面の各ペレット領域のパッ
シベーション膜を除去する。この後、テスターにてタイ
ミング不良のレベルを数値化する。この後、半導体ウェ
ーハを移動する為の装置により先程タイミング不良のレ
ベルを数値化したペレット領域にアドレッシングし、半
導体ウェーハに滴下するポリイミドの量を任意に制御で
きる装置により当該ペレットに適量のポリイミドを滴下
する。この際、塗布する場所を選択する為に、ウェーハ
表面を観察できる顕微鏡を使用する。この後、再びテス
ターにてタイミング不良のレベルを数値化しポリイミド
塗布前後のタイミング不良のレベルの変動をとらえ、ポ
リイミドを塗布した領域にタイミング系の不良原因があ
るかを判断する。
ェーハを準備し、ウェーハ表面の各ペレット領域のパッ
シベーション膜を除去する。この後、テスターにてタイ
ミング不良のレベルを数値化する。この後、半導体ウェ
ーハを移動する為の装置により先程タイミング不良のレ
ベルを数値化したペレット領域にアドレッシングし、半
導体ウェーハに滴下するポリイミドの量を任意に制御で
きる装置により当該ペレットに適量のポリイミドを滴下
する。この際、塗布する場所を選択する為に、ウェーハ
表面を観察できる顕微鏡を使用する。この後、再びテス
ターにてタイミング不良のレベルを数値化しポリイミド
塗布前後のタイミング不良のレベルの変動をとらえ、ポ
リイミドを塗布した領域にタイミング系の不良原因があ
るかを判断する。
【００１９】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１は本発明の第１の実施の形態である不
良解析装置を説明する為の構成図である。
て説明する。図１は本発明の第１の実施の形態である不
良解析装置を説明する為の構成図である。
【００２０】図１に示すように半導体基板の不良解析装
置は、ウェーハ（又はペレット）１を載置しＸ−Ｙ方向
に移動可能に構成されたウェーハステージ２と、ウェー
ハ１の所定の領域にポリイミド膜を形成する為のポリイ
ミドカートリッジ３と、ウェーハステージ２の上部に設
けられウェーハ１の表面を観察する為の顕微鏡４とから
構成されている。
置は、ウェーハ（又はペレット）１を載置しＸ−Ｙ方向
に移動可能に構成されたウェーハステージ２と、ウェー
ハ１の所定の領域にポリイミド膜を形成する為のポリイ
ミドカートリッジ３と、ウェーハステージ２の上部に設
けられウェーハ１の表面を観察する為の顕微鏡４とから
構成されている。
【００２１】ウェーハステージ２は、直径１２５ｍｍか
ら３００ｍｍのウェーハ１を乗せることができ、ウェー
ハ１上の任意の位置にアドレッシングが可能なものであ
る。ウェーハ１上の目的のペレット領域内の目的の領域
にポリイミド液を滴下するが、この場合顕微鏡４を用い
て行う。
ら３００ｍｍのウェーハ１を乗せることができ、ウェー
ハ１上の任意の位置にアドレッシングが可能なものであ
る。ウェーハ１上の目的のペレット領域内の目的の領域
にポリイミド液を滴下するが、この場合顕微鏡４を用い
て行う。
【００２２】先端が細く形成されたポリイミドカートリ
ッジ３の中にはポリイミド液が入っており、カートリッ
ジ３内を貫通するように設けられたニードル７を上下す
ることでポリイミドカートリッジ３の中のポリイミド液
がニードル７をつたわりながら滴下される。ニードル７
の径は０．１ｍｍから１ｍｍがよい。１０ｍｍ2以上の
広い領域にポリイミド液を滴下するには１ｍｍ程度のニ
ードルがよく、逆に数μｍ2程度の非常に狭い領域にポ
リイミドを滴下するにはニードルの径は０．１ｍｍ程度
がよい。但し、０．５ｍｍ程度の径のニードルをもつポ
リイミドカートリッジ３を用いれば４００μｍ2から１
ｍｍ2ぐらい迄を塗布領域を変化させることは可能であ
る。
ッジ３の中にはポリイミド液が入っており、カートリッ
ジ３内を貫通するように設けられたニードル７を上下す
ることでポリイミドカートリッジ３の中のポリイミド液
がニードル７をつたわりながら滴下される。ニードル７
の径は０．１ｍｍから１ｍｍがよい。１０ｍｍ2以上の
広い領域にポリイミド液を滴下するには１ｍｍ程度のニ
ードルがよく、逆に数μｍ2程度の非常に狭い領域にポ
リイミドを滴下するにはニードルの径は０．１ｍｍ程度
がよい。但し、０．５ｍｍ程度の径のニードルをもつポ
リイミドカートリッジ３を用いれば４００μｍ2から１
ｍｍ2ぐらい迄を塗布領域を変化させることは可能であ
る。
【００２３】本第１の実施の形態においてはポリイミド
滴下手段としてニードルを有するポリイミドカートリッ
ジを用いた場合について説明したが、これに限定される
ものではなく、注射器のように微量のポリイミド溶液を
噴出できるものを用いてもよい。
滴下手段としてニードルを有するポリイミドカートリッ
ジを用いた場合について説明したが、これに限定される
ものではなく、注射器のように微量のポリイミド溶液を
噴出できるものを用いてもよい。
【００２４】次に、本発明の第２の実施の形態として図
１に示した装置を用いた不良解析方法について図２，図
３を用いて説明する。図２（ａ）〜（ｆ）は不良領域を
特定する為のポリイミド膜を形成したペレット領域の上
面図、図３は、不良解析のフローチャート図である。以
下図１を併用して説明する。
１に示した装置を用いた不良解析方法について図２，図
３を用いて説明する。図２（ａ）〜（ｆ）は不良領域を
特定する為のポリイミド膜を形成したペレット領域の上
面図、図３は、不良解析のフローチャート図である。以
下図１を併用して説明する。
【００２５】まず、タイミング不良となったウェーハ１
を準備し、同一テストパターンが形成された不良ペレッ
ト領域を２０カ所程度準備し、パッシベーション膜を除
去する。次でウェーハ上のアドレスを記録しながら、テ
スターにより各ペレット領域５のタイミング不良のレベ
ルを数値化する。数値化の方法としては、電圧でもよい
し、時間でもよく、テストに合った数値化方法をとれば
よい。
を準備し、同一テストパターンが形成された不良ペレッ
ト領域を２０カ所程度準備し、パッシベーション膜を除
去する。次でウェーハ上のアドレスを記録しながら、テ
スターにより各ペレット領域５のタイミング不良のレベ
ルを数値化する。数値化の方法としては、電圧でもよい
し、時間でもよく、テストに合った数値化方法をとれば
よい。
【００２６】同一ペレット領域に不良域が複数検出され
た場合歩留まりに最も関係する不良域の特定をまず行っ
て不良解析し、必要に応じて次の不良域の特定を行う。
た場合歩留まりに最も関係する不良域の特定をまず行っ
て不良解析し、必要に応じて次の不良域の特定を行う。
【００２７】この後、ウェーハ１をウェーハステージ２
上にセットし、ポリイミドを局所的に滴下するが、この
滴下方法が不良箇所にいかに速く到達するかを決定す
る。
上にセットし、ポリイミドを局所的に滴下するが、この
滴下方法が不良箇所にいかに速く到達するかを決定す
る。
【００２８】図２（ａ）〜（ｆ）は、２分法による不良
箇所の特定法を説明する為のペレット領域の上面図であ
る。
箇所の特定法を説明する為のペレット領域の上面図であ
る。
【００２９】まず、図２（ａ），（ｂ）に示す様に、第
１のペレット領域５の上半面または下半面にポリイミド
膜６を塗布し、テスターによりポリイミド膜形成領域の
タイミング不良のレベルの変化を確認する。もし劣化が
確認されれば滴下した領域に異常領域が含まれることに
なる。
１のペレット領域５の上半面または下半面にポリイミド
膜６を塗布し、テスターによりポリイミド膜形成領域の
タイミング不良のレベルの変化を確認する。もし劣化が
確認されれば滴下した領域に異常領域が含まれることに
なる。
【００３０】図２（ａ）に示したポリイミド膜６の形成
領域に不良領域が含まれる場合、第２第３のペレット領
域を用い、図２（ｃ）〜（ｆ）及び図３のように、この
領域を２分法により繰り返していけば、目標とする領域
に到達できる。以上述べた２分法を用いることにより、
２０箇所程度のペレット領域のサンプルを準備すれば、
１６ｍｍ2くらいのペレットサイズのものでも３０μｍ2
まで不良域をしぼり込むことが可能である。
領域に不良領域が含まれる場合、第２第３のペレット領
域を用い、図２（ｃ）〜（ｆ）及び図３のように、この
領域を２分法により繰り返していけば、目標とする領域
に到達できる。以上述べた２分法を用いることにより、
２０箇所程度のペレット領域のサンプルを準備すれば、
１６ｍｍ2くらいのペレットサイズのものでも３０μｍ2
まで不良域をしぼり込むことが可能である。
【００３１】例えば、２ｍｍ×２ｍｍのペレット領域５
を選んだ為、１７箇所のペレット領域を用い１７回の繰
り返しで約３０μｍ2の領域にしぼり込むことができ
る。
を選んだ為、１７箇所のペレット領域を用い１７回の繰
り返しで約３０μｍ2の領域にしぼり込むことができ
る。
【００３２】ポリイミドを滴下する為に必要な時間は、
１箇所あたり約１〜３分、テスト時間は数秒、テスター
へのウェーハのローディングとプロービングで約２分程
度の為、約７０分程度で不良域のしぼり込みが可能であ
る。
１箇所あたり約１〜３分、テスト時間は数秒、テスター
へのウェーハのローディングとプロービングで約２分程
度の為、約７０分程度で不良域のしぼり込みが可能であ
る。
【００３３】以下、従来と同様にＷ膜形成法等により不
良解析を行う。
良解析を行う。
【００３４】次に、本発明の第２の実施の形態について
図４のフローチャート図を用いて説明する。
図４のフローチャート図を用いて説明する。
【００３５】タイミング不良と確認されたサンプルとし
てのペレットが、１個ないしは２個程度の場合は、第２
の実施の形態の様に数多くのサンプル（ペレット領域）
に対して順次ポリイミドを塗布することはできない。こ
の為、形成したポリイミド膜を除去し、再度ポリイミド
膜を形成する。
てのペレットが、１個ないしは２個程度の場合は、第２
の実施の形態の様に数多くのサンプル（ペレット領域）
に対して順次ポリイミドを塗布することはできない。こ
の為、形成したポリイミド膜を除去し、再度ポリイミド
膜を形成する。
【００３６】まず不良チップを開封し、タイミング不良
であることを確認する。この後、パッシベーション膜を
除去しタイミング不良のレベルチェックを行い数値化す
る。
であることを確認する。この後、パッシベーション膜を
除去しタイミング不良のレベルチェックを行い数値化す
る。
【００３７】その後、図２（ａ）に示した様に、ペレッ
トの上半面又は下半面にポリイミドを滴下し、レベルチ
ェックを行うが、この後同一サンプルを繰り返し行う為
には、ポリイミド膜を除去する必要がある。ポリイミド
膜の除去には、酸素プラズマ装置が使用可能である。半
導体装置製造の前工程でフォトレジストの除去装置とし
て使用している酸素プラズマ装置では、１ｋｗのタイプ
のもので、１分以内でポリイミド膜の除去が可能であ
る。
トの上半面又は下半面にポリイミドを滴下し、レベルチ
ェックを行うが、この後同一サンプルを繰り返し行う為
には、ポリイミド膜を除去する必要がある。ポリイミド
膜の除去には、酸素プラズマ装置が使用可能である。半
導体装置製造の前工程でフォトレジストの除去装置とし
て使用している酸素プラズマ装置では、１ｋｗのタイプ
のもので、１分以内でポリイミド膜の除去が可能であ
る。
【００３８】以下図４に示したフローチャート図に従っ
て不良域のしぼり込みを行い、不良解析をする。
て不良域のしぼり込みを行い、不良解析をする。
【００３９】このように第３の実施の形態ではサンプル
数が少なくても、ポリイミド膜の除去装置を有効に使用
することにより、不良のペレットが１個でも解析が可能
である。
数が少なくても、ポリイミド膜の除去装置を有効に使用
することにより、不良のペレットが１個でも解析が可能
である。
【００４０】
【発明の効果】第１の効果は、タイミング不良の原因箇
所を特定するのが従来の約１／７程度に短縮でき、生産
性を向上させることができる。
所を特定するのが従来の約１／７程度に短縮でき、生産
性を向上させることができる。
【００４１】その理由は、ポリイミドの塗布，テストは
１箇所あたり約５分程度の為、従来１日程度要していた
不良域のしぼり込みが７０分程度で可能となり、不良品
の発生を早期に減少できるからである。
１箇所あたり約５分程度の為、従来１日程度要していた
不良域のしぼり込みが７０分程度で可能となり、不良品
の発生を早期に減少できるからである。
【００４２】第２の効果は、不良となる領域を特定して
いくのに回路知識の必要性が少なくなり、多くの作業者
が不良域の特定ができる。その理由は、不良域をしぼり
込む方法に、シンプルな２分法を用いているからであ
る。
いくのに回路知識の必要性が少なくなり、多くの作業者
が不良域の特定ができる。その理由は、不良域をしぼり
込む方法に、シンプルな２分法を用いているからであ
る。
【００４３】第３の効果は、素子が微細化されても不良
のしぼり込みが可能である。その理由は、針立ての様な
機械的な接触をともなわない為である。
のしぼり込みが可能である。その理由は、針立ての様な
機械的な接触をともなわない為である。
【図１】本発明の第１の実施の形態を説明する為の不良
解析装置の構成図。
解析装置の構成図。
【図２】本発明の第２の実施の形態を説明する為のペレ
ット領域の上面図。
ット領域の上面図。
【図３】本発明の第２の実施の形態を説明する為のフロ
ーチャート図。
ーチャート図。
【図４】本発明の第３の実施の形態を説明する為のフロ
ーチャート図。
ーチャート図。
１ ウェーハ ２ ウェーハステージ ３ ポリイミドカートリッジ ４ 顕微鏡 ５ ペレット領域 ６ ポリイミド膜 ７ ニードル
Claims (3)
- 【請求項１】 半導体基板を載置しＸ・Ｙ方向に移動可
能なウェーハステージと、前記半導体基板の所定の領域
にポリイミド膜を形成する為のポリイミド滴下手段と、
前記半導体基板の表面を観察する為の顕微鏡とを備えた
ことを特徴とする半導体基板の不良解析装置。 - 【請求項２】 同一テストパターンが形成された複数の
ペレット領域を有するウェーハの各ペレット領域のパッ
シベーション膜を除去したのちタイミング不良を数値化
する工程と、パッシベーション膜が除去された第１のペ
レット領域の面積の約１／２の部分にポリイミド膜を形
成する第１の塗布工程と、このポリイミド膜が形成され
た部分のタイミング不良を測定しパッシベーション膜除
去後のタイミング不良の値と比較し、タイミングレベル
が悪化していればポリイミド膜形成部に不良域があると
判断し、タイミングレベルが悪化していなければポリイ
ミド膜未形成部に不良域があると判断する第１の判断工
程と、第２のペレット領域における第１の判断工程で不
良域があると判断された部分の領域の面積の約１／２の
部分にポリイミド膜を形成する第２の塗布工程と、この
ポリイミド膜が形成された部分のタイミング不良を測定
しパッシベーション膜除去後のタイミング不良の値と比
較し、タイミングレベルが悪化していればポリイミド膜
形成部に不良域があると判断し、タイミングレベルが悪
化していなければポリイミド膜未形成部に不良域がある
と判断する第２の判断工程と、前記第１および第２の塗
布工程と前記第１及び第２の判断工程と同様の工程を繰
り返して不良域を狭めて行く工程を含むことを特徴とす
る半導体基板の不良解析方法。 - 【請求項３】 ペレット上のパッシベーション膜を除去
したのち、タイミング不良を数値化する工程と、パッシ
ベーション膜が除去された前記ペレットの面積の約１／
２の部分に第１のポリイミド膜を形成する第１の塗布工
程と、この第１のポリイミド膜が形成された部分のタイ
ミング不良を測定しパッシベーション膜除去後のタイミ
ング不良の値と比較し、タイミングレベルが悪化してい
れば第１のポリイミド膜形成部に不良域があると判断
し、タイミングレベルが悪化していなければ第１のポリ
イミド膜未形成部に不良域がると判断する第１の判断工
程と、前記第１のポリイミド膜を除去したのち第１の判
断工程で不良域があると判断された部分の領域の面積の
約１／２の部分に第２のポリイミド膜を形成する第２の
塗布工程と、この第２のポリイミド膜が形成された部分
のタイミング不良を測定しパッシベーション膜除去後の
タイミング不良の値と比較し、タイミングレベルが悪化
していれば第２のポリイミド膜形成部に不良域があると
判断し、タイミングレベルが悪化していなければ第２の
ポリイミド膜未形成部に不良域があると判断する第２の
判断工程と、前記第１及び第２の塗布工程と前記第１及
び第２の判断工程と同様の工程を繰り返して不良域を狭
めていく工程とを含むことを特徴とする半導体基板の不
良解析方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9170400A JP2990113B2 (ja) | 1997-06-26 | 1997-06-26 | 半導体基板の不良解析装置及び不良解析方法 |
| GB0205797A GB2370157B (en) | 1997-06-26 | 1998-06-24 | Method for analyzing failure of semiconductor integrated circuits |
| GB9813665A GB2329757A (en) | 1997-06-26 | 1998-06-24 | Integrated circuit testing |
| US09/104,877 US6090634A (en) | 1997-06-26 | 1998-06-25 | Failure analysis apparatus of semiconductor integrated circuits and method thereof |
| KR1019980024098A KR100301736B1 (ko) | 1997-06-26 | 1998-06-25 | 반도체 집적회로의 불량 해석 장치 및 그 방법 |
| US09/541,385 US6323505B1 (en) | 1997-06-26 | 2000-03-31 | Failure analysis apparatus of semiconductor integrated circuits and methods thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9170400A JP2990113B2 (ja) | 1997-06-26 | 1997-06-26 | 半導体基板の不良解析装置及び不良解析方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1116975A true JPH1116975A (ja) | 1999-01-22 |
| JP2990113B2 JP2990113B2 (ja) | 1999-12-13 |
Family
ID=15904232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9170400A Expired - Fee Related JP2990113B2 (ja) | 1997-06-26 | 1997-06-26 | 半導体基板の不良解析装置及び不良解析方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6090634A (ja) |
| JP (1) | JP2990113B2 (ja) |
| KR (1) | KR100301736B1 (ja) |
| GB (1) | GB2329757A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414032B1 (ko) * | 2000-03-28 | 2004-01-07 | 가부시끼가이샤 도시바 | 반도체검사장치, 반도체결함해석장치, 반도체설계데이터수정장치, 반도체검사방법, 반도체결함해석방법, 반도체설계데이터수정방법 및 컴퓨터판독가능한 기록매체 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829014A (en) * | 1988-05-02 | 1989-05-09 | General Electric Company | Screenable power chip mosaics, a method for fabricating large power semiconductor chips |
| JPH0724270B2 (ja) * | 1989-12-14 | 1995-03-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5288664A (en) * | 1990-07-11 | 1994-02-22 | Fujitsu Ltd. | Method of forming wiring of semiconductor device |
| US5815000A (en) * | 1991-06-04 | 1998-09-29 | Micron Technology, Inc. | Method for testing semiconductor dice with conventionally sized temporary packages |
| JPH0837142A (ja) * | 1994-07-25 | 1996-02-06 | Hitachi Chem Co Ltd | 半導体基板へのポリイミド前駆体組成物の塗布法 |
| JP3005426B2 (ja) * | 1994-07-25 | 2000-01-31 | 大日本スクリーン製造株式会社 | 半導体ウェハ電気的測定装置 |
-
1997
- 1997-06-26 JP JP9170400A patent/JP2990113B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-24 GB GB9813665A patent/GB2329757A/en not_active Withdrawn
- 1998-06-25 KR KR1019980024098A patent/KR100301736B1/ko not_active IP Right Cessation
- 1998-06-25 US US09/104,877 patent/US6090634A/en not_active Expired - Fee Related
-
2000
- 2000-03-31 US US09/541,385 patent/US6323505B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414032B1 (ko) * | 2000-03-28 | 2004-01-07 | 가부시끼가이샤 도시바 | 반도체검사장치, 반도체결함해석장치, 반도체설계데이터수정장치, 반도체검사방법, 반도체결함해석방법, 반도체설계데이터수정방법 및 컴퓨터판독가능한 기록매체 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100301736B1 (ko) | 2001-10-19 |
| US6323505B1 (en) | 2001-11-27 |
| KR19990007338A (ko) | 1999-01-25 |
| GB9813665D0 (en) | 1998-08-26 |
| GB2329757A (en) | 1999-03-31 |
| US6090634A (en) | 2000-07-18 |
| JP2990113B2 (ja) | 1999-12-13 |
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Legal Events
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|---|---|---|---|
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