JP4898139B2 - プローブパッド、半導体素子の搭載された基板及び半導体素子検査方法 - Google Patents

プローブパッド、半導体素子の搭載された基板及び半導体素子検査方法 Download PDF

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Description

本発明は半導体素子を検査する装置及び方法に関する。より詳細には、基板に搭載されている半導体素子にアタックを加えなく電気的に前記半導体素子をテストするためのプローブパッド、半導体素子の搭載された基板及び半導体素子検査方法に関する。
一般的に、半導体素子の製造工程は基板上に蒸着、写真、エッチング、イオン注入及び金属工程などからなり、前記単位工程を反復して実施することで前記基板上には複数の半導体素子(以下、チップChip)が形成される。
前記基板上に複数のチップが完成されファブアウト(Fab out)された基板は各チップを電気的に検査するEDS(electric die sorting)工程を経るようになる。前記EDS工程を簡単に見ると、まず、基板上に形成されている各チップの正常及び非正常可否を確認するためのプリレーザーテスト(pre laser test)を遂行する。以後、前記非正常チップ中でリペア可能なチップをリペアするためのレーザーリペア工程を実施し、再度リペアしたチップのみを選んで正常及び非正常の可否を確認するポストレーザーテストを実施する。続いて、プリレーザー及びポストレーザーテスト条件を異なるようにして前記各チップの正常及び非正常可否を確認するファイナルテストを実施する。
前記テスト工程は、前記各チップに形成されているパッドに電気的信号を印加した後出力されるデータが正常であるかを確認する工程である。前記パッドに電気的信号を印加し電気的信号を出力するためには各パッドに信号伝達用プローブ針が接触されなければならない。
ところで、最近の半導体素子が高容量を有することによって電気的信号を入出力するパッドは非常に増加されている。また、基板に形成されているチップのテスト時間を短縮させるために1回のプローブ針接触の際、複数のチップに形成されているパッドを同時に接触するようにして、複数のチップに同時にテストを遂行している。
前記のように、接触しなければならないパッドが増加されることによって前記パッドそれぞれに信号伝達用プローブ針が正確な位置に接触することが非常に難しくなっている。さらに、前記で説明したように一つのチップに数回のテスト工程が進行され、前記各テスト工程の際毎に前記各パッドにプローブ針が再接触されるので、前記各パッドにプローブ針が接触する回数が数回に至るようになる。従って、各パッドに前記プローブ針が正常位置で接触できない確率がさらに増加するようになる。
万一、前記プローブ針が正常位置に接触されなく前記パッドのエッジ部位にプローブ針が接触されると深刻な品質不良を誘発するようになる。さらに、前記パッドのエッジ部位にプローブ針が接触されても通常のオープン/ショートテストなどで感知されないので継続的に基板プローブ不良が発生するようになる。前記プローブ不良が発生すると、良品の半導体チップにアタックが加えられ前記半導体チップを不良に処理しなければならない。従って、深刻な歩留まりの減少を来たすようになる。
前記プローブ針による半導体素子のアタックを防止するための方法の一例が特許文献1に開示されている。前記開示された方法によると、プローブパッドを傾斜プローブ領域及びボンディング領域に区分する。しかし、前記方法によるとプローブパッドの大きさが増加される。そして、前記プローブ領域を離れて前記パッドのエッジ部位にプローブ針が接触される場合には同一に品質不良が発生するようになる。また、最近増加しているウェーハ状態のチップ販売の際には適用されない。
特開平8−111431号公報
従って、本発明の第1の目的はプローブ不良を感知するためのプローブパッドを提供することにある。
本発明の第2の目的は前記したプローブパッドを含む半導体素子の搭載された基板を提供することにある。
本発明の第3の目的は前記したプローブパッドを含む半導体素子を検査するに適合した方法を提供することにある。
前記した第1の目的を達成するために、本発明の一実施例によるプローブセンサーは、プローブ針が接触するプローブ領域を具備する。また、前記プローブ針が前記プローブ領域を離れて接触しているかをセンシングするために前記プローブ領域の端部位と接しているセンシング領域を含む。前記プローブ領域は、前記センシング領域と接して第1物質からなる第1領域と、前記第1領域に接して前記第1物質より堅固な第2物質からなる第2領域と、を含む。
前記した第2の目的を達成するために本発明の一実施例によるプローブパッドを含む半導体素子が搭載された基板で、第1パッドはチップ領域に具備された予備半導体素子に電気的信号を入出力するために具備する。また、第2パッドはプローブ針が接触するプローブ領域及び前記プローブ針が前記プローブ領域を離れて接触しているかをセンシングするために前記プローブ領域の端部位と接しているセンシング領域を含む。前記第2パッドのプローブ領域下部面と基板との間には絶縁膜パターンのみが具備され、前記絶縁膜パターンの側面にはプローブダメージを防止するための障壁層パターンが具備される。
前記した第3の目的を達成するために本発明の一実施例による半導体素子を検査するために、まず、半導体素子に電気的信号を入出力するための第1パッド、及びプローブ領域と前記プローブ領域の端部位にセンシング領域を含む第2パッドにそれぞれプローブ針を接触させる。前記第2パッドに接触したプローブ針が前記センシング領域と接触されているかを検査する。続いて、前記検査の結果によって前記第1パッドに電気的信号を印加して前記半導体素子を1次テストして半導体素子を検査する。 前記1次テストする段階III)実施した後、前記接触されたプローブ針を前記第1及び第2パッドから分離し、前記第1パッド及び前記第2パッドとプローブ針とをアラインし、前記プローブ針を前記第1パッド及び第2パッドと接触させ、前記第2パッドのセンシング領域が前記プローブ針と接触されるかを確認する。前記検査の結果によって、以前に実施されたテスト条件と異なる条件で前記半導体素子を2次テストする。
本発明によると、前記プローブセンシングパッドを用いてEDS工程の際プローブ針が正常的にパッドと接触しているかを確認した後動作関連及び電流関連テストを進行することができる。
本発明によると、プローブセンシングパッドを用いてEDS工程の際プローブ針がパッドと正常的な位置に接触しているかを確認した後動作関連及び電流関連テストを進行することができる。
前記プローブ針が半導体素子に具備されるパッドと正常的な位置で接触されなく一方に傾いている場合すぐアライン状態を正しくすることができる。従って、前記プローブ針の接触によるプローブセンシングパッドのエッジ部位のアタックを最小化することができる。これにより、前記プローブセンシングパッドの品質不良を最小化することができる。
以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
(実施例1)
図1は本発明の第1実施例によるプローブパッドを示す平面図である。図2は図1に示したプローブパッドを示す断面図である。
図1に示すように、直四角形形状のプローブ領域10aが具備される。前記プローブ領域10aはプローブ針が正常的に接触される領域である。前記プローブ領域10aはプローブ針の摺動方向と平行な辺の長さが長くなっている。従って、前記プローブ針が正常的に接触することができるマージンがさらに増加される。
前記プローブ領域10aは全体が絶縁物質からなる。前記プローブ領域はシリコン酸化物またはシリコン窒化物からなることができ、望ましくは、シリコン酸化物からなる。これは、前記シリコン窒化物の場合ハードにプローブされる場合膜が破れる現象が発生することがあるからである。
前記プローブ領域10aの端部位と接するようにセンシング領域10bが具備される。前記センシング領域10bは前記プローブ針が前記プローブ領域10aを離れるかをセンシングするための領域である。前記センシング領域10bは前記プローブ領域10aの端部位を取り囲むように形成されている。前記センシング領域10bは全体が導電性物質からなり、具体的には金属物質からなる。
前記センシング領域10bは前記プローブ領域10aの各辺から所定間隔を有するように形成されている。従って、前記プローブ領域10a及びセンシング領域10bからなるプローブパッド10は直四角形形状を有する。前記センシング領域の間隔d1は2ないし20μm程度が適当である。前記プローブパッド10は前記センシング領域にプローブ針が接触した場合プローブ位置不良を感知する。そのため、前記センシング領域10bの間隔が非常に小さい場合にはプローブ針がプローブパッド10のエッジ部位にとても近くプローブされる場合のみに不良を感知することができ、前記センシング領域10bの間隔があまり大きい場合には正常プローブ領域が過度に限定され不良が過多に発生することになる。
図2に示すように、前記センシング領域10b及び前記プローブ領域10aの上部表面は同一平面上に位置する。
図3及び図4は本実施例によるプローブパッドの他の形態の断面図である。図3及び図4に示されたように、前記センシング領域10b及び前記プローブ領域10aに段差をつけることができる。即ち、図3のように前記センシング領域10bの上部面が前記プローブ領域10aの上部面に比べて高く位置することができる。また、図4のように、前記センシング領域10bの上部面が前記プローブ領域10aの上部面に比べて低く位置することができる。前記段差はプローブ針が接触する深さよりも小さくするべきである。
前記センシング領域10bはセンシング回路と連結されている。具体的に、単位センシング回路14は前記センシング領域10bと連結されている抵抗体を具備し前記抵抗体はグラウンドレベルと連結される。ここで、前記抵抗体は抵抗またはダイオードを含む。他の形態で、前記センシング領域10bは前記抵抗体が連結されていない状態にグラウンドレベルと連結されることもできる。前記センシング領域10bは前記プローブ領域10aを取り囲むように形成されており、センシング領域10bは全体が連結されている形状を有する。そのため、前記センシング領域10bには1個の単位センシング回路が連結される。
(実施例2)
図5は本発明の第2実施例によるプローブパッドを示す平面図である。本実施例はプローブパッドの形状が正四角形であることを除いては前記第1実施例と同一である。
図5に示すように、正四角形形状のプローブ領域15aが具備される。前記プローブ領域15aはプローブ針が正常的に接触される領域である。前記プローブ領域15aは全体が絶縁物質からなる。前記プローブ領域はシリコン酸化物またはシリコン窒化物からなることができ、望ましくはシリコン酸化物からなる。
前記プローブ領域15aの端部位と接するようにセンシング領域15bが具備される。前記センシング領域15bは前記プローブ針が前記プローブ領域15aを離れるかをセンシングするための領域である。前記センシング領域15bは前記プローブ領域15aの端部位を取り囲むように形成されている。前記センシング領域15bは全体が導電性物質からなり、具体的に金属物質からなることができる。
前記センシング領域15bは前記プローブ領域15aの各辺から所定間隔を有するように形成されている。前記プローブ領域15aの各辺から離隔される前記センシング領域15bの間隔はそれぞれ同一であるかまたは異なることができる。即ち、前記センシング領域15bは示されたように正四角形の形状を有するかまたは直四角形形状を有することもできる。
(実施例3)
図6は本発明の第3実施例によるプローブパッドを示す平面図である。
図6に示すように、直四角形形状のプローブ領域20aが具備される。前記プローブ領域20aはプローブ針が正常的に接触される領域である。前記プローブ領域20aは全体が導電物質からなる。前記プローブ領域20aは、例えば、金属物質からなることができる。
前記プローブ領域20aの端部位と接するようにセンシング領域20bが具備される。前記センシング領域20bは前記プローブ針20aが前記プローブ領域20aを離れるかをセンシングするための領域である。前記センシング領域20bは前記プローブ領域20aの端部位を取り囲むように形成されている。前記センシング領域20bは全体が絶縁物質からなり、具体的にシリコン酸化物またはシリコン窒化物からなることができる。
前記プローブ領域20aはセンシング回路24と連結されている。具体的に、前記単位センシング回路24は前記センシング領域と連結されている抵抗体を具備し前記抵抗体はグラウンドレベルと連結される。ここで、前記抵抗体は抵抗またはダイオードを含む。他の形態で、前記プローブ領域20aは前記抵抗体が連結されてない状態でグラウンドレベルと連結されることもできる。
前記形状を有するプローブパッド20はプローブ針が前記センシング領域20bのみを接触する場合のみに不良として感知する。即ち、前記プローブ針が前記センシング領域20bとプローブ領域20aにかけて前記2つの領域全部と接触する場合には正常として感知する。そのため、他の条件が全部同一な場合には前記実施例1の場合に比べてセンシング領域20bの間隔をさらに大きくすることが望ましい。
前記センシング領域20bは前記プローブ領域20aの各辺から所定間隔を有するように形成されている。このとき、前記センシング領域20bの間隔d2は5ないし20μm程度が適当である。前記センシング領域20bの間隔が非常に小さい場合にはエッジ部位に近くプローブされ不良に感知されるべき場合にも、前記プローブ領域20aに前記プローブ針がかけられプローブ不良を正常と間違って感知するようになる。反面、前記センシング領域20bの間隔があまり大きい場合には正常プローブ領域が過度に限定されプローブ位置不良が過多に発生することになる。
図示されていなが、前記プローブパッドが正四角形形状を有することもできる。
(実施例4)
図7は本発明の第4実施例によるプローブパッドを示す平面図である。本実施例はセンシング領域の形状及びセンシング回路連結を除いては前記第1実施例と同一である。前記第1実施例と同一の説明は省略する。
図7に示すように、直四角形形状のプローブ領域30aが具備される。前記プローブ領域30aはプローブ針の摺動方向と平行な辺の長さが長くなっている。
前記プローブ領域30aの端部位と接するようにセンシング領域30bが具備される。前記センシング領域30bは前記プローブ領域30aの端部位の少なくとも一辺と接するように形成されている。また、前記センシング領域30bは前記センシング領域30bと接しているプローブ領域30aの辺から所定間隔を有する。前記センシング領域30bの間隔は2ないし20μm程度が適当である。前記プローブ領域30aの端部位の少なくとも一辺と接するセンシング領域30bは多様な形状を有する。
その中で、図7のように、前記センシング領域30bは前記プローブ領域30aで前記プローブ針の摺動方向と平行な辺の端部位に形成されることが最も望ましい。これは、前記プローブ針が、パッドで前記プローブ針の摺動方向と平行なエッジ部位に接触するプローブ不良が最も頻繁に発生されるからである。以下、便宜上前記プローブ針の摺動方向をY方向とし、前記Y方向と平行な方向をX方向とする。
示されたように、前記センシング領域30bが前記プローブ領域30aの4辺のうちX方向の辺のみに接して形成された場合、前記センシング領域30bは互いに連結されていない。従って、前記独立されたそれぞれのセンシング領域30bにセンシング回路が電気的に連結されなければならない。即ち、一つのプローブパッド30で前記センシング領域30bが互いに連結されていない形態に2部分に分けられている場合には、前記センシング領域30bを互いに電気的に連結した後一つの単位センシング回路を連結する。または、前記センシング領域30bにそれぞれ一つずつ2個の単位センシング回路34を連結する。
図示されていないが、前記プローブパッドが正四角形形状を有することもできる。
(実施例5)
図8は本発明の第5実施例によるプローブパッドを示す平面図である。図9は図8に示したプローブパッドの断面図である。
図8に示すように、プローブ針が接触する直四角型形状のプローブ領域42が具備される。前記プローブ針が前記プローブ領域42を離れて接触するかをセンシングするために前記プローブ領域42の端部位と接するようにセンシング領域44が具備される。
前記プローブ領域42は互いに異なる物質からなる第1領域42aと第2領域42bとで区分される。具体的に、前記センシング領域44と接する部位に絶縁物質からなる第1領域42aが具備される。また、前記プローブ領域42は前記第1領域42aと接して前記第1領域42aを成す絶縁物質より堅固な物質からなる第2領域42bを具備する。前記絶縁物質はシリコン酸化物またはシリコン窒化物を挙げることができる。前記堅固な物質は金属を含む。このとき、前記第2領域42bは前記センシング領域と連結されない島形状を有する。前記第2領域42bは前記プローブ針の接触に起因して前記プローブ領域42下部の構造物の損傷を防止するために形成される。
前記センシング領域44は全体が導電性物質からなり、具体的に金属物質からなることができる。前記センシング領域44は前記プローブ領域42の各辺から所定間隔を有するように形成されている。前記センシング領域44の間隔2ないし20μm程度が適当である。
前記センシング領域44はセンシング回路と連結されている。
図9に示すように、前記プローブ領域42で、第1領域42aの上部面は前記第2領域42bの上部面より低く位置する。前記第1領域42a及び第2領域42bの段差は3000ないし8000Å程度である。
前記第1領域42aは前記センシング領域44の各辺から所定間隔を有するように形成されている。前記第1領域42aの間隔は2ないし20μm程度が適当である。前記第1領域42aの間隔があまり小さいと、プローブ針が接触によって前記第2領域42bの金属が落ち前記第2領域42bと前記センシング領域44とが互いにショートされてしまう。また、前記第1領域42aの間隔があまり大きいと、プローブ針接触の際プローブ針が損傷されてしまう。
また、前記プローブ領域42に含まれている前記第2領域42bの上部面と前記センシング領域44の上部面は段差がなく同一平面上にある。
前記第2領域42bを成す物質及び前記センシング領域44を成す物質の表面に保護用絶縁膜46をさらに形成することができる。前記保護用絶縁膜46は前記プローブ針が接触する際の圧力によって充分に除去されることができる厚さを有する。具体的に、前記保護用絶縁膜46は100ないし2000Åの厚さを有する。前記保護用絶縁膜46は前記第1領域42aを成す絶縁物質と同一な物質からなることができる。
図示されていないが、プローブ領域42が正四角形形状を有することができ、それにより、前記プローブパッドが正四角形形状を有することもできる。
(実施例6)
図10は本発明の第6実施例によるプローブパッドを示す断面図である。実施例6はプローブ領域に当る第1領域及び第2領域の上部面とセンシング領域の上部面が同一平面上にあることを除いては前記実施例5と同一である。
図10に示すように、プローブ針が接触する直四角形形状のプローブ領域50が具備される。前記プローブ針が前記プローブ領域50を離れて接触するかをセンシングするために前記プローブ領域50の端部位と接するようにセンシング領域50が具備される。
前記プローブ領域50は互いに異なる物質からなる第1領域50aと第2領域50bとで区分される。具体的に、前記センシング領域52と接する部位に絶縁物質からなる第1領域50aが具備される。また、前記プローブ領域50は前記第1領域50aと接して前記第1領域50aを成す絶縁物質より堅固な物質からなる第2領域50bを具備する。
前記センシング領域50は全体が導電性物質からなり、具体的に金属物質からなることができる。前記センシング領域50はセンシング回路と連結されている。
前記プローブ領域50において、第1領域50aの上部面は前記第2領域50bの上部面と同一平面上に位置する。即ち、前記第1領域50aの上部面及び第2領域50bの上部面に段差がない。図示されていないが、前記第1領域50a、第2領域50b及び前記センシング領域52の表面上には絶縁物質からなる保護用絶縁膜をさらに形成することができる。前記保護用絶縁膜は前記プローブ針が接触する際の圧力によって充分に除去されることができる厚さを有する。
図示していないが、プローブ領域が正四角形形状を有することができ、これにより前記プローブパッドが正四角形形状を有することもできる。
(実施例7)
図11ないし図13は本発明の第7実施例による半導体素子が搭載された基板の平面図である。図14は図11ないし図13に示された半導体素子で第2パッドの断面図である。
図11ないし図13に示すように、基板100は半導体素子が形成されるためのチップ領域102、及び記チップ領域102とチップ領域102との間に当るスクライブライン104で区分される。前記それぞれのチップ領域102には単位半導体素子が形成される。
前記それぞれのチップ領域102に当る基板には単位半導体素子を構成する素子構造物(図示せず)が形成されており、前記素子構造物上には前記単位半導体素子を動作させるために電気的信号を入出力させるための複数の第1パッド110が具備される。前記第1パッド110は導電性物質からなり、前記第1パッド110周辺には前記第1パッド110を保護するためのパッシベーション膜(図示せず)が形成されている。前記第1パッド110には前記第1パッド110を電気的に保護するための保護回路(図示せず)を連結することができる。前記保護回路は抵抗体がグラウンドレベルと連結される構造を有する。前記抵抗体は抵抗またはダイオードを含む。
また、前記半導体素子を電気的にテストするために前記第1パッド110と接触するプローブ針が正常位置に接触しているかを確認するための第2パッド10が具備される。
具体的に、前記第2パッド10はプローブ針が接触するプローブ領域10aと、前記プローブ針が前記プローブ領域を離れて接触しているかをセンシングするために前記プローブ領域10aの端部位と接しているセンシング領域10bと、で構成される。本実施例においての前記第2パッド10は第1実施例で説明したプローブセンシングパッドと同一である。 従って、前記第2パッド10に対する詳細な説明は省略する。
前記第2パッド10のセンシング回路に含まれる抵抗体は前記第1パッド110の保護回路に含まれる抵抗体に比べて低い抵抗値を有することが望ましい。前記第2パッド10は実際半導体素子の動作には関与せず単にプローブ針がプローブされた位置が正常であるかのみを確認するので前記抵抗を低くしても大きな問題はない。また、前記抵抗を低くすることによってプローブ位置不良に対するスクリン効果を増加させることができる。
前記第1パッド110と第2パッド10は同一な大きさ及び同一なエッジ形状を有する。
前記第2パッド10はチップ領域102内に具備される。前記第2パッド10は前記第1パッド110と並んで位置することが最も望ましい。
前記第2パッド10は前記基板に形成されたそれぞれの単位半導体素子内に少なくとも一個ずつ具備することができる。また、前記第2パッド10は一つ以上の単位半導体素子からなるグループ内に1個ずつ具備することができる。
図11では、前記単位半導体素子に前記第2パッド10が1個具備された形状を示す。
図12では、前記単位半導体素子に前記第2パッド10が複数個具備された形状を示す。前記第2パッド10を複数個具備する場合センシング能力は向上されるが、半導体素子内に第2パッド10が占める面積が増加される。前記単位半導体素子に第2パッド10が複数個が具備される場合、各第2パッド10でのセンシング領域10bの間隔d3、d4を異なるように形成することができる。前記センシング領域10bの間隔d3、d4を異ならせる場合、プローブ針が第1及び第2パッド110、10のどの部位に接触するかに関するより詳細な情報を知ることができる。
これを具体的に説明すると、単位半導体素子内に前記センシング領域10bの大きさが異なる第2パッド10が具備される場合、プローブ針はそれぞれの第2パッド10にそれぞれ接触される。このとき、前記プローブ針は全部プローブ領域10aと接触するかまたは全部センシング領域10bと接触することもできる。また、プローブ針は前記センシング領域10bの間隔が大きい第2パッド(10、図12の下端第2パッド)ではセンシング領域10bと接触し、前記センシング領域10bの間隔が小さい第2パッド(10、図12の上端第2パッド)ではプローブ領域10aに接触することもできる。このように、プローブ針が前記センシング領域10bの間隔によってプローブ領域10aまたはセンシング領域10bに接触することを用いて前記プローブ針が第1及び第2パッド110、10のどの部位に接触するかを間接的に知ることができる。
図13では、2つ以上の単位半導体素子からなるグループ内に前記第2パッド10が一つ具備された形状を示す。この場合、前記基板100内に形成されている第2パッド10の個数が減少される。前記第2パッド10の個数が減少されることによって、前記第2パッド10をテストするためのテスト設備の信号チャンネルを減少させることができる。
図14に示すように、前記第2パッド10のプローブ領域10aの下部面と下部バルク基板90との間には絶縁膜パターン130のみが具備される。前記絶縁膜パターン130はシリコン酸化物からなることが望ましい。万一、前記第2パッド10のプローブ領域10aの下部面にも半導体素子を成す素子構造部が形成されていると、前記第2パッド10のプローブ針を接触する際下部の素子構造物にアタックが加えられることができる。
前記絶縁膜パターン130の側面には、バリア層パターン132が具備される。前記バリア層パターンは前記絶縁膜パターン130周辺に形成されている半導体素子構造物にプローブ針が浸透することを防止するための障壁パターンである。前記バリア層パターン132は前記絶縁膜パターン130に比べて堅固な物質からなる。例えば、バリア層パターン132は金属からなることができる。
(実施例8)
図15に示すように、本発明の第8実施例による半導体素子の搭載された基板の平面図である。本発明の第8実施例は前記第7実施例と第2パッドのサイズを除いては同一である。
図10に示すように、第2パッド10はプローブ針の摺動方向と平行な方向の辺の長さが前記第1パッド110と同一である。前記第2パッド10でプローブ針の摺動方向と垂直な方向の辺の長さはこれに対応する前記第1パッド110の辺の長さより小さく形成することができる。この場合、半導体素子で前記第2パッド10が占める面積が減少される効果がある。
(実施例9)
図16ないし図18は本発明の第9実施例による半導体素子の搭載された基板の平面図である。本発明の第9実施例は前記第7実施例と比べて基板で第2パッドが形成される位置が異なる。
図16ないし図18に示すように、基板100は半導体素子が形成されるためのチップ領域102、及び前記チップ領域とチップ領域との間に当るスクライブライン104で区分される。前記それぞれのチップ領域102には単位半導体素子(図示せず)が形成される。
前記チップ領域102に形成されている単位半導体素子に電気的信号を入出力させるための複数の第1パッド110が具備される。前記第1パッド110は導電性物質からなる。前記第1パッド110には前記第1パッド110を電気的に保護するための保護回路が連結されることができる。前記保護回路は抵抗体及び前記抵抗体がグラウンドレベルと連結される構造を有する。
また、プローブ針が接触するプローブ領域10a及び前記プローブ針が前記プローブ領域10aを離れて接触しているかをセンシングするために前記プローブ領域10aの端部位と接しているセンシング領域10bを含む第2パッド10が具備される。前記第2パッド10は前記第1実施例のプローブセンシングパッドと同一であるので詳細な説明は省略する。
前記第2パッド10はスクライブライン104に具備される。
具体的に、前記第2パッド10は単位半導体素子に形成されている第1パッド110と並ぶように前記スクライブライン104に形成されることができる。前記第2パッド10は基板に隣接する2つの単位半導体素子の間に当るスクライブライン104に少なくとも一つずつを具備することができる。また、前記第2パッド10は一つ以上の単位半導体素子からなる。各グループの境界に当るスクライブライン104に一つずつを具備することができる。
図16では、並んでいる2つの単位半導体素子に当るスクライブライン104に第2パッド10が1つ具備された形状を示す。
図17では並んでいる2つの単位半導体素子の間に当るスクライブライン104に第2パッド10が複数個具備された形状を示す。
図18では、単位半導体素子からなる各グループの境界に当るスクライブライン104領域に第2パッド10が1個ずつ具備された形状を示す。
前記スクライブライン104に形成される第2パッド10は前記第1パッド110と同一のエッジ形状及び大きさを有する。
前記のように、第2パッド10をスクライブライン104に形成する場合チップ領域内の面積を占めないという長所がある。また、基板を後続工程によって組立てる場合前記スクライブライン104は切られるので最終組立てられた半導体素子の形状は変わらない。
(実施例10)
図19は本発明の第10実施例による半導体素子が搭載された基板の平面図である。本発明の第10実施例は前記第9実施例と第2パッドの大きさを除いては同一である。
図19に示すように、第2パッド10はプローブ針の摺動方向と平行な方向(Y方向)の長さが前記第1パッド110と同一である。前記プローブ針の摺動方向と垂直な方向(X方向)の長さは前記第1パッド110より小さく形成されることができる。本実施例は、前記スクライブラインのX方向の長さが前記第1パッド110のX方向の辺の長さに比べて小さい場合適用することができる。
(実施例11)
図20は本発明の第11実施例による半導体素子が搭載された基板の平面図である。図21は本実施例の半導体素子に形成された第2パッドの断面図である。
図20に示すように、基板100は半導体素子が形成されるためのチップ領域102、及び前記チップ領域102とチップ領域102との間に当るスクライブライン104で区分される。前記それぞれのチップ領域102には単位半導体素子が形成される。
前記それぞれのチップ領域102に当る下部バルク基板には単位半導体素子を構成する素子構造物(図示せず)が形成されており、前記素子構造物上には前記単位半導体素子を動作させるために前記素子構造物に電気的信号を入出力させるための複数の第1パッド210が具備される。前記第1パッド210は導電性物質からなり、前記第1パッド210周辺には前記第1パッド210を保護するためのパッシベーション膜(図示せず)が形成されている。前記第1パッド210には前記第1パッド210を電気的に保護するための保護回路(図示せず)が連結されることができる。前記保護回路は抵抗体及び前記抵抗体がグラウンドレベルと連結される構造を有する。前記抵抗体は抵抗またはダイオードを含む。
また、前記半導体素子を電気的にテストするために前記第1パッド210と接触するプローブ針が正常位置で接触しているかを確認するための第2パッド20が具備される。
具体的に、前記第2パッド20はプローブ針が接触するプローブ領域と、前記プローブ針が前記プローブ領域20aを離れて接触しているかをセンシングするために前記プローブ領域の端部位と接しているセンシング領域20bとで構成される。本実施例においての前記第2パッド20は第3実施例で説明したプローブセンシングパッドと同一である。従って、前記第2パッド20に対する詳細な説明は省略する。
前記第2パッド20のプローブ領域20aの下部面と下部面バルク基板90との間には半導体素子構造物130が形成されている。前記第2パッド20のプローブ領域20aが絶縁物質に比べて堅固な特徴を有する導電物質から形成されるので、プローブする際加えられるアタックによって前記プローブ領域20a下に半導体素子構造物130が損傷されることを最少化することができる。前記第1パッド及び第2パッド表面部位を除いた残りの部位には通常ポリイミド物質からなるパッシベーション膜26が形成されている。
図示していないが、前記プローブ領域20a下部面と基板との間に半導体素子構造物130が形成されなく導電性パターンまたは絶縁パターンに形成することもできる。
前記第1パッド210と第2パッド20は同一の大きさ及び同一のエッジ形状を有する。図示していないが、他の形態として、前記第2パッド20は前記第2パッドを成す辺のY方向の長さのみを前記第1パッド210と同一に形成することができる。
前記第2パッド20はチップ領域102内に具備することができる。図示されたように、前記第2パッド20は前記基板100に形成されたそれぞれの単位半導体素子内に少なくとも一つずつを具備することができる。図示していないが、他の形態として、前記第2パッド20は一つ以上の単位半導体素子からなるグループ内に1個ずつを具備することができる。
他の形態に、前記第2パッド20はスクライブライン204にも具備されることができる。前記第2パッド20は基板100に形成された、並んでいる2つの単位半導体素子の間に当るスクライブライン204領域に少なくとも一つずつを具備することができる。また、前記第2パッド20は一つ以上の単位半導体素子からなる各グループの境界に当るスクライブライン204領域に一つずつを具備することができる。
(実施例12)
図22は本発明の第12実施例による半導体素子の搭載された基板の平面図である。図23は本実施例の半導体素子に形成された第2パッドの断面図である。
図22に示すように、基板100は半導体素子が形成されるためのチップ領域102、及び前記チップ領域102とチップ領域との間に当るスクライブライン104で区分される。前記それぞれのチップ領域102には単位半導体素子が形成される。
前記チップ領域102に形成されている単位半導体素子に電気的信号を入出力させるための複数の第1パッド310が具備される。前記第1パッド310は導電性物質からなる。前記第1パッド310には前記第1パッド310を電気的に保護するための保護回路を連結することができる。前記保護回路は抵抗体及び前記抵抗体がグラウンドレベルと連結される構造を有する。
また、プローブ針が接触しているプローブ領域42、及び前記プローブ針が前記プローブ領域42を離れて接触しているかをセンシングするために前記プローブ領域42の端部位と接しているセンシング領域44を含む第2パッド40が具備される。前記第2パッド40は前記第5実施例のプローブセンシングパッドと同一なので詳細な説明は省略する。
図23に示すように、前記第2パッド40のプローブ領域42の下部面と下部面バルク90との間には半導体素子構造物130が形成されている。前記プローブ領域42の第2領域42bは絶縁物質に比べて堅固な物質から形成されるので、前記プローブ領域42の下に半導体素子構造物130が形成されてもプローブ針の接触による圧力で前記半導体素子構造物130にアタックが加えられることを最小化することができる。前記第1パッド310及び第2パッド40表面を除いた残りの部位には通常ポリイミド物質からなるパッシベーション膜48が形成されている。
図示していないが、前記プローブ領域42下部面と下部バルク基板90との間に半導体素子構造物130が形成されず導電性パターンまたは絶縁パターンに形成することもできる。
前記第1パッド310と第2パッド40は同一の大きさ及び同一のエッジ形状を有することができる。
他の形態で、前記第2パッド40は前記第2パッド40を成す辺のY方向長さのみが前記第1パッド310と同一に形成することもできる。
前記第2パッド40はチップ領域102内に具備することができる。前記第2パッド40は前記基板100に形成されたそれぞれの単位半導体素子内に少なくとも一個ずつを具備することができる。または、前記第2パッド40は一つ以上の単位半導体素子からなるグループ内に1個ずつを具備することもできる。
他の形態で、前記第2パッド40はスクライブライン104に具備することができる。前記第2パッド40は基板100に形成された、並んでいる2つの単位半導体素子の間に当るスクライブライン104領域に少なくとも一つずつを具備することができる。また、前記第2パッド40は一つ以上の単位半導体素子からなる各グループの境界に当るスクライブライン104領域に1個ずつを具備することもできる。
(実施例13)
図24に示すように、本発明の第13実施例による半導体素子の搭載された基板の平面図である。本発明の第13実施例は実施例4のプローブパッドと同一な第2パッド30が具備される。
図24に示すように、前記第2パッド30はチップ領域102内に具備することができる。前記第2パッド30は前記基板100に形成されたそれぞれの単位半導体素子内に少なくとも一個ずつを具備することができる。
また、前記第2パッド30は一つ以上の単位半導体素子からなるグループ内に1個ずつを具備することもできる。
他の形態で、前記第2パッド30はスクライブライン104に具備することができる。前記第2パッド30は基板100に形成された、並んでいる2つの単位半導体素子の間に当るスクライブライン104領域に少なくとも一つずつを具備することができる。または、前記第2パッド30は一つ以上の単位半導体素子からなる各グループの境界に当るスクライブライン104領域に一個ずつを具備することもできる。
以下、前記実施例7ないし13で説明した基板に搭載されている半導体素子を検査する方法について説明する。
通常、ファブアウトFab outされた半導体素子はEDSを通じて各半導体素子を電気的に検査する。これのために、各半導体素子のパッドにプローブ針を接触させることで前記パッドに信号を入出力する。
一般に、半導体素子のパッドと接触する部位であるプローブ針の先はL字形状を有し、プローブチップの傾斜によって前記プローブ針と前記パッドとの接触面積が異なる。ところで、前記プローブチップの傾斜が緩慢になるなどのプローブカードの不良が発生したり、または前記プローブ針とパッド間のアラインが不良な場合には、前記プローブ針が前記パッドで前記プローブ針の摺動方向と平行なエッジ部位に接触してアタックを加えるプローブ不良が発生される。そのため、以下で説明する半導体素子の検査工程にはプローブ針とパッドが接触された位置が正常であるかを検査する過程が含まれる。
図25は半導体素子検査過程を示す流れ図である。図27はプローブカードで同時に4つの単位半導体素子をプローブされた状態を示す平面図である。
図25及び図27に示すように、半導体素子に電気的信号を入出力するための第1パッド110、及びプローブ領域10aと前記プローブ領域10aの端部位にセンシング領域10bを含む第2パッドにそれぞれプローブ針150を接触させる(S10)。
具体的に、複数のプローブ針150が具備されるプローブカードを基板とアラインし(一直線に合わせる)、前記完成された基板100に形成されている第1及び第2パッド110、10にプローブ針を接触させる。このとき、前記プローブカードのプローブ針150は一つ以上の単位半導体素子に形成されている第1及び第2パッド110、10を同時にプローブする。前記プローブされている単位半導体素子は後続工程を通じて同時に検査される。
前記第2パッド10に接触したプローブ針150が前記センシング領域105bと接触したかを検査する(S12)。
前記検査工程を見ると、まず、プローブ針150を通じて前記第2パッド10に選択的に電流をパルシングする(流す)。前記電流がパルシングされた第2パッド10から電圧を測定する。このとき、前記プローブ針150が前記第2パッド10のプローブ領域10aと接触されている場合と、前記第2パッド10のセンシング領域10bに接触されている場合に測定される電圧レベルが大きな差異を示す。前記プローブ針150が前記プローブ領域10aに接触する場合測定されることができる電圧レベルを設定し、測定された電圧レベルが前記設定された電圧レベル範囲を離れる場合前記プローブ針150とセンシング領域10bが互いに接触したこととして判断する。このとき、プローブされた第2パッド10のうちいずれか一つで設定された範囲を離れた場合にも不良として判定する。
前記プローブ針150を通じて前記第2パッド10に選択的に電流をパルシングする際、電気的信号を入出力する独立されたチャンネルを使用して電流をパルシングすることができる。しかし、電気的信号を入出力するためのチャンネルが不足する場合には、前記第1パッド110のうちいずれか一つのパッドに電気的信号を入出力するチャンネルを共通で使用して前記第2パッド10に電流をパルシングすることもできる。
前記では、電流をパルシングし電圧レベルを測定したが、反対に電圧を印加し電流を測定してプローブ位置の不良を検査する方法も可能であることを示す。
前記検査結果、前記プローブ針150が前記第2パッド10にセンシング領域10bと接触される場合S14には、前記プローブカードと第1及び第2パッド110、10のアライン状態を補正する(S16)。これのために、前記接触されたプローブ針150を前記第1及び第2パッド110、10から分離する。前記第1パッド110及び前記第2パッド10とプローブ針150を再度アラインする。続いて、前記プローブ針150を前記第1パッド110及び第2パッド10と再接触させた後検査を遂行する(S10、S12)。以後、前記1次テストS18を進行する。
反面、前記プローブ針150が前記第2パッド10プローブ領域10aに正常的に接触された場合S14には、すぐ前記半導体素子を1次テストする(S18)。
前記1次テストはバーンイン(burn−in)、プリレーザーテスト及びポストレーザーテストのうちいずれか一つであることができる。
前記1次テストが完了されると、前記接触されたプローブ針150を前記第1及び第2パッド110、10から分離する。前記半導体素子の1次テストを完了した後、レーザーリペア工程または2次テストをさらに実施することができる。これのために、前記プローブカードと前記第1パッド及び第2パッドをアラインする。続いて、前記プローブ針150を前記第1パッド110及び第2パッド10と再接触させる(S20)。
次に、以前の工程の際前記プローブ針が前記第2パッドのセンシング領域と接触したことがあるかをまず確認する(S22)。前記1次テスト工程の際前記プローブ針150が前記第2パッド10のセンシング領域10bと接触した場合には、前記センシング領域10bがアタックを受け前記センシング領域10bの形状が異なることがある。従って、前記1次テスト工程の際前記プローブ針150が第2パッド10のセンシング領域10bと接触した場合には前記プローブ位置に対する検査結果を完全に信頼することはできない。
前記1次テスト工程の際、前記プローブ針150が前記第2パッド10のセンシング領域10bと接触した場合には前記プローブ針150が前記第2パッドと接触するかを工程を省略し2次テストを進行する(S30)。
反面、前記1次テストの際前記プローブ針150が前記第2パッド10のセンシング領域10bと接触しないで正常位置で接触された場合には、前記プローブ針150が前記第2パッド10のセンシング領域10bと接触するかを検査する(S24)。
次に、前記検査結果前記プローブ針150が前記第2パッド10のセンシング領域10bと接触されない場合に限って2次テストを実施する(S30)。万一、前記検査結果前記第2パッド10のセンシング領域10bが前記プローブ針150と接触する場合S26にはプローブカードとパッドのアライン状態を補正し(S28)、再接触させた後検査工程を反復実施する(S20、S22)。
図26は半導体素子検査過程を示す他の形態の流れ図である。
図26の工程過程は1次テスト以前までの工程は前記図25と同一である。前記図25を参照にして説明したのと同一な過程を実施して前記1次テストが完了されると、前記接触されたプローブ針150を前記第1及び第2パッド110、10から分離する。前記半導体素子の1次テストを完了した後、レーザーリペア工程または2次テストをさらに実施することができる。これのために、前記プローブカードと前記第1パッド及び第2パッドをアラインする。続いて、前記プローブ針150を前記第1パッド110及び第2パッド10と再接触させる(S20)。
前記プローブ針が前記第2パッドのセンシング領域と接触するかを検査する(S40)。前記検査結果、前記プローブ針が前記第2パッド10のセンシング領域10bと接触されない場合には(S42)、すぐ2次テストを実施する(S48)。
前記検査結果、前記プローブ針が前記第2パッド10のセンシング領域10bと接触した場合には(S42)、以前の工程の際前記プローブ針が前記第2パッドのセンシング領域と接触したことがあるかをまず確認する。
前記1次テスト工程の際前記プローブ針150が前記第2パッド10のセンシング領域10bと接触した場合には(S44)、前記プローブ針が前記第2パッド10のセンシング領域10bと接触されるかを確認する工程を省略しすぐ2次テストを進行する(S48)。
反面、前記1次テストの際プローブ針150が前記第2パッド10のセンシング領域10bと接触せず正常位置で接触した場合には(S44)、前記プローブカードとパッドのアライン状態を補正し(S46)、再接触された後検査工程を反復実施する(S20、S40)。
以下、前記実施例7ないし13の基板に搭載されている半導体素子を検査する方法に対する具体的な実施例を説明する。
(実施例14)
図28及び図29は本発明の第14実施例による半導体素子の搭載された基板の半導体素子検査方法のうち一部工程を説明するための平面図である。本実施例の方法は実施例7、8、9、10、12及び13の半導体素子検査の際同一に適用することができる。
まず、半導体素子検査の際プリレーザーテスト過程に対して説明する。
半導体素子に電気的信号を入出力するための第1パッド、及びプローブ領域と前記プローブ領域の端部位にセンシング領域を含む第2パッドにそれぞれプローブ針を接触させる。具体的に、複数のプローブ針が具備されるプローブカードを基板とアラインし、前記基板に形成されている第1及び第2パッドにプローブ針を接触させる。このとき、前記プローブカードのプローブ針は1個以上の単位半導体素子に形成されている第1及び第2パッドを同時にプローブする。前記プローブされている単位半導体素子は後続工程を通じて同時に検査される。
前記第1パッドと前記プローブ針が電気的に連結されているかを確認するためのオープン/ショートテスト工程を実施する。
オープン/ショートテスト工程で不良が発生しないと、前記第2パッドに接触したプローブ針が前記センシング領域と接触されているかを検査する。前記プローブ針が前記プローブ領域と接触せず前記センシング領域と接触する場合、前記プローブカードと前記第1及び第2パッドが互いに正常位置で接触しないこととしてみることができる。以下、前記検査工程を具体的に説明する。
図28及び図29に示すように、前記プローブ針150を通じて前記第2パッド10に選択的に−10ないし−500μAの範囲内の一定電流をパルシングする。前記パルシング工程の際限界電圧レベルを設定する。限界電圧レベルは−3ないし−5V範囲内で設定することができる。前記プローブ針を通じて前記第2パッド10に選択的に電流をパルシングする際、電気的信号を入出力する独立されたチャンネル4を使用する。
前記電流がパルシングされた第2パッド10から電圧を測定する。
万一、図28に示されたように、前記プローブ針150がプローブ領域10aと接触される場合には、前記プローブ針は前記第1及び第2パッド110、10の正常位置で接触することと判定することができる。この場合、前記プローブ領域10aは電気的に連結されている部分がないのでフローティング状態になる。従って、前記−10ないし−500μAの範囲内の一定電流をパルシングする際限界電圧レベル近くまで負の電圧に下降するようになる。
反面、図29に示されたように、前記プローブ針150が前記センシング領域10bと接触される場合には前記プローブ針150は前記第1及び第2パッド110、10のエッジ部位に傾いて接触することとして判定することができる。この場合、前記センシング領域10bは導電物質からなるので、前記センシング回路14を経て電流が流れるようになる。従って、前記センシング回路14の抵抗が小さい場合には電圧レベルは0V近くまで増加される。さらに、前記センシング領域10bが抵抗体の連結されていない状態でグラウンドレベルと連結されている場合にはさらに0Vに近くなる。
前記測定された電圧が設定された範囲を離れる場合、前記センシング領域10bと接触したこととして判断する。例えば、前記電圧測定結果−200mVないし−6000mVである場合センシング領域と接触しないこととして判断する。しかし、前記判断基準となる電圧の範囲はパルシング電流、センシング回路内に含まれた抵抗体の大きさなどによって異なるので前記範囲に限定されることではない。
前記プローブ針150が前記第2パッド10にセンシング領域10bと接触されない場合には、正常位置に接触されたこととして判断しすぐ前記半導体素子に対する1次テスト工程を実施する。前記1次テスト工程に含まれるアイテムは例えば、スタンバイ電流テスト、動作電流テスト、動作テスト、漏洩電流テストなどを挙げることができる。
前記プローブ針150が前記第2パッド10にセンシング領域10bと接触される場合には、前記半導体素子を1次テストする以前にプローブカードと第1及び第2パッド110、10のアライン状態を補正しなければならない。これのために、前記接触されたプローブ針150を前記第1及び第2パッド110、10から分離する。前記第1パッド110及び前記第2パッド10とプローブカードを再度アラインする。続いて、前記プローブ針150を前記第1パッド及び第2パッド110、10と再接触する。以後、前記半導体素子に対する1次テスト工程を実施する。
前記1次テスト工程が完了されると、前記プローブ針150と前記第1及び第2パッド110、10を分離する。
前記説明したプリレーザーテスト過程が終わると、前記テストで非正常に分類されたチップのうちリペア可能なチップをリペアするレーザーリペア工程を実施する。
前記レーザーリペア工程が完了されると、前記リペアが正常的に実施されるかを確認するためのポストレーザーテスト工程を実施する。前記ポストレーザーテスト工程はリペアを実施したチップのみを選んで正常及び非正常可否を確認する工程である。
前記ポストレーザーテスト工程段階は、前記プリレーザーテスト工程段階と非常に類似する。従って、重複される説明は省略する。
前記第1パッド10と前記プローブ針150が電気的に連結されているかを確認するためのオープン/ショートテスト工程を実施する。
オープン/ショートテスト工程で不良が発生しないと、まず、プローブ針150と接触している第1及び第2パッド110、10が以前の前記プリレーザーテスト工程でプローブ位置検査の際不良が発生したかの可否を確認する。
万一、前記プリレーザーテスト工程の際、前記プローブ針150と前記第2パッド10のセンシング領域10bが接触する場合には、すぐ2次テストを実施する。前記2次テストは前記プリレーザーテスト工程の1次テストと同一に実施する。
反面、前記プリレーザーテスト工程の際、前記プローブ針と前記第2パッド10のプローブ領域10aが正常的に接触した場合には、前記第2パッド10に接触したプローブ針150が前記センシング領域10bと接触されているかを検査する。前記検査の細部段階は前記プリレーザーテスト工程と同一である。
前記検査結果、前記プローブ針150が前記第2パッド10のセンシング領域10bと接触されない場合には正常位置で接触したこととして判断しすぐ前記半導体素子に対する2次テスト工程を実施する。しかし、前記プローブ針150と前記第2パッド10にセンシング領域10bが接触される場合には、前記プローブカードと第1及び第2パッド110、10のアライン状態を補正した後再接触させた後2次テスト工程を実施する。
続いて、前記プリレーザーテスト工程及びポストレーザーテスト工程で正常的な半導体素子として判定されたチップに対して最終テスト工程を実施する。
前記最終テスト工程も前記ポストレーザーテスト工程と同一な工程順序に実施する。具体的に、前記最終テスト工程は前記オプンショートテスト及びプローブカードのライン状態を検査する工程を前記ポストレーザーテスト工程と同一に実施する。前記工程を完了した後実際的な電気的テスト工程である3次テストを実施する。前記3次テストは前記1次及び2次テスト工程と各アイテムをテストする条件が異なる。
前記過程を通じて半導体素子を検査するためのEDS工程を完了する。
(実施例15)
図30は本発明の第15実施例による半導体素子の搭載された基板の半導体素子検査方法のうち一部工程を説明するための断面図である。本実施例の方法は実施例7、8、9、10、12及び13の半導体素子検査の際同一に適用することができる。
本実施例はパッドとプローブ針の接触位置を検査する段階を除いては前記第14実施例の方法と同一である。従って、前記接触位置を検査する段階にのみを説明する。
前記第14実施例で説明したように、半導体素子に電気的信号を入出力するための第1パッド、及びプローブ領域と前記プローブ領域の端部位にセンシング領域を含む第2パッドにそれぞれプローブ針が接触されている。
図30に示すように、前記プローブ針150を通じて前記第1パッド110に電気的信号を入出力するための複数のチャンネルCH1、CH2、CH3が具備される。前記チャンネルはそれぞれの第1パッド110に1個ずつ電気的に連結される。前記第1パッド110のうちいずれか一つに連結されているチャンネルCH3は前記第2パッド10と接触されたプローブ針150と共通に連結される。前記第2パッド10と連結されているチャンネルは共通チャンネルCH3として説明する。
前記第2パッド10と電気的に連結されている共通チャンネルCH3を使用し、前記プローブ針150を通じて前記第2パッド10に選択的に−10ないし−500μAの範囲内の一定電流をパルシングする。前記パルシング工程の際限界電圧レベルを設定する。限界電圧レベルは−3ないし−5V範囲内で設定することができる。前記センシングチャンネルを使用して電流をパルシングする場合、前記第2パッド10だけではなく前記センシングチャンネルと連結される第1パッド110にも電流が印加される。
前記電流がパルシングされた第2パッドから電圧を測定する。
前記第1パッド110に印加された電流は保護回路112を経てグラウンドに流れるようになる。また、前記プローブ針150が第2パッド10のプローブ領域10aと接触される場合には、前記プローブ領域10aは電気的に連結されている部分がないのでフローティング状態になる。
反面、前記プローブ針150が第2パッド10のセンシング領域10bと接触される場合には、前記電流はセンシング回路を経てグラウンドに流れるようになる。この場合、前記第1パッド110及び第2パッド10にそれぞれ電流パスが出来て前記プローブ針150が第2パッド10のプローブ領域と接触される場合に比べて電圧レベルがさらに0に近くなる。
このように、電圧レベルの差異を用いて正常位置で接触された場合の電圧レベルの範囲を設定する。前記測定された電圧が設定された範囲を離れる場合、前記センシング領域と接触したこととして判断する。
本実施例の方法として接触位置を検査する場合は、前記半導体素子で第1パッドの保護回路に具備される抵抗体に比べて前記第2パッドのセンシング回路に具備される抵抗体の抵抗値がさらに低く形成されていることが接触位置を検査することにより適合する。
前記プローブカードと基板が互いに正常位置で接触したかを検査する工程の以外には前記第14実施例と同一に実施する。
(実施例16)
以下、本発明の第16実施例による半導体素子の搭載された基板の半導体素子検査方法を説明する。本実施例の方法は実施例11の半導体素子検査の際適用することができる。
本実施例はパッドとプローブ針の接触位置を検査する段階を除いては前記第14実施例の方法と同一である。従って、前記接触位置を検査する段階のみを説明する。
前記実施例14で説明したように、半導体素子に電気的信号を入出力するための第1パッド210、及びプローブ領域と前記プローブ領域の端部位にセンシング領域を含む第2パッド20にそれぞれプローブ針が接触されている。
前記プローブ針を通じて前記第2パッド20に選択的に−10ないし−500μAの範囲内の一定電流をパルシングする。前記パルシング工程の際限界電圧レベルを設定する。限界電圧レベルは−3ないし−5V範囲内で設定することができる。前記プローブ針を通じて前記第2パッド20に選択的に電流をパルシングする際、電気的信号を入出力する独立されたチャンネルを使用する。
前記電流がパルシングされた第2パッド20から電圧を測定する。
万一、前記プローブ針がプローブ領域20aと接触される場合には、前記プローブ領域20aが導電物質からなるので前記プローブ領域20aと連結されている前記センシング回路(24、図6参照)を通じてグラウンドレベルに電流が流れるようになる。従って、前記センシング回路24の抵抗が小さい場合には電圧レベルが0V近くまで増加される。さらに、前記センシング領域20bに抵抗が連結されない状態にグラウンドレベルと連結されている場合にはより0Vに近くなる。
反面、前記プローブ針がセンシング領域20bと接触される場合には前記センシング領域20bが絶縁物質からなり電気的に連結されている部分がないのでフローティング状態になる。そのため、前記−10ないし−500μAの範囲内の一定電流をパルシングする際限界電圧レベル近所まで負の電圧に下降するようになる。
このような電圧レベルの差異を用いて正常位置に接触された場合の電圧レベルの範囲を設定する。前記測定された電圧が設定された範囲を離れる場合、前記センシング領域と接触したこととして判断する。
他の方法で、前記第1パッド210のうちいずれか一つに連結されているチャンネルを前記第2パッド20と接触されたプローブ針と電気的に連結させ前記チャンネルを共通に使用することもできる。このときも、同一の方法で前記プローブカードと基板が互いに正常位置で接触したかを検査することができる。
前記プローブカードと基板が互いに正常位置で接触したかを検査する工程以外には前記第14実施例と同一に実施する。
(実施例17)
図31は本発明の実施例による半導体素子テスターを示すブロック図である。
半導体素子テスター400は大きくプローブカードを取り付けるためのプローブカード装着部402が具備される。装着されるプローブカードは基板の半導体素子に形成されている第1パッド及び第2パッドとプローブ針が接触するように形成される。基板に形成されている半導体素子が異なる場合、前記素子内に形成されているパッドの位置及びサイズが異なる。従って、前記テストしようとする半導体素子が変更された場合これに適合したプローブカードを再装着することができるように構成されている。
テスト対象半導体素子のテストアイテム別に各テスト条件が貯蔵されているテストプログラム404が具備される。前記テストプログラム部404によって前記テスト対象半導体素子に適合したプログラムを呼び出してテストを進行することができる。
前記半導体素子に電気的信号を入出力するための第1パッド、及び前記第1パッドに接触されたプローブ針のアライン状態を検査するための第2パッドにそれぞれ電気的信号を印加する信号印加部406が具備される。前記信号印加部406は前記テストプログラム404に貯蔵されている各テスト条件通り前記半導体素子に形成された第1及び第2パッドに電気的な信号を印加する。前記信号印加部406は前記第1及び第2パッドに電気的信号を印加し出力するための複数のチャンネルを含む。前記チャンネルは少なくとも一つの半導体素子内に具備される第1パッドの有効個数と同一な個数分だけ具備されなければならない。ここで、前記第1パッドの有効個数は各テストアイテムを進行する際少なくとも一度以上の信号の入出力が要求される第1パッドの個数を意味する。
前記第1及び第2パッドから出力される電気的信号を測定する信号測定部408が具備される。
前記信号測定部408から測定された結果の入力を受け、半導体素子のテスト信号可否を指示する制御部310が具備される。
例えば、信号測定部408は前記プローブ針が正常位置に接触しているかを確認するために前記第2パッドから電圧レベルを測定する。次に、前記制御部310は前記電圧レベルが設定された範囲を離れない場合に限って半導体素子のテスト進行可否を指示する。
前記説明した半導体素子テストを使用して、前記プローブ針が正常位置で接触しているかを確認した後動作関連及び電流関連テストを進行することができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
本発明は、半導体素子を検査する工程で利用することができる。
本発明の第1実施例によるプローブパッドを示す平面図である。 図1に示されたプローブパッドを示す断面図である。 図1に示されたプローブパッドの他の形態の断面図である。 図1に示されたプローブパッドの他の形態の断面図である。 本発明の第2実施例によるプローブパッドを示す平面図でる。 本発明の第3実施例によるプローブパッドを示す平面図である。 本発明の第4実施例によるプローブパッドを示す平面図である。 本発明の第5実施例によるプローブパッドを示す平面図である。 図8に示しプローブパッドの断面図である。 本発明の第6実施例によるプローブパッドを示す断面図である。 本発明の第7実施例による半導体素子の搭載された基板の平面図である。 本発明の第7実施例による半導体素子の搭載された基板の平面図である。 本発明の第7実施例による半導体素子の搭載された基板の平面図である。 図11ないし13に示された半導体素子で第2パッドの断面図である。 本発明の第8実施例による半導体素子の搭載された基板の平面図である。 本発明の第9実施例による半導体素子の搭載された基板の平面図である。 本発明の第9実施例による半導体素子の搭載された基板の平面図である。 本発明の第9実施例による半導体素子の搭載された基板の平面図である。 本発明の第10実施例による半導体素子の搭載された基板の平面図である。 本発明の第11実施例による半導体素子の搭載された基板の平面図である。 本実施例の半導体素子に形成された第2パッドの断面図である。 本発明の第12実施例による半導体素子の搭載された基板の平面図である。 本実施例の半導体素子に形成された第2パッドの断面図である。 本発明の第13実施例による半導体素子の搭載された基板の平面図である。 半導体素子検査過程を示す流れ図である。 半導体素子検査過程を示す他の流れ図である。 プローブカードで半導体素子がプローブされた状態を示す平面図である。 本発明の第14実施例による半導体素子の搭載された基板の半導体素子検査方法のうち一部工程を説明するための平面図である。 本発明の第14実施例による半導体素子の搭載された基板の半導体素子検査方法のうち一部工程を説明するための平面図である。 本発明の第15実施例による半導体素子の搭載された基板の半導体素子検査方法のうち一部工程を説明するための断面図である。 本発明の実施例による半導体素子テスターを示すブロック図である。
符号の説明
10、20、40 第2パッド
10a、15a、20a、30a プローブ領域
10b、15b、20b、30b センシング領域
34 センシング回路
42a 第1領域
42b 第2領域
46 保護用絶縁膜
100 基板
102 チップ領域
104 スクライブライン
110、210、310 第1パッド
130 絶縁膜パッド
132 バリア層パターン
150 プローブ針
310 制御部
404 テストプログラム部
406 信号印加部
408 信号測定部

Claims (41)

  1. プローブ針が接触するプローブ領域と、
    前記プローブ針が前記プローブ領域を離れて接触しているかをセンシングするために前記プローブ領域の端部位と接しているセンシング領域と、を含み、
    前記プローブ領域は、
    前記センシング領域と接して第1物質からなる第1領域と、
    前記第1領域に接して前記第1物質より堅固な第2物質からなる第2領域と、
    を含むことを特徴とするプローブパッド。
  2. 前記第1領域は絶縁物質を含み、前記第2領域は金属を含むことを特徴とする請求項1記載のプローブパッド。
  3. 前記第1領域の上部面は、前記第2領域の上部面より低いことを特徴とする請求項1又は2記載のプローブパッド。
  4. 前記第1及び第2領域の上部面間の段差は、3000ないし8000Åであることを特徴とする請求項記載のプローブパッド。
  5. 前記第2領域の上部面は前記センシング領域の上部面と実質的に同一な平面上に位置することを特徴とする請求項記載のプローブパッド。
  6. 前記第1領域の幅は2ないし20μmであることを特徴とする請求項1から5のいずれかに記載のプローブパッド。
  7. 前記第2領域と前記センシング領域の上部に形成された保護膜をさらに含むことを特徴とする請求項1から6のいずれかに記載のプローブパッド。
  8. 前記保護膜は、絶縁物質を含むことを特徴とする請求項7記載のプローブパッド。
  9. 前記保護膜の厚さは、100ないし2000Åであることを特徴とする請求項7または8記載のプローブパッド。
  10. 前記第1領域の上部面は、前記第2領域の上部面と実質的に同一な平面上に位置することを特徴とする請求項1から9のいずれか記載のプローブパッド。
  11. チップ領域に具備された予備半導体素子に電気的信号を入出力するための第1パッドと、
    プローブ針が接触するプローブ領域及び前記プローブ針が前記プローブ領域を離れて接触しているかをセンシングするための前記プローブ領域の端部位と接しているセンシング領域を含む第2パッドと、を具備し、
    前記第2パッドのプローブ領域下部面と基板との間には絶縁膜パターンのみが具備され、
    前記絶縁膜パターンの側面にはプローブダメージを防止するための障壁層パターンが具備されることを特徴とする半導体素子の搭載された基板。
  12. 前記第2パッドは、チップ領域に具備することを特徴とする請求項11記載の半導体素子の搭載された基板。
  13. 前記第2パッドは、チップ領域とチップ領域との間に当るスクライブ領域に具備することを特徴とする請求項11または12記載の半導体素子が搭載された基板。
  14. 前記第2パッドは、基板に形成されたそれぞれの単位半導体素子内に少なくとも一つずつ具備することを特徴とする請求項11から13のいずれかに記載の半導体素子の搭載された基板。
  15. 少なくとも2つの第2パッドが一つの単位半導体素子内に具備され、前記単位半導体素子内に形成される第2パッドは前記センシング領域のサイズがそれぞれ異なることを特徴とする請求項11から14のいずれかに記載の半導体素子が搭載された基板。
  16. 前記第2パッドは、一つ以上の単位半導体素子からなるグループ内に1つずつ具備することを特徴とする請求項11から15のいずれかに記載の半導体素子の搭載された基板。
  17. 前記第1パッド及び第2パッドは、同一の大きさ及び形状を有することを特徴とする請求項11から16のいずれかに記載の半導体素子の搭載された基板。
  18. 前記第2パッドは、前記パッドにプローブされるプローブ針の摺動方向と平行の方向の長さが前記第1パッドと同一であることを特徴とする請求項11から17のいずれかに記載の半導体素子の搭載された基板。
  19. 前記絶縁膜パターンは、シリコン酸化物からなることを特徴とする請求項11から18のいずれかに記載の半導体素子の搭載された基板。
  20. 前記障壁層パターンは、金属からなることを特徴とする請求項11から19のいずれかに記載の半導体素子の搭載された基板。
  21. 前記第2パッドのプローブ領域は絶縁物質からなり、前記第2パッドのセンシング領域は導電物質からなることを特徴とする請求項11から20のいずれかに記載の半導体素子の搭載された基板。
  22. 前記センシング領域は、グラウンドレベルと連結されたことを特徴とする請求項21記載の半導体素子の搭載された基板。
  23. 前記センシング領域は、抵抗体を含み、前記抵抗体がグラウンドレベルと連結されたセンシング回路と連結されたことを特徴とする請求項21又は22記載の半導体素子の搭載された基板。
  24. 前記抵抗体は、抵抗またはダイオードを含むことを特徴とする請求項23記載の半導体素子の搭載された基板。
  25. 前記第2パッドのプローブ領域下部面と基板との間には半導体素子を成す素子構造物が具備されることを特徴とする請求項11から24のいずれかに記載の半導体素子の搭載された基板。
  26. 前記プローブ領域で前記センシング領域と接している第1領域は絶縁物質からなり、前記第1領域に接する第2領域には前記絶縁物質より堅固な物質からなり、前記センシング領域は導電性物質からなることを特徴とする請求項25記載の半導体素子の搭載された基板。
  27. 前記センシング領域は、抵抗体がグラウンドレベルと連結されたセンシング回路と連結されることを特徴とする請求項26記載の半導体素子の搭載された基板。
  28. 前記第2領域の上部面及び前記センシング領域の上部面は、同一の平面上にあり、前記第1領域の上部面は前記第2領域の上部面に比べて低く位置することを特徴とする請求項26又は27記載の半導体素子の搭載された基板。
  29. 前記第2領域及び前記センシング領域の表面には保護用絶縁膜が形成されたことを特徴とする請求項28記載の半導体素子の搭載された基板。
  30. 前記保護用絶縁膜は、前記第1領域を成す絶縁物質と同一の物質から形成されたことを特徴とする請求項29記載の半導体素子の搭載された基板。
  31. 前記保護用絶縁膜は、前記プローブ針が接触する際接触圧力によって除去されることができる厚さを有することを特徴とする請求項29又は30記載の半導体素子の搭載された基板。
  32. 前記第2パッドのプローブ領域は、導電物質からなり、前記第2パッドのセンシング領域は絶縁物質からなることを特徴とする請求項11から31のいずれかに記載の半導体素子の搭載された基板。
  33. 前記プローブ領域は抵抗体を含み、前記抵抗体がグラウンドレベルと連結されたセンシング回路と連結されたことを特徴とする請求項32記載の半導体素子の搭載された基板。
  34. 半導体素子に電気的信号を入出力するための第1パッド、及びプローブ領域と前記プローブ領域の端部位にセンシング領域を含む第2パッドにそれぞれプローブ針を接触させる段階I)と、
    前記第2パッドに接触したプローブ針が前記センシング領域と接触されたかを検査する段階II)と、
    前記検査の結果によって、前記第1パッドに電気的な信号を印加して前記半導体素子を1次テストする段階III)と、を実施し、
    前記1次テストする段階III)実施した後、
    前記接触されたプローブ針を前記第1及び第2パッドから分離する段階IV)と、
    前記第1パッド及び前記第2パッドとプローブ針とをアラインする段階V)と、
    前記プローブ針を前記第1パッド及び第2パッドと接触させる段階VI)と、
    前記第2パッドのセンシング領域が前記プローブ針と接触されるかを確認する段階VII)と、
    前記検査の結果によって、以前に実施されたテスト条件と異なる条件で前記半導体素子を2次テストする段階VIII)と、
    を実施することを特徴とする半導体素子検査方法。
  35. 前記II)段階は、
    前記プローブ針を通じて第1パッドは全部グラウンドレベルに保持させる段階と、
    前記プローブ針を通じて前記第2パッドに選択的に電流をパルシングする段階と、
    前記電流がパルシングされた第2パッドから電圧を測定する段階と、
    前記測定された電圧レベルが設定された範囲を離れる場合に前記センシング領域と接触したこととして判断する段階と、
    を実施して成すことを特徴とする請求項34記載の半導体素子検査方法。
  36. 前記プローブ針を通じて前記第2パッドに選択的に電流をパルシングする際、電気的信号を入出力する独立されたチャンネルを使用して電流をパルシングすることを特徴とする請求項35記載の半導体素子検査方法。
  37. 前記プローブ針を通じて前記第2パッドに選択的に電流をパルシングする際、前記第1パッドのうちいずれか一つのパッドに電気的信号を入出力するチャンネルを使用して電流をパルシングすることを特徴とする請求項35又は36記載の半導体素子検査方法。
  38. 前記第2パッドのセンシング領域と前記プローブ針と接触される場合には前記半導体素子をテストする以前に、
    前記接触されたプローブ針を前記第1及び第2パッドから分離する段階と、
    前記第1パッド及び前記第2パッドとプローブ針とをアラインする段階と、
    前記プローブ針を前記第1パッド及び第2パッドと再接触させる段階と、
    をさらに実施することを特徴とする請求項34から37のいずれかに記載の半導体素子検査方法。
  39. 前記1次テスト工程の際、前記第2パッドのセンシング領域が前記プローブ針と接触した場合には、前記VII)段階を省略することを特徴とする請求項34から38のいずれかに記載の半導体素子検査方法。
  40. 前記1次テストの際、前記第2パッドのセンシング領域が前記プローブ針と接触された場合には、前記VIII)段階の結果に関係なしに前記2次テストを実施することを特徴とする請求項34から39のいずれかに記載の半導体素子検査方法。
  41. 前記1次テストの際、前記第2パッドのセンシング領域が前記プローブ針と接触されない場合には、
    前記II)段階で前記第2パッドのセンシング領域が前記プローブ針と接触されない場合に限って2次テストを実施することを特徴とする請求項34から40のいずれかに記載の半導体素子検査方法。
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