KR100536984B1 - 시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치 및 방법과 프로그램 저장 장치 - Google Patents

시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치 및 방법과 프로그램 저장 장치 Download PDF

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Abstract

시스템의 기능을 확인하는 계층적인 내장형 자체 테스트 방법 및 장치가 제공된다. 그 결과, 완전한 시스템 온 칩 테스트를 수행해서 회로 신뢰도 및 시스템 온 칩 설계의 성능 모두를 보장하는, 효율적인 내장형 자체 테스트 방법이 제공된다. 추가적인 이점으로서, 시스템 온 칩 애플리케이션의 개발 비용이 감소된다.

Description

시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치 및 방법과 프로그램 저장 장치{HIERARCHICAL BUILT-IN SELF-TEST FOR SYSTEM-ON-CHIP DESIGN}
본 발명은 컴퓨터 칩의 내장형 자체 테스트(built-in self-test) 설계에 관한 것이다.
내장형 자체 테스트(BIST) 설계는 일반적으로 메모리 및 마이크로프로세서 칩 내에 구현된다. 어떤 BIST 설계는 불량 칩을 선별하기 위한 웨이퍼 레벨 또는 모듈 레벨의 테스트시에 한번만 사용된다. 다른 BIST 설계는 파워 온 이후 칩의 전체 수명 동안 각각의 자체 점검 및 복구를 수행하기 위해 사용된다. 오늘날의 고밀도, 고성능 칩 설계에 있어서, BIST는 제품 개발비 및 판매 시점을 결정하는 중요한 회로 소자가 되었다.
전형적인 고밀도 DRAM 내의 BIST 회로는 컨트롤러, 캐시, 패턴 생성기 및 데이터 비교기를 포함한다(예컨대, Jeffery Dreibelbis, et al, "Processor-Based Built-In Self-Test for Embedded DRAM", IEEE Journal of Solid State Circuits, Vol. 33, No. 11, Nov 1988, pp. 1731-1739를 참조한다). 컨트롤러는 신호 비트를 사용해서 외부 테스터와 통신한다. 신호 비트를 프로그래밍함으로써 START, STOP, CONTINUE, REFRESH, READ 및 WRITE와 같은 서로 다른 테스트 모드가 수행될 수 있다. 전형적으로 캐시는 256개의 20비트 인스트럭션 워드를 다수의 프로그램으로 저장할 수 있다. 칩이 파워 온된 이후에, 캐시에는 DRAM이 어떻게 테스트될 지를 결정하는 테스트 프로그램의 세트가 로딩될 것이다. 패턴 생성기는 전체(solid) "1", 전체 "0", 바둑판 모양, 가로 줄무늬, 세로 줄무늬 및 마치(march) 패턴과 같은 통상의 테스트 패턴을 생성할 수 있다. 데이터 비교기는 DRAM으로부터의 데이터를 DRAM에 기록될 것으로 예상되는 데이터와 비교해서, 회로가 테스트에 통과할지 여부를 판정한다.
웨이퍼 번 인(burn-in) 또는 모듈 번 인 동안 더 상세한 분석이 수행될 수 있다. DRAM 어레이의 각각의 행과 열을 스캐닝한 이후에, 고온 검사 어드레스 스택 레지스터 어레이는 가장 높은 오류 회수를 가진 어드레스들을 저장한다. 이들 어드레스는 퓨즈 프로그래밍 기술을 통해서 리던던시(redundancy)를 작동시킴으로써 복구를 위해 사용될 것이다.
단일 칩에 다수의 서로 다른 매크로를 위치시킴으로써, 시스템 온 칩(SOC) 설계는 다기능 동작을 수행하는 데 집적 기술의 모든 이점을 취한다. 예컨대, 무선 통신 칩은 내장형 DRAM 메모리 매크로, 플래시 메모리 매크로, 마이크로프로세서 코어, 혼합 신호 매크로 및 일부 아날로그 매크로를 포함할 수 있다. 복잡한 시스템 칩을 설계하려는 시도들 중 하나는 그 설계를 검증해 보는 것이다. 그러나, 각각의 매크로의 대부분의 입출력 핀들이, 집적 후에는 액세스 불가능한 상태로 되기 때문에, 시스템 칩의 신뢰할 만한 고속의 저비용 테스트를 수행하는 것이 어렵다.
대부분의 현재 내장형 자체 테스트 회로가 개별적인 매크로에 맞춰져 있기 때문에, 단일 메모리 또는 프로세서 칩용 BIST 설계는 메모리 및 프로세서 매크로를 모두 포함하고 있는 시스템 칩에는 적용될 수 없다. 메모리 테스트용 BIST 설계는 프로세서 테스트에 직접 사용될 수 없으며, 반대로도 사용될 수 없다. 또한, 아날로그, 고주파(RF) 및 혼합 신호 매크로용 BIST 설계는 알려진 것이 없다. 서로 다른 매크로의 테스트들 사이의 통신 및 조정(coordination)이 결여되어 있기 때문에 문제의 복잡성을 가중시킬 것이다.
따라서, 회로의 신뢰성 및 시스템 온 칩 설계의 성능을 보장하기 위해 완전한 시스템 온 칩 테스트를 수행하는 효율적인 내장형 자체 테스트 방법을 제공하는 것과 관련된 필요성이 인식되었다.
도 1은 특정 내장형 자체 테스트(BIST) 유닛을 가진 시스템 온 칩(SOC) 설계를 도시한 도면,
도 2는 시스템 칩 및 그 서브시스템용 일반적인 계층적인 내장형 자체 테스트 방안을 도시하는 도면,
도 3은 글로벌 및 로컬 BIST 유닛에 의해 수행될 수 있는 테스트 프로그램의 흐름도.
따라서 본 발명은 그 제 1 특징으로, 시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치를 제공하며, 상기 장치는 중앙 BIST 컨트롤러, 적어도 하나의 로컬 BIST 회로, 상기 중앙 BIST 컨트롤러와 상기 적어도 하나의 로컬 BIST 회로 사이에 마련된 적어도 하나의 통신 매체를 포함한다.
바람직하게는, 상기 적어도 하나의 로컬 BIST 회로는 적어도 하나의 매크로에 연결된다.
바람직하게는, 상기 중앙 BIST 컨트롤러는 각각의 매크로에 대해 하드 코딩된(hard-cored) 테스트 커맨드용 저장부를 포함한다.
바람직하게는, 상기 중앙 BIST 컨트롤러는 각각의 매크로에 대해 테스트 커맨드를 프로그래밍하는 적어도 하나의 프로그래밍가능 매체를 포함한다.
바람직하게는, 상기 중앙 BIST 컨트롤러는 각각의 매크로에 대해 테스트 시퀀스가 수행되는 상태 머신을 포함한다.
바람직하게는, 상기 중앙 BIST 컨트롤러는 외부 테스트 프로그램을 처리하는 프로세서를 포함한다.
바람직하게는, 상기 중앙 BIST 컨트롤러는 후속 외부 분석을 위해 각각의 매크로부터 수집되는 데이터를 저장하는 임시 메모리 공간을 포함한다.
바람직하게는, 상기 임시 메모리 공간은 동적 RAM을 포함한다.
바람직하게는, 상기 중앙 BIST 컨트롤러는 계층적 테스트 알고리즘을 수행하는 로직을 포함한다.
바람직하게는, 상기 로직은 하나 이상의 테스트 레벨로 테스트를 수행하도록 되어 있다.
바람직하게는, 상기 로직은 적어도 하나의 하위 레벨의 테스트를 수행하기 전에 적어도 하나의 상위 레벨의 테스트를 수행하도록 되어 있다.
바람직하게는, 상기 매크로는 복수의 매크로들을 포함하고, 상기 로직은 각각의 매크로 내의 및 다수의 매크로들 사이의 오류 메커니즘을 측정하도록 되어 있다.
바람직하게는, 상기 로직은 치명적인 또는 복구불가능한 오류가 검출된 경우에 테스트 과정을 중지시키도록 되어 있다.
바람직하게는, 상기 로직은 적어도 하나의 로컬 BIST 회로가 적어도 하나의 매크로의 복구가능 오류를 고치게 한다.
바람직하게는, 상기 로직은 일단 주어진 레벨의 테스트가 완료되면, 서로 다른 계층적 레벨의 테스트를 개시시키도록 되어 있다.
바람직하게는, 상기 중앙 BIST 컨트롤러는 후속 외부 분석을 위해 각각의 매크로로부터 수집되는 데이터를 저장하는 임시 메모리 스페이스를 포함하고, 상기 로직은 상기 중앙 BIST 컨트롤러에 데이터를 전송하고, 상기 적어도 하나의 로컬 BIST 회로가 마지막 레벨의 테스트를 완료한 이후에 상기 임시 메모리 스페이스 내에 데이터를 저장하도록 되어 있다.
바람직하게는, 상기 로직은 상기 적어도 하나의 로컬 BIST 회로가 모든 매크로에 대해서 마지막 레벨의 테스트를 완료한 이후에 테스트 완료를 신호로 알리도록 되어 있다.
바람직하게는, 상기 적어도 하나의 통신 매체는 커맨드 및 데이터 비트와 상기 커맨드 및 데이터 비트를 적어도 하나의 특정 매크로로 전송하는 어드레스 비트를 포함한다.
제 1 특징의 장치는 바람직하게는, 테스트 커맨드를 프로그래밍하기 위해 상기 중앙 BIST 컨트롤러로 전송가능한 적어도 하나의 미리 정해진 테스트 프로그램을 더 포함한다.
바람직하게는, 상기 중앙 BIST 컨트롤러는 DSP 프로세서를 포함한다.
제 1 특징의 장치는 바람직하게는, 복구 목적으로 제공되는 적어도 하나의 여분의 로컬 회로를 더 포함한다.
제 2 특징에서, 본 발명은 시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 방법을 제공하며, 상기 방법은 중앙 BIST 컨트롤러를 제공하는 단계와, 적어도 하나의 로컬 BIST 회로를 제공하는 단계와, 상기 중앙 BIST 컨트롤러와 상기 적어도 하나의 로컬 BIST 회로 사이에서 통신하는 단계를 포함한다.
제 2 특징의 방법은 바람직하게는, 상기 적어도 하나의 로컬 BIST 회로와 연결된 적어도 하나의 매크로를 제공하는 단계를 더 포함한다.
바람직하게는, 상기 중앙 컨트롤러를 제공하는 단계는 각각의 매크로에 대해 하드 코딩된 테스트 커맨드용 저장부를 제공하는 단계를 포함한다.
바람직하게는, 상기 중앙 BIST 컨트롤러를 제공하는 단계는 각각의 매크로에 대해 테스트 커맨드를 프로그래밍하는 적어도 하나의 프로그래밍가능 매체를 제공하는 단계를 포함한다.
바람직하게는, 상기 중앙 BIST 컨트롤러를 제공하는 단계는 각각의 매크로에 대해 테스트 시퀀스가 수행되는 상태 머신을 제공하는 단계를 포함한다.
바람직하게는, 상기 중앙 BIST 컨트롤러를 제공하는 단계는 외부 테스트 프로그램을 처리하는 프로세서를 제공하는 단계를 포함한다.
바람직하게는, 상기 중앙 BIST 컨트롤러를 제공하는 단계는 후속 외부 분석을 위해 각각의 매크로부터 수집되는 데이터를 저장하는 임시 메모리 공간을 제공하는 단계를 포함한다.
바람직하게는, 상기 임시 메모리 공간은 동적 RAM을 제공하는 단계를 포함한다.
제 2 특징의 방법은 계층적 테스트 알고리즘을 수행하는 단계를 더 포함한다.
바람직하게는, 상기 계층적 테스트 알고리즘을 수행하는 단계는 하나 이상의 테스트 레벨로 계층적 테스트 알고리즘을 수행하는 단계를 포함한다.
바람직하게는, 상기 계층적 테스트 알고리즘을 수행하는 단계는 적어도 하나의 하위 레벨의 테스트를 수행하기 전에 적어도 하나의 상위 레벨의 테스트를 수행하는 단계를 포함한다.
바람직하게는, 상기 매크로는 복수의 매크로들을 포함하고, 상기 계층적 테스트 알고리즘을 수행하는 단계는 각각의 매크로 내의 및 다수의 매크로들 사이의 오류 메커니즘을 측정하는 단계를 포함한다.
바람직하게는, 상기 계층적 테스트 알고리즘을 수행하는 단계는 치명적인 또는 복구불가능한 오류가 검출된 경우에 테스트 과정을 중지시키는 단계를 포함한다.
바람직하게는, 상기 계층적 테스트 알고리즘을 수행하는 단계는 적어도 하나의 로컬 BIST 회로가 적어도 하나의 매크로의 복구가능 오류를 고치게 하는 단계를 포함한다.
바람직하게는, 상기 계층적 테스트 알고리즘을 수행하는 단계는 일단 주어진 레벨의 테스트가 완료되면, 서로 다른 계층적 레벨의 테스트를 개시시키는 단계를 포함한다.
바람직하게는, 상기 중앙 BIST 컨트롤러를 제공하는 단계는 후속 외부 분석을 위해 각각의 매크로로부터 수집되는 데이터를 저장하는 임시 메모리 스페이스를 제공하는 단계를 포함하고, 상기 계층적 테스트 알고리즘을 수행하는 단계는 상기 중앙 BIST 컨트롤러에 데이터를 전송하고, 상기 적어도 하나의 로컬 BIST 회로가 마지막 레벨의 테스트를 완료한 이후에 상기 임시 메모리 스페이스 내에 데이터를 저장하는 단계를 포함한다.
바람직하게는, 상기 계층적 테스트 알고리즘을 수행하는 단계는 상기 적어도 하나의 로컬 BIST 회로가 모든 매크로에 대해서 마지막 레벨의 테스트를 완료한 이 후에 테스트 완료를 신호로 알리는 단계를 포함한다.
바람직하게는, 상기 통신하는 단계는 커맨드 및 데이터 비트, 및 상기 커맨드 및 데이터 비트를 적어도 하나의 특정 매크로로 전송하는 어드레스 비트를 제공하는 단계를 포함한다.
제 2 특징의 방법은 테스트 커맨드를 프로그래밍하기 위해 상기 중앙 BIST 컨트롤러로 전송가능한 적어도 하나의 미리 정해진 테스트 프로그램을 제공하는 단계를 더 포함한다.
바람직하게는, 상기 중앙 BIST 컨트롤러를 제공하는 단계는 DSP 프로세서를 제공하는 단계를 포함한다.
제 2 특징의 방법은 바람직하게는, 복구 목적으로 제공되는 적어도 하나의 여분의 로컬 회로를 제공하는 단계를 더 포함한다.
바람직한 실시예에서, 본 발명은 시스템 온 칩 용 계층적인 내장형 자체 테스트를 제공하기 위한 방법 단계들을 수행하기 위해 머신에 의해 수행가능한 인스트럭션의 프로그램을 실제로 실시하는, 머신에 의해 판독 가능한 프로그램 저장 디바이스를 제공할 수 있고, 상기 방법은 중앙 BIST 컨트롤러를 제공하는 단계와, 적어도 하나의 로컬 BIST 회로를 제공하는 단계와, 상기 중앙 BIST 컨트롤러와 상기 적어도 하나의 로컬 BIST 회로 사이에서 통신하는 단계를 포함한다.
본 발명의 적어도 하나의 바람직한 실시예에 따라서, 다양한 기능 블록 및 매크로를 가지고 집적된 시스템을 테스트하는 계층적인 내장형 자체 테스트(BIST) 설계 방법이 제공된다.
본 발명은 적어도 하나의 실시예에 따라서, 시스템 온 칩(SOC) 테스트 동작을 수행하기 위해 중앙 BIST 컨트롤러, 각각의 매크로용 하나 이상의 로컬 BIST 회로 및 데이터/컨트롤 경로의 제공을 널리 검토한다.
여기서 더 검토되는 것은 서로 다른 매크로에 대한 다양한 레벨(하나 이상의 레벨)의 테스트를 가능하게 하는 바람직한 계층적 테스트 방법의 제공이다. 예컨대, 최상위 레벨의 테스트는 복구될 수 없는 각각의 매크로의 오류를 검출한다. 다음 레벨의 테스트는 복구될 수 없는 매크로 인터페이스의 오류를 검출한다. 다음 레벨의 테스트는 그 성능 및 기능을 보장하기 위해 자가 복구, 자가 튜닝 및 각각의 매크로의 파라미터 조정을 포함할 수 있다. 마지막 레벨의 테스트는 인터페이스 디버깅 및 수율 분석을 수행해서 외부 테스터에 보고서를 전송한다.
본 발명의 적어도 하나의 바람직한 실시예에 따라서, 중앙 BIST 컨트롤러는 테스트 패턴을 저장하고 각각의 매크로에 대해 테스트 커맨드를 프로그래밍하는 프로그래밍 가능 디바이스와, 각각의 매크로에 대해 테스트 시퀀스를 순차 방식으로 수행하는 상태 머신과, 로컬 BIST 회로로부터의 피드백 데이터를 수집하는 DRAM과, 외부 테스터로부터 프로그램을 경유해서 매크로 사이 및 매크로 내의 테스트를 수행하는 내장형 프로세서를 포함한다.
여기서 더 검토되는 것은 전체 테스트 시간을 감소시키기 위해 계층적 방식 및 병렬 방식으로 자가 테스트를 수행하고 정지 기준을 설정하는 바람직한 테스트 알고리즘의 제공이다.
요약하면, 본 발명의 일 측면의 바람직한 실시예는 시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치를 제공하며, 상기 장치는 중앙 BIST 컨트롤러, 적어도 하나의 로컬 BIST 회로, 중앙 BIST 컨트롤러와 적어도 하나의 로컬 BIST 회로 사이의 적어도 하나의 통신 매체를 포함한다.
본 발명의 바람직한 실시예의 다른 특징은 시스템 온 칩용 내장형 자체 테스트를 제공하는 방법을 제공하며, 상기 방법은 중앙 BIST 컨트롤러를 제공하는 단계와, 적어도 하나의 로컬 BIST 회로를 제공하는 단계와, 상기 중앙 BIST 컨트롤러와 적어도 하나의 로컬 BIST 회로 사이에서 통신하는 단계를 포함한다.
또한, 본 발명이 바람직한 실시예의 다른 특징은 시스템 온 칩 용 계층적인 내장형 자체 테스트를 제공하기 위한 방법 단계들을 수행하기 위해 머신에 의해 수행가능한 인스트럭션의 프로그램을 실제로 실시하는, 머신에 의해 판독 가능한 프로그램 저장 디바이스를 제공할 수 있고, 상기 방법은 중앙 BIST 컨트롤러를 제공하는 단계와, 적어도 하나의 로컬 BIST 회로를 제공하는 단계와, 상기 중앙 BIST 컨트롤러와 상기 적어도 하나의 로컬 BIST 회로 사이에서 통신하는 단계를 포함한다.
도 1은 특정 내장형 자체 테스트(BIST)를 구비한 시스템 온 칩(SOC)을 도시한다. 상세하게는, 중앙 BIST 컨트롤러(10)는 각각의 매크로들(30, 50, 70, 90, 100)의 로컬 BIST 유닛(30a, 50a, 70a, 90a, 100a)에 어드레스 비트와 커맨드 비트를 포함하고 있는 정보를 전송하고, 바람직하게는 계층적인 방식으로 다음의 테스트를 수행한다.
― 고주파(RF) 매크로(30), 플래시 메모리 매크로(50), 혼합식 신호 매크로(70), DRAM 매크로(90) 및 프로세서 매크로(100)의 유닛 테스트와,
― DRAM으로부터 프로세서로의 데이터를 기록하는 것, 프로세서로부터 DRAM으로의 데이터를 기록하는 것 및 DRAM 매크로로부터의 프로세서 테스트 프로그램을 수행하는 것과 같은, 프로세서 매크로(100)와 DRAM 매크로(80) 사이의 인터페이스 테스트와,
― RF 매크로(30)와 외부 안테나 사이의 인터페이스 테스트와,
― RF 매크로(30)와 혼합 신호 매크로(70)의 기저대역 부분 사이의 인터페이스 테스트와,
― 플래시 메모리 매크로(50)와 혼합 신호 매크로(70)의 디지털 신호 처리(DSP) 유닛 사이의 예컨대, DSP로부터의 정보를 플래시 내에 저장하고 블록 삭제를 수행하기 위한 통신 테스트와,
― DRAM 매크로(90)와 플래시 메모리 매크로(50) 사이의 데이터 교환을 수행하기 위한 데이터 전송 성능 테스트.
중앙 BIST 컨트롤러(10)가 복구 불가능한 오류를 검출한 경우에는, 바람직하게는 테스트 시간을 절약하기 위해 테스트 시퀀스는 즉시 정지될 것이다. 모든 다른 복구 가능한 오류들(만약 복구 가능하다면)은 로컬 BIST 회로(30a, 50a, 70a, 90a, 100a)에 의해 수정(fix)되고, 추가 분석을 위해 중앙 BIST 컨트롤러(10)에 보고될 것이다. 도 2는 시스템 칩 및 서브시스템(예컨대, 랩톱 시스템은 멀티미디어, 비디오, 오디오, 모뎀, 인터페이스 등과 같은 서브시스템을 포함할 수 있다)용, 일반적인 계층적인 내장형 자체 테스트(BIST) 방안을 도시하고 있다. 상세하게는, 도 2는 본 발명의 적어도 하나의 바람직한 실시예에 따라 사용될 수 있는 일반적인 계층을 도시하고 있다. 도시된 바와 같이, 글로벌 또는 시스템 레벨(100)에는 오프 칩 통신, 글로벌 BIST 컨트롤 및 글로벌 BIST 프로그램이 제공될 수 있다. 반면에 계층에서 한 "단계" 더 낮은 서브시스템 레벨(205)에는, 온 칩 통신의 기능, 제 2 레벨(또는 중간 레벨) BIST 제어 및 제 2 레벨(또는 중간 레벨) BIST 프로그래밍이 207a, 207b, 207c 등의 다양한 서브시스템과 연관될 수 있다. 따라서, 바람직하게는 계층의 '로컬' 레벨(210)에서, 로컬 BIST 컨트롤 및 로컬 BIST 프로그래밍은 다양한 매크로(212a, 212b, 212c, 212d 등)와 관련될 수 있다. 일반적으로, 레벨(200)에 있는 글로벌 시스템에 종속하는 서브시스템 '레벨'(205)과 관련된 적어도 하나의(그러나 전형적으로는 하나 이상의) 서브시스템이 존재하는 반면에, 각각의 서브시스템에 종속하는 로컬 '레벨'(210)과 관련된 적어도 하나의(그러나 전형적으로는 하나 이상의) 코어 또는 매크로가 존재하는 것이 바람직하다는 것이 이해될 것이다.
본 발명의 바람직한 실시예에서, 각각의 서브시스템은 READ, WRITE, EXECUTE 및 RETURN과 같은 표준 테스트 기능을 제공하기 위해 로컬 BIST 유닛을 계층의 '바닥' 또는 '제 1' 레벨에서 가지고 있는 것이 바람직하다. 이러한 로컬 BIST 유닛은 바람직하게는 그것이 존재하는 서브시스템으로 특정된 테스트 기능도 제공하는 것이 바람직하다. 예컨대, DRAM 매크로의 로컬 BIST 유닛은 메모리 어레이용으로 미리 정해진 테스트 패턴을 생성하는 패턴 생성기를 구비할 수 있다. 프로세서 매크로 내의 로컬 BIST 유닛은 바람직하게는 중앙 처리 장치(CPU) 코어용으로 미리 정해진 프로그램을 전송하는 프로그램 생성기를 구비한다(CPU 코어가 DSP 유닛이 될 수 있다는 것에 주목한다). 모든 로컬 BIST 회로에는 공통의 인터페이스가 장착되어 있어서 중앙 BIST 컨트롤러와 로컬 BIST 유닛 사이의 통신을 용이하게 한다. 통신 채널은 직렬 버스, 병렬 버스 또는 외부 표준 버스가 될 수 있다. 로컬 BIST 회로는 공통 인터페이스를 가질 수 없는 경우에는 각각의 로컬 BIST 회로로의 특정 인터페이스는 바람직하게는 통신 채널을 확립시키기 위해 중앙 BIST 컨트롤러에서 실시되어야 한다.
온 칩 통신은 중앙 BIST 컨트롤러가 로컬 BIST 유닛에 대해서 다양한 제어 및 데이터 통신 동작을 수행할 수 있게 한다. 제어 동작을 통해서 중앙 BIST 컨트롤러는 로컬 BIST 유닛을 개시시키거나, 로컬 BIST를 정지시키거나, 로컬 BIST의 상태를 요청할 수 있다. 데이터 전송 동작을 통해서 중앙 BIST 컨트롤러는 로컬 BIST 유닛에 테스트 프로그램을 저장하거나 로컬 BIST로부터의 테스트 결과를 판독할 수 있다. 또한, 온 칩 통신을 통해서 중앙 BIST 컨트롤러는 둘 이상의 로컬 BIST 유닛들 사이의 제어 및 데이터 전송 동작을 수행할 수 있다. 예컨대, 컨트롤 동작은 하나 이상의 로컬 BIST를 개시시키거나, 하나 이상의 로컬 BIST를 정지시키거나 하나 이상의 로컬 BIST의 상태를 요청할 수 있다. 데이터 전송 동작은 하나 이상의 로컬 BIST 유닛에 테스트 프로그램을 저장하거나, 하나 이상의 로컬 BIST로부터의 테스트 결과를 판독하거나 지정된 로컬 BIST 유닛을 통해서 매크로 대 매크로 테스트를 수행한다.
글로벌 BIST의 주요 특징은 로컬 매크로가 설계 사양에 따라 적절하게 동작하는지 여부를 판정하는 성능이다. 적절하게 동작하지 않으면, 글로벌 BIST는 바람직하게는 이를 여분의 로컬 유닛으로 대치할 것이다.
도 3은 글로벌 및 로컬 BIST 유닛에 의해 수행될 수 있는 테스트 프로그램의 흐름을 도시하고 있다.
도시된 바와 같이, 우선 계층적인 BIST 프로그램이 로딩된다. 그리고나서 로컬 BIST 프로그램(n)이 수행된다(304). 대응하는 로컬 BIST 보고서(306)와 관련된 오류가 있을 때에는 프로세스는 종료한다(308). 다른 방안으로 n이 N과 같은지 판정하되, 여기서 N은 사용가능한 로컬 BIST 프로그램의 전체 수를 나타낸다. '아니오'라면, n은 1이 증가되어서(312), 단계(304)로 돌아간다. '예'라면, 제 2 레벨 또는 중간 레벨 BIST가 단계(314)에서 수행된다. 물론, 여기서 시스템 BIST는 순차적으로 또는 다른 정해진 순서로 서브시스템으로부터 각각의 BIST를 조회하는 것이 바람직할 것이다. 마지막으로, 바람직하게는 단계(316)에서 글로벌 또는 최상위 레벨 BIST가 수행된다. 최상위 레벨 BIST 보고서(318)와 관련된 오류가 있을 때에는, 프로세스는 종료한다(320). 만약 '통과'라면, 계층적 BIST는 322에서 완료하는 것으로 고려된다. 단계(322)이 프로세스의 성공적인 완료에 대응하지만, 단계(308 및/또는 320)은 복구불가능한 오류의 경우에는 너무 이른 프로세스의 종료를 촉구해서 자동 외부 테스터 또는 연산기로 그 결과가 통보되게 할 수 있거나, 혹은 복구 가능한 오류의 경우에는 다른 테스트 프로그램 또는 자기 복구 프로그램을 가동하게 할 수 있다.
본 발명의 적어도 하나의 바람직한 실시예에 따라서, 테스트 프로그램은 중앙 BIST 컨트롤러에 의해 미리 정해질 수 있거나, 오프 칩 통신 채널을 통해서 외부로부터 로딩될 수 있다. 테스트 시간을 줄이기 위해 서브시스템용 테스트 프로그램이 로컬 BIST 유닛에 의해 실행될 수 있다. 로컬 BIST 유닛이 복구불가능한 오류를 검출했을 때, 이는 온 칩 BIST 간 통신 채널을 통해서 중앙 BIST 컨트롤러에 보고된다. 이후에, 글로벌 레벨에서 대체용으로 마련해 둔 추가 유닛이 없다면, 중앙 BIST 컨트롤러는 테스트를 종료하고, 오프 칩 통신 채널을 통해서 외부 테스터에 신호로서 오류를 알린다. 반면에, 국부적으로 복구가능한 오류가 검출되면, 리던던시의 가동 및 성능 조정과 같은 다수의 테스트 프로그램이 각각의 서브시스템에서 수행될 수 있다. 테스트 효율을 개선하기 위해, 최상위 오류 적용 범위(coverage)를 제공하는 테스트 프로그램이 수행될 것이다. 모든 로컬 BIST 유닛이 그들 각각의 서브시스템 테스트를 성공적으로 수행한 이후에, 중앙 BIST 컨트롤러는 마지막 시스템 테스트를 수행할 것이다.
본 발명의 적어도 하나의 바람직한 실시예에 따라서, 2레벨, 3레벨, 4레벨 또는 4이상의 생각할 수 있는 임의의 수의 레벨로 이루어질 수 있는 BIST 계층을 널리 고려한다는 것이 이해될 것이다. 바람직하게는, 계층에서 하나의 레벨의 BIST와 바로 밑 레벨의 하나 이상의 BIST의 관계에 대해서 유사한 원리가 각각의 경우에 적용된다.
적어도 하나의 바람직한 실시예에 따라서, 본 발명은 중앙 BIST 컨트롤러, 적어도 하나의 로컬 BIST 회로 및 중앙 BIST 컨트롤러와 적어도 하나의 로컬 BIST 회로 사이에 제공된 적어도 하나의 통신 매체를 포함한다. 또한, 중앙 BIST 컨트롤러, 적어도 하나의 로컬 BIST 회로 및 적어도 하나의 통신 매체는 적절한 소프트웨어 프로그램을 수행하는 적어도 하나의 다목적 컴퓨터에서 구현될 수 있다. 이들은 적어도 하나의 집적 회로에서, 또는 적어도 하나의 집적 회로의 일부에서 구현될 수 있다. 따라서, 본 발명이 하드웨어, 소프트웨어 또는 이들의 조합으로 구현될 수 있다는 것을 이해할 것이다.
본 발명의 바람직한 실시예가 첨부된 도면을 참조로 설명되었지만, 본 발명이 이들 간단한 실시예에 한정되는 것이 아니며, 본 발명의 범주를 벗어남없이 다양한 변화 및 수정이 구현될 수 있다는 것을 당업자는 이해할 것이다.

Claims (21)

  1. 시스템 온 칩(system-on-chip)용 계층적인 내장형 자체 테스트(hierarchical built-in self-testing)를 제공하는 장치로서,
    복수의 매크로와 관련된 적어도 하나의 로컬 BIST 회로와,
    상기 적어도 하나의 로컬 BIST 회로를 제어하도록 구성되어 있으며, 계층적 테스트 알고리즘을 수행하는 로직 -상기 로직은 각 매크로 내 및 복수의 매크로 사이의 오류 메커니즘을 판정하도록 구성됨- 을 포함하는 중앙 BIST 컨트롤러와,
    상기 중앙 BIST 컨트롤러와 상기 적어도 하나의 로컬 BIST 회로 사이에 제공된 적어도 하나의 통신 매체를 포함하는
    시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 중앙 BIST 컨트롤러는 각각의 매크로에 대해 하드 코딩된(hard-coded) 테스트 커맨트용 저장부를 포함하는
    시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치.
  4. 제 1 항에 있어서,
    상기 중앙 BIST 컨트롤러는 각각의 매크로에 대해 테스트 커맨드를 프로그래밍하는 적어도 하나의 프로그래밍 가능 매체를 포함하는
    시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치.
  5. 제 1 항에 있어서,
    상기 중앙 BIST 컨트롤러는 각각의 매크로에 대해 테스트 시퀀스를 수행하는 상태 머신을 포함하는
    시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치.
  6. 제 1 항에 있어서,
    상기 중앙 BIST 컨트롤러는 외부 테스트 프로그램을 처리하는 프로세서를 포함하는
    시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치.
  7. 제 1 항에 있어서,
    상기 중앙 BIST 컨트롤러는 후속 외부 분석을 위해서 각각의 매크로로부터 수집되는 데이터를 저장하는 임시 메모리 공간을 포함하는
    시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치.
  8. 제 7 항에 있어서,
    상기 임시 메모리 공간은 DRAM을 포함하는
    시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치.
  9. 시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 방법으로서,
    적어도 하나의 로컬 BIST 회로를 제공하도록 구성되는 중앙 BIST 컨트롤러를 제공하는 단계와,
    적어도 하나의 로컬 BIST 회로를 제공하는 단계와,
    상기 적어도 하나의 로컬 BIST 회로와 관련된 복수의 매크로를 제공하는 단계와,
    상기 중앙 BIST 컨트롤러와 상기 적어도 하나의 로컬 BIST 회로 사이에서 통신하는 단계와,
    각각의 매크로 내 및 복수의 매크로 사이의 오류 메커니즘을 판정하는 단계를 포함하는 계층적 테스트 알고리즘을 수행하는 단계를 포함하는
    시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 방법.
  10. 시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 방법의 각 단계를 수행하기 위해 머신에 의해 실행가능한 인스트럭션의 프로그램을 유형적으로 구현하는, 머신에 의해 판독가능한 프로그램 저장 장치로서,
    상기 시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 방법은
    적어도 하나의 로컬 BIST 회로를 제공하도록 구성되는 중앙 BIST 컨트롤러를 제공하는 단계와,
    적어도 하나의 로컬 BIST 회로를 제공하는 단계와,
    상기 적어도 하나의 로컬 BIST 회로와 관련된 복수의 매크로를 제공하는 단계와,
    상기 중앙 BIST 컨트롤러와 상기 적어도 하나의 로컬 BIST 회로 사이에서 통신하는 단계와,
    각각의 매크로 내 및 복수의 매크로 사이의 오류 메커니즘을 판정하는 단계를 포함하는 계층적 테스트 알고리즘을 수행하는 단계를 포함하는
    프로그램 저장 장치.
  11. 제 1 항에 있어서,
    상기 로직은 하나 이상의 테스트 레벨로 테스트를 수행하도록 되어 있는
    시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치.
  12. 제 11 항에 있어서,
    상기 로직은 적어도 하나의 하위 레벨의 테스트를 수행하기 전에 적어도 하나의 상위 레벨의 테스트를 수행하도록 되어 있는
    시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치.
  13. 제 1 항에 있어서,
    상기 로직은 치명적인 또는 복구불가능한 오류가 검출된 경우에 테스트 과정을 중지시키도록 되어 있는
    시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치.
  14. 제 1 항에 있어서,
    상기 로직은 적어도 하나의 로컬 BIST 회로가 적어도 하나의 매크로의 복구가능 오류를 고치도록 되어 있는
    시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치.
  15. 제 1 항에 있어서,
    상기 로직은 일단 주어진 레벨의 테스트가 완료되면, 서로 다른 계층적 레벨의 테스트를 개시시키도록 되어 있는
    시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치.
  16. 제 1 항에 있어서,
    상기 중앙 BIST 컨트롤러는 후속 외부 분석을 위해 각각의 매크로로부터 수집되는 데이터를 저장하는 임시 메모리 스페이스를 포함하고,
    상기 로직은 상기 중앙 BIST 컨트롤러에 데이터를 전송하고, 상기 적어도 하나의 로컬 BIST 회로가 마지막 레벨의 테스트를 완료한 이후에 상기 임시 메모리 스페이스 내에 데이터를 저장하도록 되어 있는
    시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치.
  17. 제 1 항에 있어서,
    상기 로직은 상기 적어도 하나의 로컬 BIST 회로가 모든 매크로에 대해서 마지막 레벨의 테스트를 완료한 이후에 테스트 완료를 신호로 알리도록 되어 있는
    시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치.
  18. 제 1 항에 있어서,
    상기 적어도 하나의 통신 매체는
    커맨드 및 데이터 비트와,
    상기 커맨드 및 데이터 비트를 적어도 하나의 특정 매크로로 전송하는 어드레스 비트를 포함하는
    시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치.
  19. 제 1 항에 있어서,
    테스트 커맨드를 프로그래밍하기 위해 상기 중앙 BIST 컨트롤러로 전송가능한 적어도 하나의 미리 정해진 테스트 프로그램을 더 포함하는
    시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치.
  20. 제 1 항에 있어서,
    상기 중앙 BIST 컨트롤러는 DSP 프로세서를 포함하는
    시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치.
  21. 제 1 항에 있어서,
    복구 목적으로 제공되는 적어도 하나의 여분의 로컬 회로를 더 포함하는
    시스템 온 칩용 계층적인 내장형 자체 테스트를 제공하는 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9047419B2 (en) 2010-05-17 2015-06-02 Samsung Electronics Co., Ltd. System on chip and operating method thereof

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6931606B1 (en) * 2001-10-15 2005-08-16 Lsi Logic Corporation Automatic method and system for instantiating built-in-test (BIST) modules in ASIC memory designs
US7222261B2 (en) * 2002-06-19 2007-05-22 Teradyne, Inc. Automatic test equipment for design-for-test (DFT) and built-in-self-test circuitry
US20040006729A1 (en) * 2002-07-03 2004-01-08 Pendurkar Rajesh Y. Hierarchical test methodology for multi-core chips
US20040049724A1 (en) * 2002-07-22 2004-03-11 Colin Bill Built-in-self-test (BIST) of flash memory cells and implementation of BIST interface
US7673193B1 (en) * 2005-08-18 2010-03-02 Rambus Inc. Processor-memory unit for use in system-in-package and system-in-module devices
US7005873B2 (en) * 2002-12-31 2006-02-28 Agere Systems Inc. Built-in self-test hierarchy for an integrated circuit
US7249302B2 (en) * 2003-08-01 2007-07-24 Intermec Ip Corp. Integrated test-on-chip system and method and apparatus for manufacturing and operating same
US7395474B2 (en) * 2003-08-01 2008-07-01 Intermec Ip Corp. Lab-on-chip system and method and apparatus for manufacturing and operating same
US7526508B2 (en) * 2003-09-04 2009-04-28 Oracle International Corporation Self-managing database architecture
US6922649B2 (en) * 2003-11-25 2005-07-26 International Business Machines Corporation Multiple on-chip test runs and repairs for memories
KR100594257B1 (ko) * 2004-02-26 2006-06-30 삼성전자주식회사 내장형 셀프 테스트 회로를 가지는 ｓｏｃ 및 그 셀프테스트 방법
JP2005266861A (ja) * 2004-03-16 2005-09-29 Nec Electronics Corp マイクロコンピュータ及びそのテスト方法
EP1585139A1 (en) * 2004-04-08 2005-10-12 STMicroelectronics Pvt. Ltd An on-chip and at-speed tester for testing and characterization of different types of memories
JP4044075B2 (ja) * 2004-06-14 2008-02-06 株式会社東芝 半導体集積回路の試験回路及び試験方法
US7360134B1 (en) * 2004-09-21 2008-04-15 Sun Microsystems, Inc. Centralized BIST engine for testing on-chip memory structures
US7370292B2 (en) * 2004-12-14 2008-05-06 International Business Machines Corporation Method for incremental design reduction via iterative overapproximation and re-encoding strategies
KR100638476B1 (ko) * 2004-12-22 2006-10-26 삼성전자주식회사 버추얼 플랫폼 기반의 시스템 온 칩 개발 환경 및 개발 방법
US7284167B2 (en) * 2005-01-24 2007-10-16 Spansion Llc Automated tests for built-in self test
US7240255B2 (en) * 2005-03-22 2007-07-03 Cisco Technology, Inc. Area efficient BIST system for memories
TW200704668A (en) 2005-06-10 2007-02-01 Sumitomo Chemical Co Aromatic polymer
US7657807B1 (en) * 2005-06-27 2010-02-02 Sun Microsystems, Inc. Integrated circuit with embedded test functionality
CN100367041C (zh) * 2005-06-30 2008-02-06 复旦大学 可避免热点并可均匀分布热量的系统级芯片测试方法
US20070168809A1 (en) * 2005-08-09 2007-07-19 Naoki Kiryu Systems and methods for LBIST testing using commonly controlled LBIST satellites
US7861106B2 (en) * 2005-08-19 2010-12-28 A. Avizienis And Associates, Inc. Hierarchical configurations in error-correcting computer systems
KR100727975B1 (ko) 2005-09-10 2007-06-14 삼성전자주식회사 시스템 온 칩의 고장 진단 장치 및 방법과 고장 진단이가능한 시스템 온 칩
US7308656B1 (en) * 2005-10-04 2007-12-11 Xilinx, Inc. Method and apparatus for generating a boundary scan description and model
US7930595B2 (en) * 2006-06-22 2011-04-19 International Business Machines Corporation Method and apparatus for analyzing error conditions in a massively parallel computer system by identifying anomalous nodes within a communicator set
US20080016421A1 (en) * 2006-07-13 2008-01-17 International Business Machines Corporation Method and apparatus for providing programmable control of built-in self test
US20080126001A1 (en) * 2006-09-01 2008-05-29 Murray David W Equipment testing system and method having scaleable test line limits
US8499208B2 (en) * 2006-10-27 2013-07-30 Qualcomm Incorporated Method and apparatus for scheduling BIST routines
US7822567B2 (en) * 2007-06-29 2010-10-26 Advanced Micro Devices, Inc. Method and apparatus for implementing scaled device tests
CN101398457B (zh) * 2007-09-25 2011-06-15 奇景光电股份有限公司 晶片、其测试系统、其测试方法及其测试治具
US8990811B2 (en) 2007-10-19 2015-03-24 Oracle International Corporation Future-based performance baselines
US7856577B2 (en) * 2007-11-21 2010-12-21 Lsi Corporation Command language for memory testing
US7882406B2 (en) 2008-05-09 2011-02-01 Lsi Corporation Built in test controller with a downloadable testing program
US8059547B2 (en) * 2008-12-08 2011-11-15 Advantest Corporation Test apparatus and test method
US7941713B2 (en) * 2008-08-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Programmable self-test for random access memories
CN101751317B (zh) * 2008-12-12 2013-11-20 上海芯豪微电子有限公司 多运算单元/多核/众核系统的自测试自修复机制与结构
US8533544B2 (en) 2009-03-31 2013-09-10 Freescale Semiconductor, Inc. System for tree sequence testing of a device and method for tree sequence testing of a device in a test framework architecture
CN102231286B (zh) * 2009-10-08 2014-03-26 鸿富锦精密工业（深圳）有限公司 动态随机存取存储器的测试方法
US8381052B2 (en) * 2009-11-10 2013-02-19 International Business Machines Corporation Circuit and method for efficient memory repair
US9037928B2 (en) 2012-01-01 2015-05-19 Mosys, Inc. Memory device with background built-in self-testing and background built-in self-repair
US8169321B2 (en) * 2010-01-29 2012-05-01 International Business Machines Corporation Radio frequency-enabled electromigration fuse
US20120065919A1 (en) * 2010-09-14 2012-03-15 Lsi Corporation Built-in self-test circuit-based radiation sensor, radiation sensing method and integrated circuit incorporating the same
CN102402430B (zh) * 2010-09-14 2016-03-09 无锡中感微电子股份有限公司 一种利用脚本生成随机测试例方法和系统
US8683265B2 (en) * 2010-12-09 2014-03-25 Advanced Micro Devices, Inc. Debug state machine cross triggering
US8873320B2 (en) * 2011-08-17 2014-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. DRAM repair architecture for wide I/O DRAM based 2.5D/3D system chips
CN104459522B (zh) * 2013-09-17 2018-01-23 比亚迪股份有限公司 芯片自测方法及系统
KR20170066082A (ko) 2015-12-04 2017-06-14 삼성전자주식회사 Bist 회로, 이를 포함하는 메모리 장치 및 이의 동작방법
US10078544B2 (en) * 2015-12-19 2018-09-18 Intel Corporation Apparatus and method for an on-chip reliability controller
CN105738800B (zh) * 2016-01-30 2018-09-04 大连理工大学 基于单双跳变的低功耗确定性bist及种子压缩方法
DE102016114795A1 (de) * 2016-08-10 2018-02-15 Infineon Technologies Ag Testen von nichtflüchtigem Speicher
US10387231B2 (en) * 2016-08-26 2019-08-20 Microsoft Technology Licensing, Llc Distributed system resiliency assessment using faults
CN106973409B (zh) * 2017-03-28 2021-01-26 努比亚技术有限公司 一种天线调谐参数调试的系统及方法
US10467126B2 (en) * 2017-03-31 2019-11-05 Microsoft Technology Licensing, Llc Scenarios based fault injection
US11036595B2 (en) * 2017-10-11 2021-06-15 Electronics And Telecommunications Research Institute Semiconductor system including fault manager
US10359469B2 (en) 2017-12-12 2019-07-23 Nxp Usa, Inc. Non-intrusive on-chip analog test/trim/calibrate subsystem
US11408934B2 (en) * 2017-12-22 2022-08-09 Nvidia Corporation In system test of chips in functional systems
US11294749B2 (en) * 2017-12-30 2022-04-05 Intel Corporation Techniques to collect crash data for a computing system
US10685730B1 (en) 2018-03-20 2020-06-16 Seagate Technology Llc Circuit including efficient clocking for testing memory interface
KR102553267B1 (ko) 2018-05-17 2023-07-07 삼성전자 주식회사 멀티-채널 패키지, 및 그 패키지를 테스트하는 테스트 장치 및 테스트 방법
US10816595B2 (en) 2018-10-19 2020-10-27 Nxp Usa, Inc. Self-test apparatuses having distributed self-test controller circuits and controller circuitry to control self-test execution based on self-test properties and method thereof
KR102131230B1 (ko) 2018-11-26 2020-07-08 현대오트론 주식회사 파워트레인 제어기의 램 에러 감지 로직의 자가진단 방법 및 장치
CN109857609B (zh) * 2019-01-24 2022-07-19 上海磐启微电子有限公司 一种基于RAM交互的软硬件协同SoC验证方法
KR20210010761A (ko) * 2019-07-19 2021-01-28 삼성전자주식회사 시스템 온 칩 및 그 동작 방법
US11513153B2 (en) 2021-04-19 2022-11-29 Nxp Usa, Inc. System and method for facilitating built-in self-test of system-on-chips
CN116718902B (zh) * 2023-08-11 2023-10-20 中诚华隆计算机技术有限公司 一种基于Chiplet的芯片内置自测试方法和系统

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5862152A (en) * 1995-11-13 1999-01-19 Motorola, Inc. Hierarchically managed boundary-scan testable module and method
US5983009A (en) * 1996-10-03 1999-11-09 Credence Systems Corporation Automatic generation of user definable memory BIST circuitry
US6044481A (en) 1997-05-09 2000-03-28 Artisan Components, Inc. Programmable universal test interface for testing memories with different test methodologies
US6008821A (en) * 1997-10-10 1999-12-28 International Business Machines Corporation Embedded frame buffer system and synchronization method
US5995731A (en) * 1997-12-29 1999-11-30 Motorola, Inc. Multiple BIST controllers for testing multiple embedded memory arrays
US6408413B1 (en) * 1998-02-18 2002-06-18 Texas Instruments Incorporated Hierarchical access of test access ports in embedded core integrated circuits
US6249893B1 (en) * 1998-10-30 2001-06-19 Advantest Corp. Method and structure for testing embedded cores based system-on-a-chip
US6505317B1 (en) * 2000-03-24 2003-01-07 Sun Microsystems, Inc. System and method for testing signal interconnections using built-in self test

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9047419B2 (en) 2010-05-17 2015-06-02 Samsung Electronics Co., Ltd. System on chip and operating method thereof

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