JP2005266861A

JP2005266861A - マイクロコンピュータ及びそのテスト方法

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Publication number: JP2005266861A
Application number: JP2004073875A
Authority: JP
Inventors: Kazufumi Totsuka; 和史戸塚
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-03-16
Filing date: 2004-03-16
Publication date: 2005-09-29
Also published as: US20050210348A1

Abstract

【課題】メモリ部及びロジック部をテスト可能なマイコンを小規模化し、かつテストにおける無駄な時間を解消し、テスト時間を短縮する。
【解決手段】フラッシュメモリ（メモリ部）１１０と、ＣＰＵ（ロジック部）１２０と、少なくともロジック部をテストするためのテストプログラムを格納したテストＲＯＭ１３０と、メモリ部とロジック部の少なくとも一方のテスト結果をフラグとして格納可能な記録手段１５０，１１２とを備える。メモリ部とロジック部とを同時にテストすることでテスト時間を短縮する。テスト結果のフラグを格納して確認できるようにし、不良であることを確認したときには他方のテストを中止することで、テストにおける無駄な時間を解消する。
【選択図】図１

Description

本発明はフラッシュメモリ等のメモリ部と論理演算を行うＣＰＵ等のロジック部とを備えるマイクロコンピュータ（以下、マイコンと称する）に関し、特にメモリ部のテストとロジック部のテストを短時間に行うことが可能なマイコンに関するものである。

電気的な書き換え可能な不揮発性メモリであるフラッシュメモリ等のメモリ部を内蔵するマイコンをテストする際には、メモリ部と論理演算を行うＣＰＵ等のロジック部のいずれか一方についてのテストを先に行い、そのテストで良品が確認されたものについて他方についてテストを行っている。メモリ部とロジック部のいずれのテストを先に行うかは一義的に決められてはいないが、メモリ部とロジック部の不良発生率を比較した場合には構成素子数の多いメモリ部の方が高いため、一般には先にメモリ部のテストを行い、メモリ部に不良が生じていない場合にロジック部のテストを行っている。そのため、トータルのテスト時間はメモリ部のテスト時間とロジック部のテスト時間を加えた時間となり、テスト時間が長時間になるという問題が生じている。また、メモリ部のテストに要する時間はロジック部のテストに要する時間に比較して格段に長いため、メモリ部のテストが終了した後にロジック部のテストで不良となった場合には、先に行ったメモリ部のテストが無駄になってしまうという問題もある。

このようにテスト時間が長くなるという問題に対し、特許文献１の技術では、メモリ部のテストを行っているときの空き時間を利用して、ロジック部をテストする技術が提案されている。特許文献１の技術は、図５に概略構成を示すように、マイコン１００Ｂのメモリ部（フラッシュメモリ）１１０とロジック部（ＣＰＵ）１２０を切替回路１９０を介して外部のテスト装置２００に接続しており、この切替回路１９０によりフラッシュメモリ１１０とＣＰＵ１２０とを選択的に切り替えて接続し、フラッシュメモリにメモリテストパターンをパターン入力期間に入力した後、これを内部でラッチし、パターン入力期間後のプログラム期間にメモリテストパターンをメモリ部に書き込む構成がとられており、このプログラム期間はマイコンの各回路がいわゆる空きの時間となる。そこで、このプログラム期間にロジック部にロジックテストパターンを入力してロジック部のテストを行うことで、全体のテスト時間を短縮するというものである。
特開２００３−３４６４９９号公報

特許文献１の技術では、テスト装置２００からメモリテストパターンとロジックテストパターンを経時的に切り替えてマイコン１００Ｂに入力するために、入力を切り替えるための切替回路１９０が必須である。この切替回路１９０はテストパターンを入力するのに必要な端子の数だけ必要とされるため、マイコンの構成が大規模になるという問題がある。特に、前述したようにメモリ部のテストはテスト時間が長くかかるため、１つのテスト装置に対してできるだけ多くのマイコンを接続することが好ましいが、テスト装置に装備される端子の数には限りがあるため、テスト装置に接続するマイコンの端子の数を極力少ないものに制限せざるを得ない。したがって、フラッシュメモリのテストに必要な端子をテスト装置に接続すると、それだけで１つのマイコンに割り当てられた端子が使われてしまい、その結果マイコンに設けられている多数の端子の多くはテスト装置に接続されない状態となり、当該多数の端子を使用して行うマイコン内のロジック部の十分なテストを実施することが難しいという問題が生じる。ロジック部のテストを可能にすると、テスト装置が１つのマイコンに接続するための端子数が増えてしまい、並列にテストするマイコンの数が低減して効率が悪いものになる。

また、特許文献１の技術では、メモリ部及びロジック部を連続した一連の工程としてテストを実行しているため、メモリ部あるいはロジック部のいずれか一方のテストにおいて不良となった場合でも、一連のテストは継続して行われてしまうため、結果として当該テスト時間が無駄になるという問題を解消することは困難である。

本発明の目的は、多数の切替回路を不要にして小規模に構成することを実現し、かつテストにおける無駄な時間を解消したマイコン及びそのテスト方法を提供するものである。

本発明のマイコンは、フラッシュメモリ等のメモリ部と、ＣＰＵ等のロジック部と、少なくともロジック部をテストするためのテストプログラムを格納したテストＲＯＭと、メモリ部とロジック部の少なくとも一方のテスト結果をフラグとして格納可能な記録手段とを備えることを特徴とする。また、記録手段に格納したフラグを少なくとも一方のテストの終了後に確認する手段を備える。さらに、フラグを確認した結果に基づいて継続している他方のテストを中止する手段を備える。

本発明のテスト方法は、フラッシュメモリ等のメモリ部と、ＣＰＵ等のロジック部とを備えるマイクロコンピュータのテスト方法であって、メモリ部をテストするのと同時にマイクロコンピュータ内に備えられたテストＲＯＭに格納されたテストプログラムに基づいてロジック部をテストし、メモリ部またはロジック部のうち少なくとも一方のテスト結果のフラグを記録手段に格納し、当該フラグによりテスト不良を確認した時点で他方のテストを中止することを特徴とする。

例えば、ロジック部のテスト結果のフラグを記録手段に格納し、当該フラグによりロジック部の不良を確認した時点でメモリ部のテストを中止する。ここで、メモリ部のテストの中止をメモリ部の制御マクロの制御により行う。あるいは、メモリ部のテストの中止をロジック部の制御により行う。

本発明によれば、メモリ部とロジック部とを同時にテストすることで、テスト時間を短縮することができるとともに、多数の切替回路を不要にして小規模に構成することを実現する。また、マイコン内のテストＲＯＭに基づいてテストを行うことにより、テスト装置に接続すべき端子数を減らすことができるので、１つのテスト装置に接続可能なマイコンの数が増加でき、テスト効率を向上することが可能になる。さらに、一方のテスト結果のフラグを格納して確認できるようにし、テスト結果が不良であることを確認したときには他方のテストを中止することで、テストにおける無駄な時間を解消し、テスト時間の短縮を実現する。

本発明のマイコンの好ましい形態としては、記録手段に格納したフラグを確認する手段をロジック部およびメモリ部を制御する制御マクロで構成する。また、記録手段はテストＲＯＭに格納されているテストプログラムを展開可能なＲＡＭで構成する。あるいは、記録手段はメモリ部に備えられている内蔵レジスタで構成する。

次に、本発明の実施例１について図面を参照して説明する。図１は本発明にかかるフラッシュメモリ内蔵マイクロコンピュータ（マイコンと称する）の主要部のブロック回路図である。同図において、マイコン１００は内蔵レジスタ１１２を備えた制御マクロ１１１を有するフラッシュメモリ１１０と、前記フラッシュメモリ１１０の制御マクロ１１１を制御してフラッシュメモリ１１０におけるデータの書き込み・読み出し動作を始めとして所定の動作を実行させるＣＰＵ１２０とを備えており、これらフラッシュメモリ１１０とＣＰＵ１２０とが本発明においてテストの対象となるメモリ部とロジック部となる。前記フラッシュメモリ１１０には外部のテスト装置２００に接続されるテスト入力端子ＴＩＮとテスト出力端子ＴＯＵＴが専用テストバスＢＴにより接続されており、テスト入力端子ＴＩＮから入力されたテスト装置２００からのテストパターンが制御マクロ１１１での制御によってフラッシュメモリ１１０に書き込まれ、かつ書き込まれたテストパターンがテスト出力端子ＴＯＵＴから前記テスト装置２００に読み出されるようになっている。テスト装置２００はこの読み出したテストパターンに基づいてフラッシュメモリ１１０のテストを実行する。一方、前記ＣＰＵ１２０はレジスタ設定バスＢＲにより前記フラッシュメモリ１１０に接続されており、前記制御マクロ１１１の内蔵レジスタ１１２に対する制御が可能とされている。

また、前記マイコン１００は、ＣＰＵ１２０のテストを実行するためのテストプログラムが圧縮コードとして格納されているテストＲＯＭ１３０と、格納されているテストプログラムをデコードするためのテストプログラムデコード回路１４０を備えており、解凍されたテストプログラムあるいはデコードされたテストプログラムを前記ＣＰＵ１２０がフェッチし、当該テストプログラムに基づいてＣＰＵ自身のテスト動作を実行することができるようになっている。また、前記ＣＰＵ１１０はアドレスバスＢＡ及びデータバスＢＤを通してアクセス可能なＲＡＭ１５０を備えており、このＲＡＭ１５０には前記テストＲＯＭ１３０に格納されているテストプログラムを展開し、あるいは前記ＣＰＵ１２０から出力されるテスト結果のフラグを格納することが可能とされている。

さらに、前記マイコン１００は、前記テストＲＯＭ１３０からの情報と前記テストプログラムデコード回路１４０の情報を選択する第１セレクタ１６０と、前記第１セレクタ１６０の出力と前記フラッシュメモリ１１０からの情報とを選択する第２セレクタ１７０が設けられ、第２セレクタ１７０で選択した情報を前記ＣＰＵ１２０に取り込むことができるようになっている。その上で、テストモード端子ＴＭから入力されるテストモード信号ＳＭをデコードして内部テストモード信号ＳＭＩにするテストモードデコード回路１８０が設けられており、前記したフラッシュメモリ１１０の制御マクロ１１１と、ＣＰＵ１２０と、テストＲＯＭ１３０と、第１及び第２のセレクタ１６０，１７０はそれぞれ前記内部テストモード信号によって制御され、あるいは切替動作されるように構成されている。

以上の実施例１のマイコンにおけるテスト動作を図２のフローチャートを参照して説明する。テストモード端子ＴＭにテストモード信号ＳＭが入力されると、テストプログラムデコード回路１８０はテストモードに対応した内部テストモード信号ＳＭＩを生成し、フラッシュメモリ１１０、ＣＰＵ１２０、テストＲＯＭ１３０に出力すると同時に第１及び第２のセレクタ１６０，１７０に出力する。フラッシュメモリ１１０では、内部テストモード信号ＳＭＩを受けて、テスト入力端子ＴＩＮを通して外部のテスト装置２００からのテストパターンを入力する。フラッシュメモリ１１０は制御マクロ１１１において内部テストモード信号ＳＭＩに含まれるテスト制御プログラムに基づいてテストパターンをフラッシュメモリ１１０に書き込む。また、制御マクロ１１１は書き込んだテストパターンを読み出し、テスト出力端子ＴＯＵＴから外部のテスト装置２００に出力する。これにより、フラッシュメモリ１１０のテストが開始される（Ｓ１０１）。

一方、前述したフラッシュメモリ１１０のテストの開始と同時に、ＣＰＵ１２０は内部テストモード信号ＳＭＩによりテスト動作を開始する。このとき、内部テストモード信号ＳＭＩにより第１セレクタ１６０はテストプログラムデコード回路１４０の出力を選択し、第２セレクタ１７０は第１セレクタ１６０の出力を選択するものとする。テストプログラムデコード回路１４０はテストＲＯＭ１３０に格納されているテストプログラムをデコードし、ＣＰＵ１２０はデコードされたテストプログラムをフェッチし、当該テストプログラムに従った動作によるテストを開始する。このとき、テストＲＯＭ１３０に格納されている圧縮したテストプログラムは解凍され、かつデコードされているので、テストＲＯＭ１３０の容量が限られている場合でも広範囲のテストを実施することができる。また、テストＲＯＭ１３０にテストプログラムを圧縮せずに格納している場合には、ＣＰＵ１２０は第１セレクタ１４０によりテストＲＯＭ１３０のテストプログラムを直接選択し、このテストプログラムをＲＡＭ１５０に展開した上で、これをフェッチすることで同様に広範囲のテストを実施することができる（Ｓ１０２）。

本テストにおいて、フラッシュメモリ１１０のテストが継続していても、先にＣＰＵ１２０のテストが終了する（Ｓ１０３）。ＣＰＵ１２０のテスト結果としてのパス（良品）あるいはフェイル（不良）をフラグとしてＲＡＭ１５０に格納する。あるいは、これらのフラグをＣＰＵ１２０からフラッシュメモリ１１０に送り、制御マクロ１１１内の空いているレジスタ１１２に格納する。そして、未だに行われているフラッシュメモリ１１０のテストの途中においても制御マクロ１１１は常時レジスタ１１２に格納されるフラグを監視しており、あるいはＲＡＭ１５０に格納されたフラグをＣＰＵ１２０を通して監視している（Ｓ１０４）。当該フラグによりフェイルが確認された場合には、当該フラッシュメモリ１１０のテストを直ちに中止し（Ｓ１０５）、当該マイコン１００を不良と判定する（Ｓ１０９）。フラッシュメモリ１１０のテストの途中でＣＰＵ１２０のテストが完了してパスの結果が確認できたときには、その後も続いてフラッシュメモリ１１０のテストを終了するまで継続する（Ｓ１０６）。そして、テストが終了した後に、フラッシュメモリ１１０のテストの結果から当該フラッシュメモリ１１０がパスかフェイルかを判定し（Ｓ１０７）、パスまたはフェイルのフラグを内蔵レジスタ１１２またはＲＡＭ１５０に格納する。その後、ＣＰＵ１２０は内蔵レジスタ１１２またはＲＡＭ１５０に格納されているフラグを確認し、パスの場合には当該マイコン１００を良品と判定し（Ｓ１０８）、フェイルの場合には不良と判定する（Ｓ１０９）。

このようにすることで、メモリ部としてのフラッシュメモリ１１０のテストと、ロジック部としてのＣＰＵ１２０のテストとを同時に実行できる。ここで、フラッシュメモリ１１０のテストでは所要のメモリセル単位でテストを繰り返し行って全メモリセルに対してテストを実施するために、テスト時間はＣＰＵ１２０のテスト時間よりも長くかかる。そのため本テストにおけるトータルのテスト時間は最大でもテスト時間の長いフラッシュメモリ１１０のテスト時間に抑えることができ、テスト時間を短縮することが可能になる。また、無駄なテスト時間が省略できることも言うまでもない。

したがって、実施例１のマイコンでは、特許文献１のように、外部から入力されるメモリテストパターンとロジックテストパターンを経時的に切り替えるための切替回路が不要であり、マイコンの構成を簡略化して小規模化を図ることが可能になる。また、マイコン内のテストＲＯＭに基づいてテストを行うことにより、テスト装置に接続すべき端子数を減らすことができるので、１つのテスト装置に必要とされる端子数を増やす必要はなく、また当該テスト装置に接続して並列テストすることが可能なマイコンの数が増加でき、テスト効率を向上することが可能になる。

図３は実施例２のマイコン１００Ａのブロック図であり、前記実施例１と同一部分には同一符号を付してある。同図において、メモリ部としての内蔵レジスタ１１２を備えた制御マクロ１１１を有するフラッシュメモリ１１０と、前記フラッシュメモリ１１０の制御マクロ１１１を制御してフラッシュメモリ１１０におけるデータの書き込み・読み出し動作を始めとして所定の動作を実行させるロジック部としてのＣＰＵ１２０とを備えている。実施例２では、前記ＣＰＵ１２０には外部のテスト装置に接続されるテスト入力端子ＴＩＮとテスト出力端子ＴＯＵＴが専用テストバスＢＴにより接続されており、外部のテスト装置２００との間でテスト信号を入出力することが可能にされている。また、前記ＣＰＵ１２０は双方向のレジスタ設定用バスＢＲにより前記フラッシュメモリ１１０に接続されており、前記フラッシュメモリ１１０の制御マクロ１１１を制御するとともに、内蔵レジスタ１１２に格納された情報を読み出すことが可能にされている。その一方で、実施例２では、フラッシュメモリ１１０は外部のテスト装置２００には直接的に接続しない構成となっている。

また、実施例１と同様に、前記マイコン１００Ａは、少なくともＣＰＵ１２０のテストを実行するためのテストプログラムが圧縮コードとして格納されているテストＲＯＭ１３０と、格納されているテストプログラムをデコードするためのテストプログラムデコード回路１４０を備えており、解凍されたテストプログラムあるいはデコードされたテストプログラムを前記ＣＰＵ１２０がフェッチし、当該テストプログラムに基づいたテスト動作を実行することができるようになっている。また、前記ＣＰＵ１２０がアドレスバスＢＡ及びデータバスＢＤを通してアクセス可能なＲＡＭ１５０を備えており、このＲＡＭ１５０には前記テストＲＯＭ１３０に格納されているテストプログラムを展開し、あるいは前記ＣＰＵ１２０からテスト結果のフラグを格納することが可能とされている。

さらに、前記テストＲＯＭ１３０の情報と前記テストプログラムデコード回路１４０の情報を選択する第１セレクタ１６０と、前記第１セレクタ１６０の出力と前記フラッシュメモリ１１０の情報とを選択する第２セレクタ１７０が設けられ、第２セレクタ１７０で選択した情報を前記ＣＰＵ１２０に取り込むことができるようになっている。その上で、テストモード端子ＴＭから入力されるテストモード信号ＳＭをデコードして内部テストモード信号ＳＭＩにするテストモードデコード回路１８０が設けられており、前記したフラッシュメモリ１１０の制御マクロ１１１と、ＣＰＵ１２０と、テストＲＯＭ１３０と、第１及び第２のセレクタ１６０，１７０はそれぞれ前記内部テストモード信号ＳＭＩによって制御され、あるいは切替動作されるように構成されている。

以上の実施例２のマイコンにおけるテスト動作を図４のフローチャートを参照して説明する。テストモード端子ＴＭにテストモード信号が入力されると、テストプログラムデコード回路１８０はテストモードに対応した内部テストモード信号ＳＭＩを生成し、フラッシュメモリ１１０、ＣＰＵ１２０、テストＲＯＭ１３０に出力すると同時に第１及び第２のセレクタ１６０，１７０に出力する。このとき、内部テストモード信号ＳＭＩにより第１セレクタ１６０はテストプログラムデコード回路１４０の出力を選択し、第２セレクタ１７０は第１セレクタ１６０の出力を選択する。テストプログラムデコード回路１４０はテストＲＯＭに格納されているテストプログラムをデコードする。このとき、テストＲＯＭ１３０に格納されている圧縮したテストプログラムは解凍され、かつデコードされるので、テストＲＯＭ１３０の容量が限られている場合でも広範囲のテストを実施することができる。

また、ＣＰＵ１２０は第１セレクタ１６０によりテストＲＯＭ１３０のテストプログラムを選択する。あるいはデコードされたテストプログラムを選択し、さらにはこのテストプログラムをＲＡＭ１５０に展開した上で、当該テストプログラムこれをフェッチする。そして、フェッチしたテストプログラムに基づいてＣＰＵ１２０のテストを実行する（Ｓ２０１）。これと同時に、ＣＰＵ１２０はテスト入力端子ＴＩＮを通してテスト装置２００から所要のテストパターンをフラッシュメモリ１１０の制御マクロ１１１に送り、この制御マクロ１１１を制御することでフラッシュメモリ１１０のテストを開始する（Ｓ２０２）。

そして、メモリのテストが継続中でも先にＣＰＵ１２０のテストが終了すると（Ｓ２０３）、ＣＰＵ１２０がパスかフェイルかを判定し、パスまたはフェイルのフラグをＲＡＭ１５０または内蔵レジスタ１１２に格納する。ＣＰＵ１２０は自身のテストがフェイルの場合にはフラッシュメモリ１１０の制御マクロ１１１を制御してフラッシュメモリ１１０のテストを中止する（Ｓ２０５）。ＣＰＵ１２０がパスの場合には、フラッシュメモリ１１０のテストを継続し、終了した後に（Ｓ２０６）、制御マクロ１１１はテスト結果のパスまたはフェイルのフラグを内蔵レジスタ１１２またはＣＰＵ１２０を経由してＲＡＭ１５０に格納する。その後、ＣＰＵ１２０は内蔵レジスタ１１２またはＲＡＭ１５０に格納されているフラグを確認し、フラッシュメモリ１１０がパスまたはフェイルであることを確認し、パスの場合にはマイコン１００Ａを良品とし（Ｓ２０８）、フェイルの場合には不良と判定する（Ｓ２０９）。

このようにすることで、実施例１と同様に、メモリ部としてのフラッシュメモリ１１０のテストと、ロジック部としてのＣＰＵ１２０のテストとを同時に実行できる。フラッシュメモリ１１０のテストでは所要のメモリセル単位でテストを繰り返し行って全メモリセルに対してテストを実施するために、テスト時間はＣＰＵ１２０のテスト時間よりも長くかかるため本テストにおけるトータルのテスト時間は最大でもテスト時間の長いフラッシュメモリ１１０のテスト時間に抑えることができ、テスト時間を短縮することが可能になる。また、無駄なテスト時間が省略できることも言うまでもない。

したがって、実施例２のマイコン１００Ａにおいても、特許文献１のように、外部から入力されるメモリテストパターンとロジックテストパターンを経時的に切り替えるための切替回路が不要であり、マイコンの構成を簡略化して小規模化を図ることが可能になる。また、実施例２ではＣＰＵ１２０が主導的に動作してテストを実行し、かつフラグの確認によるテストの制御を行うので、テストに際してのテスト装置２００側の負担を軽減することも可能である。また、これによりメモリ部をテストするために多数の端子を配設する必要もない。

ここで、前記実施例１，２ではＣＰＵまたはフラッシュメモリのテストの結果のパスまたはフェイルのフラグを内蔵レジスタやＲＡＭに格納しておき、これをＣＰＵにおいて確認し、あるいは制御マクロで確認しているが、テストの完了後に外部のテスト装置からフラグを確認してＣＰＵやフラッシュメモリのパスまたはフェイルを確認することも可能である。

実施例１のマイコンのブロック図である。実施例１のテスト動作を説明するためのフローチャートである。実施例２のマイコンのブロック図である。実施例２のテスト動作を説明するためのフローチャートである。特許文献１の技術を説明するための概念的なブロック図である。

符号の説明

１００，１００Ａマイコン（マイクロコンピュータ）
１１０フラッシュメモリ
１１１制御マクロ
１１２内蔵レジスタ
１２０ＣＰＵ
１３０テストＲＯＭ
１４０テストプログラムデコード回路
１５０ＲＡＭ
１６０第１セレクタ
１７０第２セレクタ
１８０テストモードデコード回路
２００外部のテスト装置

Claims

フラッシュメモリ等のメモリ部と、ＣＰＵ等のロジック部と、少なくとも前記ロジック部をテストするためのテストプログラムを格納したテストＲＯＭと、前記メモリ部とロジック部の少なくとも一方のテスト結果をフラグとして格納可能な記録手段とを備えることを特徴とするマイクロコンピュータ。
前記記録手段に格納したフラグを少なくとも一方のテストの終了後に確認する手段を備えることを特徴とする請求項１に記載のマイクロコンピュータ。
前記フラグを確認した結果に基づいて継続しているテストを中止する手段を備えることを特徴とする請求項２に記載のマイクロコンピュータ。
前記フラグを確認する手段は前記ロジック部および前記メモリ部を制御する制御マクロであることを特徴とする請求項１または２に記載のマイクロコンピュータ。
前記記録手段は前記テストＲＯＭに格納されているテストプログラムを展開可能なＲＡＭで構成されていることを特徴とする請求項１ないし４のいずれかに記載のマイクロコンピュータ。
前記記録手段は前記メモリ部に備えられている内蔵レジスタで構成されていることを特徴とする請求項１ないし５のいずれかに記載のマイクロコンピュータ。
フラッシュメモリ等のメモリ部と、ＣＰＵ等のロジック部とを備えるマイクロコンピュータのテスト方法であって、前記メモリ部をテストするのと同時にマイクロコンピュータ内に備えられたテストＲＯＭに格納されたテストプログラムに基づいて前記ロジック部をテストし、メモリ部またはロジック部のうち一方のテスト結果のフラグを記録手段に格納し、当該フラグによりテスト不良を確認した時点で他方のテストを中止することを特徴とするマイクロコンピュータのテスト方法。
ロジック部のテスト結果のフラグを記録手段に格納し、当該フラグによりロジック部の不良を確認した時点で前記メモリ部のテストを中止することを特徴とする請求項７に記載のマイクロコンピュータのテスト方法。
メモリ部のテストの中止をメモリ部の制御マクロの制御により行うことを特徴とする請求項８に記載のマイクロコンピュータのテスト方法。
メモリ部のテストの中止をロジック部の制御により行うことを特徴とする請求項８に記載のマイクロコンピュータのテスト方法。
前記ロジック部は、前記テストＲＯＭに格納されているテストプログラムを直接フェッチし、あるいはＲＡＭに展開されたテストプログラムをフェッチしてテストを実行することを特徴とする請求項７ないし１０のいずれかに記載のマイクロコンピュータのテスト方法。