JP2013062008A

JP2013062008A - 半導体集積回路

Info

Publication number: JP2013062008A
Application number: JP2011200232A
Authority: JP
Inventors: Yasuhiro Okada; 康宏岡田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2011-09-14
Filing date: 2011-09-14
Publication date: 2013-04-04

Abstract

【課題】プロセッサとメモリを備えた半導体集積回路の前記メモリをテストする際に、テスト回路による回路規模の増大を最小限にすることができる半導体集積回路を提供する。
【解決手段】ＳＩＭＤプロセッサ２が、ＭＢＩＳＴ・リペアコントロール回路６によりテストされたＲＡＭ４の不良の有無と、不良アドレス（不良セル）の位置情報を解析し、メモリコントローラ回路３内部に保持して、通常動作時には、不良メモリの不良アドレスへのアクセス時にはメモリコントローラ回路３がリペア用ＲＡＭ５へのアクセスするように制御する。
【選択図】図１

Description

本発明は、メモリと、メモリ内の不良セルを置き換えるための補充メモリを備えた半導体集積回路に関する。

今日のディープサブミクロン技術により、膨大な量のメモリを単一チップ上に実装することが可能となっている。しかし、チップ上のメモリ容量が増加することにより、全てのメモリセルを全く欠陥無く製造することは困難であり、結果としてチップの歩留まりが低下する問題の要因の一つとなっている。この問題を解決する一方法として、冗長メモリ（補充メモリともいう）によるメモリ・リペアの技術がある。これは、設計・製造時に予めチップ上に冗長メモリ（スペアのメモリ領域）を設けておき、製造後のメモリテストによりメモリセルの欠陥が発生した場合には、この欠陥が発生したセル（不良セル）を避け冗長メモリ内のセルを使用することによりチップとしての不良を回避する方法である（例えば、特許文献１、２を参照）。

チップ製造後のメモリテストには、チップ外部から専用のメモリテスタを使用してテストする場合と、ＭＢＩＳＴ（ＭｅｍｏｒｙＢｕｉｌｔＩｎＳｅｌｆＴｅｓｔ）を利用する場合と、がある。これらのメモリテストによりチップ上の不良セルに関する情報がチップから抽出される。この不良セルに関する情報を、チップ上に設けたヒューズ等の不揮発記憶回路に記憶させることにより、実際にこのチップを使用する際には不良セルを避けて使用することができる（例えば、特許文献２を参照）。

特許文献１や２に記載された半導体集積回路では、ＭＢＩＳＴのテストパターンの生成から不良メモリの有無や不良セルの位置を特定する結果判定までを行う専用回路が必要であり、その分回路規模が増加してしまう。特に、ＳＩＭＤ（Single Instruction-stream Multiple Data-stream）プロセッサなどのプロセッサを含む半導体集積回路は、演算データを読み書きするために多くのメモリを必要とする場合があり、ＭＢＩＳＴを用いることで効率良くテストすることができる。しかし、プロセッサは、それ自体の回路規模が大きくなり易く、通常動作では使用されないＭＢＩＳＴなどのテスト回路はできる限り回路規模を抑えることが求められている。

本発明はかかる問題を解決することを目的としている。

すなわち、本発明は、プロセッサとメモリを備えた半導体集積回路の前記メモリをテストする際に、テスト回路による回路規模の増大を最小限にすることができる半導体集積回路を提供することを目的としている。

上記課題を解決するためになされた請求項１に記載された発明は、メモリと、前記メモリ内の不良セルを置き換えるための補充メモリと、プログラムメモリに記憶されたプログラムを読み出して当該プログラムに沿って動作するプロセッサと、前記プロセッサからの制御により前記メモリへのデータの読み書きを行うメモリ制御部と、前記メモリに対するテストパターンを自動生成してテストを行うメモリテスト部と、を備えた半導体集積回路において、前記プロセッサが、前記メモリテスト部が前記メモリに対してテストを行った結果を取得し、そして、前記メモリの不良セルの有無判定および当該不良セルの位置の特定並びに前記補充メモリへの切り替えを行うことを特徴とする半導体集積回路である。

本発明によれば、プロセッサが、メモリテスト部がメモリに対してテストを行った結果を取得し、メモリの不良セルの有無判定および当該不良セルの位置の特定並びに補充メモリへの切り替えを行うので、ＭＢＩＳＴなどのテスト結果判定のための専用回路が不要となり、回路規模の増加を抑えることができる。

本発明の第１の実施形態にかかる半導体集積回路のブロック図である。図１に示された半導体集積回路のメモリテスト時の動作を示すフローチャートである。本発明の第２の実施形態にかかる半導体集積回路のブロック図である。

（第１実施形態）
以下、本発明の第１の実施形態を、図１および図２を参照して説明する。図１は、本発明の第１の実施形態にかかる半導体集積回路のブロック図である。図２は、図１に示された半導体集積回路のメモリテスト時の動作を示すフローチャートである。

図１に示した半導体集積回路１は、ＳＩＭＤプロセッサ２と、メモリコントローラ回路３と、ＲＡＭ４と、リペア用ＲＡＭ５と、ＭＢＩＳＴ・リペアコントロール回路６と、を備えている。

ＳＩＭＤプロセッサ２は、図示しないが複数のプロセッサエレメント（ＰＥ）と、複数のＰＥを制御するためのグローバルプロセッサ（ＧＰ）と、を備えたＳＩＭＤ型のマイクロプロセッサであり、ＧＰ内のプログラムメモリに格納されたプログラムに沿って動作する。

メモリ制御部としてのメモリコントローラ回路３は、ＳＩＭＤプロセッサ２からの制御によって、後述するＲＡＭ４への読み書きを行う。

ＲＡＭ４は、ＳＩＭＤプロセッサ２で処理をするデータや、ＳＩＭＤプロセッサ２で処理が行われたデータ等が記憶されるメモリであり、本実施形態では３つ設けられている。

リペア用ＲＡＭ５は、ＲＡＭ４内に不良セルが検出された際に使用される補充メモリであり、複数のＲＡＭ４それぞれに対応して設けられている。

ＭＢＩＳＴ・リペアコントロール回路６は、ＲＡＭ４をＭＢＩＳＴによりテストするための回路であり、ＳＩＭＤプロセッサの指示によりＲＡＭ４に対してテストパターンを自動生成してＲＡＭ４に書き込む。また、ＭＢＩＳＴ・リペアコントロール回路６は、ＲＡＭ４に対して書き込むテストパターンを期待値としてＳＩＭＤプロセッサ２へも出力する。

マルチプレクサ７は、ＭＢＩＳＴ・リペアコントロール回路６によりＲＡＭ４をテストする際には、ＭＢＩＳＴ・リペアコントロール回路６が接続され、それ以外は、メモリコントローラ回路３が接続されるように切り替えられる。マルチプレクサ７の切り替えは、例えば半導体集積回路１の外部端子として設けられたテスト端子やＳＩＭＤプロセッサ２などにより行われる。

次に、上述した構成の半導体集積回路１のＲＡＭ４のテスト時の動作について図２のフローチャートを参照して説明する。まず、ＳＩＭＤプロセッサ２が、ＭＢＩＳＴ・リペアコントロール回路６にテスト開始信号を出力する（ステップＳ１）。なお、このテスト開始を示す信号は、ＳＩＭＤプロセッサ２に限らず、テスト端子から直接ＭＢＩＳＴ・リペアコントロール回路６やＳＩＭＤプロセッサ２に与えられるようにしてもよい。

次に、ＭＢＩＳＴ・リペアコントロール回路６が、ＲＡＭ４に対してテストパターンとしてアドレスとテストデータを生成して出力するとともにＳＩＭＤプロセッサ２に対して同じテストパターンを期待値として出力する（ステップＳ２）。

次に、ＳＩＭＤプロセッサ２がメモリコントローラ回路３に対してＲＡＭ４からテストデータを読み出させて、ＳＩＭＤプロセッサ２に出力させる（ステップＳ３）。つまり、ＳＩＭＤプロセッサ２がテスト結果を取得している。

次に、ＳＩＭＤプロセッサ２で期待値とＲＡＭ４から読み出されたデータとの照合を行って不良ＲＡＭの有無や不良ＲＡＭ内の不良アドレス情報、即ち、不良セルの位置を特定し、それらの情報をメモリコントローラ回路３に出力する（ステップＳ４）。つまり、テスト結果の解析を行っている。メモリコントローラ回路３では図示しない内部レジスタ等に不良アドレス情報を保持する。

そして、メモリテスト後の通常動作時において、ＳＩＭＤプロセッサ２がＲＡＭ４にアクセスする際に内部に保持した不良ＲＡＭの不良アドレスにアクセスする場合は、メモリコントローラ回路３が保持している不良アドレス情報に基づいてリペア用ＲＡＭ５にアドレスを置き換えてアクセスする（ステップＳ５）。即ち、メモリ制御部が、プロセッサが特定した不良セルの位置に基づいて、補充メモリへ切り替えを行っている。

つまり、ＳＩＭＤプロセッサ２のＧＰ内のプログラムメモリには、上述した動作を行うことが規定されているプログラムが記憶されている。ＳＩＭＤプロセッサ２は、通常動作で行うべきプログラムに加えて上記メモリテストのプログラムも格納されているために、ＭＢＩＳＴの結果判定回路として機能することができる。

なお、不良アドレスの置き換え動作はメモリコントローラ回路３に限らずＳＩＭＤプロセッサ２が行ってもよい。その場合は、ＳＩＭＤプロセッサ２には、不良アドレス置き換え動作のプログラムも格納されている。

本実施形態によれば、ＳＩＭＤプロセッサ２が、ＭＢＩＳＴ・リペアコントロール回路６によりテストされたＲＡＭ４の不良の有無と、不良アドレス（不良セル）の位置情報を解析し、メモリコントローラ回路３内部に保持して、通常動作時には、不良メモリの不良アドレスへのアクセス時にはメモリコントローラ回路３がリペア用ＲＡＭ５へのアクセスするように制御するので、ＭＢＩＳＴなどのテスト結果判定のための専用回路が不要となり、回路規模の増加を抑えることができる。

（第２実施形態）
次に、本発明の第２の実施形態を図３を参照して説明する。なお、前述した第１の実施形態と同一部分には、同一符号を付して説明を省略する。図３は、本発明の第２の実施形態にかかる半導体集積回路のブロック図である。

本実施形態は、第１の実施形態に加えて不揮発性メモリ８と、切り替え回路９と、が追加されている。不揮発性メモリ８は、ＳＩＭＤプロセッサ２において解析された不良ＲＡＭ内の不良アドレス情報を記憶するための不揮発性記憶回路、即ち、電源が切られても記憶した情報が消去されない記憶素子である。切り替え回路９は、メモリコントローラ回路３から出力されたアドレスと、不揮発性メモリ８に記憶されている不良アドレスとを比較して不良アドレスと一致した場合はリペア用ＲＡＭ５に置き換える。

本実施形態においては、ＳＩＭＤプロセッサ２で解析された結果を不揮発性メモリ８に記憶し、切替手段としての切り替え回路９は、ＲＡＭ４の不良アドレスにある不良セルをリペア用ＲＡＭ５のセルに置き換える（補充メモリへの切り替えを行う）。つまり、ＲＡＭ４内で、メモリコントローラ回路３が指定したアドレスと、不揮発性メモリ８に記憶されている不良アドレスと、を比較し、一致した場合は、リペア用ＲＡＭ５にアクセスするように制御している。

本実施形態によれば、ＳＩＭＤプロセッサ２が特定したＲＡＭ４の不良セルの位置の情報が、不揮発性メモリ８に記憶されているので、電源投入時に毎回テストすることなく１回メモリテストするだけで、不良セルをリペア用ＲＡＭ５に置き換えて使用することができる。

なお、上述した実施形態は、ＳＩＭＤプロセッサ２外部のメモリに対して行っていたが、ＳＩＭＤプロセッサ２内に設けられているメモリ、例えば、ＳＩＭＤプロセッサに設けられているＰＥ（プロセッサエレメント）内のＲＡＭ等にも同様に適用可能である。その場合はＰＥのＲＡＭなど従来はリペア等が行われなかったメモリについてもリペアが可能となる。

また、上述した実施形態ではプロセッサとしてＳＩＭＤ型マイクロプロセッサで説明したが、それに限らず、プログラムに沿って動作するプロセッサであれば適用可能である。

また、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。

１半導体集積回路
２ＳＩＭＤプロセッサ（プロセッサ）
３メモリコントローラ回路（メモリ制御部）
４ＲＡＭ（メモリ）
５リペア用ＲＡＭ（補充メモリ）
６ＭＢＩＳＴ・リペアコントロール回路（メモリテスト部）
８不揮発性メモリ（不揮発記憶回路）
９切り替え回路（切替手段）

特開２００７−２５７６９８号公報特開２００２−１４８７５号公報

Claims

メモリと、前記メモリ内の不良セルを置き換えるための補充メモリと、プログラムメモリに記憶されたプログラムを読み出して当該プログラムに沿って動作するプロセッサと、前記プロセッサからの制御により前記メモリへのデータの読み書きを行うメモリ制御部と、前記メモリに対するテストパターンを自動生成してテストを行うメモリテスト部と、を備えた半導体集積回路において、
前記プロセッサが、前記メモリテスト部が前記メモリに対してテストを行った結果を取得し、そして、前記メモリの不良セルの有無判定および当該不良セルの位置の特定を行うことを特徴とする半導体集積回路。
前記メモリ制御部が、前記プロセッサが特定した前記不良セルの位置に基づいて、前記補充メモリへの切り替えを行うことを特徴とする請求項１に記載の半導体集積回路。
前記プロセッサが、特定した前記不良セルの位置に基づいて、前記補充メモリへの切り替えを行うことを特徴とする請求項１に記載の半導体集積回路。
前記プロセッサが特定した前記メモリの前記不良セルの位置の情報が格納される不揮発記憶回路と、前記不揮発性記憶回路に格納された前記不良セルの位置に基づいて、前記補充メモリへの切り替えを行う切替手段と、を備えていることを特徴とする請求項１に記載の半導体集積回路。
前記メモリが、前記プロセッサ内部に設けられていることを特徴とする請求項１乃至４のうちいずれか一項に記載の半導体集積回路。