JP2006511904A - 初期割当冗長性（ｐａｒ）アーキテクチャを用いるメモリ・アレイの自己修復 - Google Patents

Abstract

初期割当冗長性（ＰＡＲ）アーキテクチャを用いて不揮発性メモリを自己修復する方法および装置に関する。代表的な実施態様では、不揮発性メモリには、ブロック、メモリ・サブブロック、メモリ・サブブロックのサイズと等しいサイズを有する冗長性サブブロック、ブロックに接続された比較器（２６５）、ブロックに接続された故障ラッチ回路（２７０）、およびブロックに接続されたヒューズ（２６０）が組み入れられる。比較器（２６５）は、期待されるデータを読出データと比較することによって特定メモリ・サブブロックの内部の故障を識別するように設定される。故障ラッチ回路（２７０）は、特定メモリ・サブブロックのアドレスを決定するように設定される。ヒューズは、特定メモリ・サブブロックを冗長性サブブロックで置換することによって不揮発性メモリを修復するように設定される。

Description

本発明は、一般にメモリの自己試験および修復に関する。より詳細には、本発明は、初期割当冗長性（ＰＡＲ）アーキテクチャを用いる不揮発性メモリ（ＮＶＭ）の試験および修復に関する。

メモリ・サイズが増大するに従って、メモリを試験するために費やされる時間もまた増大する。この増大は、次には、メモリの製造者にとっての費用追加を意味している。したがって、メモリが適正に機能することを保証するためのみならず、費用を減ずるためにも、効率的にメモリを試験可能であることが重要である。

当該技術分野ではメモリ・アレイを試験するために、メモリ・アレイ用の汎用の組み込み自己試験（ＢＩＳＴ）が利用されている。汎用のＢＩＳＴアーキテクチャでは、メモリに一連のパターンを供給する（例えば、マーチ・テスト（march test）またはチェッカーボード・パターン（checkerboard pattern））ＢＩＳＴブロックによって、メモリが試験される。続いて、ＢＩＳＴブロックによって、出力が１組の期待される応答と比較される。パターンが非常に規則的であるため、比較器を用いてメモリからの出力を参照データと直接比較し、メモリからの不正確な応答に試験不良として確実にフラグを付すことが可能である。

ＢＩＳＴブロックからのデータは、典型的には、メモリ欠陥の正確な位置を決定するために出力および処理される。欠陥のある位置が分かると、メモリを実際に修復するために、レーザを用いる外部的な修復デバイスが用いられ得る。これらの処理および修復ステップは、複雑な、時間のかかるプロセスとなる場合が多い。詳細には、これらのステップには典型的には高度知能（例えば、専用の組み込み冗長性分析（ＢＩＲＡ）ロジック・ユニット）が必要であり、種々の複雑な外部装置が用いられる。

組み込み自己修復（ＢＩＳＲ）は、ＢＩＳＴおよび外部的なレーザによる修復に伴う欠点の幾つかを克服するように設計された一般的な技術を指す。ＢＩＳＲには、高価で時間のかかるレーザを用いてメモリの不正な行または列を焼き消す（burn out）のではなく、オン・チップ・プロセッサおよび冗長性分析ロジックによって不正なメモリ・ビットを「回避する」、という利点が存在する。修復には、用いられる冗長性ロジック・スキームによってメモリの冗長な行、メモリの冗長な列、またはメモリの冗長な単一ビットを用いて障害のあるメモリ位置を回避することが、典型的には含まれる。

従来技術によるＢＩＳＴおよびＢＩＳＲの手法は、メモリの試験および修復において有用性を示してきたが、改良の余地は有意に残されている。例えば、過度に複雑な冗長性分析ユニットを用いずに、ＢＩＳＴおよびＢＩＳＲによって、「オン・ザ・フライ（on the
fly）」でさらに効率的に欠陥を修復することが可能であるような、より優れた試験および修復方法が必要である。さらに、異なる試験変数を容易に調整および調節し、障害のあるデータ・ビットをより有効に識別（および除去）することが可能であるような、より柔軟な試験手法が必要である。

さらに、不揮発性メモリ（ＮＶＭ）の試験および修復に対して柔軟かつ効率的にＢＩＳ
ＴおよびＢＩＳＲを適用することが可能であるような、より優れた試験および修復方法が必要である。不揮発性メモリの試験および修復では、従来、少なくとも３つの主な理由から、ＢＩＳＲと組み合わされたＢＩＳＴの利点を得ることが可能でなかった。第１に、不揮発性メモリは、典型的には種々のメモリ・セル回路設計と共に実装され、異なる処理技術を用いるため、従来の試験手法を適用することは困難または不可能であること。第２に、従来の試験手法ではユーザが試験変数を効率的に調整および制御することは可能でなく、その結果、最終的な修復にて、障害のあるデータ・ビットが常に有効に位置特定および識別されるとは限らないこと。第３に、不揮発性メモリには、フラッシュ（バルク消去）または電気的消去可能（バイト／ワード消去可能）など多くの異なる種類が存在し、各種類は異なる消去、プログラム、読出およびストレス（stress）のアルゴリズムを有すること。このように、異なる種類のメモリおよび異なるメモリ・アルゴリズムが存在することによって、試験のパラメータはさらに複雑化される。

上で言及した欠点は網羅的であることを意図するものではなく、自己試験および修復に関しては、既知の手法の有効性を損なう傾向にある多くの欠点が存在している。しかしながら、当該技術分野で明らかである方法は完全に満足のゆくものではないこと、および本開示に記載して権利を請求する手法の必要が有意に存在することを実証するには、ここで言及した欠点で充分である。特に、過度に複雑なロジック・ユニットに依存せず、不揮発性メモリでの使用にも適切であるアーキテクチャを利用する、新規な組み込み試験および修復手法の必要が存在する。

一態様では、本発明には不揮発性メモリが含まれる。不揮発性メモリには、ブロック、メモリ・サブブロック、メモリ・サブブロックのサイズと等しいサイズを有する冗長性サブブロック、ブロックに接続された比較器、ブロックに接続された故障ラッチ回路、およびブロックに接続されたヒューズが組み入れられる。比較器は、期待されるデータを読出データと比較することによって特定メモリ・サブブロックの内部の故障を識別するように設定される。故障ラッチ回路は、特定メモリ・サブブロックのアドレスを決定するように設定される。ヒューズは、特定メモリ・サブブロックを冗長性サブブロックで置換することによって不揮発性メモリを修復するように設定される。

別の態様では、本発明には不揮発性メモリの自己試験および修復方法が含まれる。特定メモリ・サブブロックの内部の故障を識別するための比較器を用いて、期待される閾値電圧特性を読出閾値電圧特性と比較する。故障ラッチ回路を用いて特定メモリ・サブブロックのアドレスを決定し、ヒューズを用いて特定メモリ・サブブロックを冗長性サブブロックで置換することによって、不揮発性メモリを修復する。

他の特徴および付随する利点は、添付の図面に関連して以下の特定の実施態様の詳細な説明を参照することによって、明らかとなるであろう。
本開示の手法は、本明細書に提示される例示的な実施態様の詳細な説明と共に図面の１つ以上を参照することによって、さらに良く理解され得る。

本開示の実施態様では、初期割当冗長性（ＰＡＲ）アーキテクチャと称する試験／修復アーキテクチャを利用する。以下に示すように、このアーキテクチャは柔軟かつ効率的な自己試験／修復手法を提供するのに特に適切であり、ＮＶＭへの適用時にも特に適切である。この開示の実施態様では、ＮＶＭの自己試験および修復（例えば、フラッシュＥＥＰＲＯＭの自己修復）にＰＡＲアーキテクチャを用いることに焦点を置いているが、この開示による個々の手法または組み合わせの手法が他の種類のメモリに容易に適合され得ることは理解されるであろう。

本開示の実施態様は、埋込型の不揮発性メモリおよび独立型の不揮発性メモリを有するプロセッサにて用いられ得る。当業者には明らかであろうように、フラッシュ・アレイなどのメモリがより高速化および高密度化するにつれて、本開示の手法は特に有用となり得る。

ＰＡＲアーキテクチャと、不揮発性メモリの自己修復へのその適用性とを説明する前に、この開示の実施態様によって、如何にしてＮＶＭが柔軟に試験され得るかをまず説明することは有用である。図１によって、この説明を補う。

ＮＶＭの自己試験：
ＮＶＭのメモリ・ビットは、典型的には閾値電圧（Ｖ_Ｔ）を変化させることによってセットされる。ＮＶＭへの書き込みは、ビットに確かな（hard）１または０を書き込む代わりに、ビットをストレスすること、すなわち、Ｖ_Ｔをシフトすることによって行われる。

ＮＶＭにおけるエラーすなわち障害は、自己試験を通じて発見され得る。適切な試験の一手法は、ＮＶＭのビットを所定の閾値電圧に初期化しようと試みることによって開始される。続いて、各ビットに結果として生じるＶ_Ｔの値が読み出され、測定されたＶ_Ｔが初期値と一致しないビットを識別することによって、障害のあるデータ・ビットが位置特定される。

適切な試験の別の手法は、データを書き込むことによって、すなわち、結果を予測することが可能な初期化されたビットのＶ_ＴをシフトしＮＶＭをストレスすることによって、開始される。「群から離れた（maverick）」ビット、すなわち故障したビットは、Ｖ_Ｔが充分にシフトしないかまたはシフトしすぎるビットとして識別可能である。

一般に、他の適切な試験手法では、異なるバイアス条件（例えば、ストレス、プログラム、消去）、試験されるメモリに適用される異なるパルスの幅、試験されるメモリに適用される異なるパルスの数、異なるＶ_Ｔ初期値、およびＶ_Ｔの異なる許容可能なシフトの識別のうちの少なくとも１つが利用され得る。

図１に、上述の適切な試験手法のうち１つ以上によって識別される、群から離れたビットを示す。曲線１００は初期化されたＶ_Ｔ曲線を示す。その立上がりエッジを１０３として示す。曲線１０５は、ＮＶＭのストレス後の期待されるＶ_Ｔ曲線である。その立上がりエッジを１０８として示す。曲線１１０は、許容可能でないシフトを示す、群から離れたビットを表している。その立上がりエッジを１１０として示す。この群から離れたビットは、置換を必要とするＮＶＭビット故障の種類を表している。

本開示の実施態様では、ユーザは、試験シーケンスまたは試験フローで用いられる変数を入力すること、およびそれによりそのような変数を制御することによって、そのような試験ステップの柔軟性を増大することが可能である。例えば、一実施態様では、ユーザは、バイアス条件、試験パルス幅、用いられる試験パルス幅の数、初期Ｖ_Ｔレベル、およびＶ_Ｔレベルの許容可能なシフトのうちの少なくとも１つを指定してよい。そうした変数を指定することによって、ＮＶＭの自己試験をさらに有意に柔軟にし得る。例えば、特定種類の群から離れたビットをさらに効率的に位置特定することを試みるために、変数を調整してもよい。変数の第１の組を用いると群から離れた一定のビットが効率的に位置特定されないことが分かった場合、試験効率を改良するために、それらの変数を調整してもよい。

図２に関連して以下で説明するように、一実施態様では、柔軟な試験変数の使用は、部
分的には、ユーザ入力変数および状態機械（state machine ）を組み入れている試験レジスタを用いることによって達成される。

自己試験および自己修復用のＰＡＲアーキテクチャの概観：
ＰＡＲアーキテクチャでは、メモリ・アレイは複数の異なるブロック、すなわち下位区分に分けられる。さらに各ブロックは、今度は、複数のメモリ・サブブロック、すなわち、さらなる下位区分に分割される（例えば、１つ以上の列、１つ以上の行、または１つ以上の行／列の組合せ）。複数のメモリ・サブブロックに加えて、１つ以上の冗長性サブブロック（冗長性ブロックを共に形成する）が存在する。メモリ・サブブロックのサイズは、冗長性サブブロックのサイズと一致する。冗長性サブブロックおよびメモリ・サブブロックは、行および列のうちの少なくとも１つの配列（行および列のうちの少なくとも１つの「冗長性」を生じる）に基づいてもよい。

各々の個々のブロックは、１つ以上の冗長性サブブロックおよび複数のメモリ・サブブロックの他に、比較器、故障ラッチ回路、およびヒューズに接続されている。これらの素子の各々の演算操作を、以下で詳細に述べる。しかしながら、一般に比較器は、期待されるデータを測定データと比較し、メモリ故障を識別することによって、自己試験を容易にする。故障ラッチ回路は、（ａ）メモリ故障を収容しているメモリ・サブブロックのアドレス（列および行のうちの少なくとも１つ）と、（ｂ）ヒューズ可能なビット・データとを生成することによって、試験情報が修復プロセスで用いられることを可能とする。ヒューズは、メモリ故障を収容しているメモリ・サブブロックのアドレスを冗長なサブブロックのアドレスで置換することによって、修復を容易にする。この開示の利点によって当業者には理解されるであろうように、比較器および故障ラッチ回路のうちの少なくとも１つなどの素子には、完全にまたは部分的に、ロジック回路が組み入れられることが可能である。

ＰＡＲアーキテクチャの下で修復を達成するためには、単に、故障ラッチ回路によって記憶されている、１つ以上の障害のあるメモリ・ビットが格納されたメモリ・サブブロックのアドレスに沿った、ブロック・レベルの比較器の出力のみが必要である。続いて、故障したメモリ・サブブロックがヒューズによって冗長なサブブロックに有効に迂回されるように、ＢＩＳＴの制御の下、自己修復フローにおいて適切にヒューズをプログラムするために、この故障のデータを用いることが可能である。または、別の実施態様では、故障のデータが、外部的なヒューズ・タスクにおける直列または並列演算操作によって、外部記憶装置（レジスタまたは他のＮＶＭなど、チップ外の記憶装置）に送られてもよい。

ＰＡＲアーキテクチャでは、各ブロックの内部で局所的に修復が処理されるので、１つのブロックの故障は別のブロックの修復に影響を与えないことが保証される。しかしながら、ＰＡＲアーキテクチャでは、１つより多くのメモリ・サブブロックにおける故障は修復されない場合もある。特に、各ブロックの内部に１つの冗長なサブブロックのみを用いる実施態様では、１つの故障したメモリ・サブブロックしか修復されない場合がある。さらなるメモリ・サブブロックに障害のあることが発見される場合、冗長なサブブロックが既に使用されているので、置換は実現しないであろう。

ここでも、ＰＡＲアーキテクチャのサブブロックは、列および行のうちの少なくとも１つに基づくことが可能であり、ＰＡＲアーキテクチャでは、その冗長性サブブロックが単にメモリ・サブブロックの行、メモリ・サブブロックの列のみを、または連続してメモリ・サブブロックの行および列の両方を、置換することを可能とするようにセットされてよい。列および行の冗長性の両方が用いられる場合、好適な冗長性のうちの一方（例えば、行）をオンにする（turning on）ことによって修復が開始される。故障したメモリ・サブブロックを迂回させるためにヒューズをプログラムし作動させた後、他方の冗長性（例え
ば、列）で継続する。そうした実施態様では、より優れた修復率が提供され得る。

自己試験および自己修復用のＰＡＲアーキテクチャの演算操作例：
例示的な一実施態様では、ＰＡＲアーキテクチャは図２に示すように作用し、限定されないがフラッシュＥＥＰＲＯＭなどの、ＮＶＭの自己試験および自己修復を行う。

ステップ１５０にて、メモリ・アレイは複数のブロックに分割される。ステップ１５２にて、各ブロックは、さらに複数のメモリ・サブブロックに分割され、例示的な一実施態様では、１つの冗長性サブブロックを組み入れる（ステップ１５３）。これに代えて、冗長性サブブロックがブロックから分離していてもよいが、冗長性サブブロックはブロックと関係して動作する。他の実施態様では、１つより多くの冗長性サブブロックが存在してもよい。代表的な一実施態様では、メモリ・サブブロックのサイズは、冗長性サブブロックのサイズと一致する。

ステップ１５４にて、比較器が各ブロックの内部に組み入れられるか、または各ブロックに接続される。ステップ１５６にて、故障ラッチ回路が各ブロックに組み入れられるか、または各ブロックに接続される。ステップ１５８にて、ヒューズが各ブロックに組み入れられるか、または１つ以上のブロックに接続される。

ステップ１６０にて、異なるサブ・ブロックの内部の１つ以上の故障を識別するために、メモリ・アレイが試験される。一般に、この試験するステップは、メモリ・ビット上の期待されるデータを実際に存在する測定データまたは読出データと比較することを含む。各ブロックに対して、比較器がこの比較を行ってもよい。期待されるデータが測定データまたは読出データと一致しない場合、故障が識別される。当業者には理解されるであろうように、期待されるデータと測定データまたは読出データとの「一致」は、許容可能な値の範囲を意味してもよく、厳密に等しいことが常に必要な訳ではない。

ＮＶＭに相当するメモリ・アレイにおける一実施態様では、試験するステップは、メモリ・ビットを特定の閾値電圧に初期化するのに続いて、初期値が存在することを保証するためにそのビットを読み出すステップを有する。そのような試験では、当然のことながら、期待されるデータとは初期値を指す。他の実施態様では、異なる書込／読出試験が用いられてもよい。他の実施態様では、期待されるデータは特定の閾値電圧シフトに対応してもよく、比較器はそのシフトを読み出されたまたは測定された実際のシフトと比較してもよい。当業者には明らかであろうように、メモリ・ビットが故障しているか否かを識別するために、当業者には公知である、多くの異なる他の期待されるデータ／読出データの組が想定され得る。

ステップ１６２にて、故障したメモリ・サブブロックのアドレス（すなわち、故障したメモリ・ビットを収容しているサブブロック）が決定される。このアドレスは故障ラッチ回路によって生成されてもよい。このアドレスが、今度は、以下で説明するヒューズ書込制御ロジック・モジュールなど、１つ以上の適切なモジュールに記憶されてもよい。対応するアドレスに沿って識別された故障から、自己修復が開始されてもよい。

ステップ１６４にて、自己修復が行われる。故障したメモリ・サブブロックは、ブロックの内部の冗長性サブブロックで置換される。冗長性サブブロックのサイズは、故障したサブブロックのサイズと一致する。この置換は、ヒューズを用いるアドレス置換によって行われてもよい。詳細には、故障したサブブロックのアドレスが、冗長性サブブロックのアドレスで置換されてもよい。

当業者には理解されるであろうように、ステップ１６０，１６２，１６４は、製造の間
に、またはメモリ演算操作においてデバイスの試験／修復を行うことを望む任意の段階の間に、実施されてよい。

自己試験および自己修復用のＰＡＲアーキテクチャの実装例：
図３に、本明細書に記載の自己試験および修復機能を達成するのに適切である、本発明の特定のハードウェアの一実施態様を示す。

本開示に記載の機能を達成するために、多くの異なるハードウェア・レイアウトが用いられてもよいことを、当業者は認めるであろう。したがって、図３の実施態様は単に例示的なものである。図３では素子間の直接的な結合を示しているが、中間の素子も存在してよいことは理解されるであろう。１つ以上の素子が統合または変更されても同じ機能を達成し得ることも理解されるであろう。

特定の素子の関係は、図３を検分することによって自ずと説明されるが、この段落では、それら素子の関係を言葉で記述する。試験レジスタ２００は状態機械２１５に接続されている。状態機械２１５は、比較器２６５、ヒューズ書込制御ロジック・モジュール２２５、および読出／書込制御ロジック・モジュール２２０に接続されている。比較器２６５は、２：１マルチプレクサ（ＭＵＸ）２４５および故障ラッチ回路２７０に接続されている。ヒューズ書込制御ロジック・モジュール２２５は、ヒューズ２６０および故障ラッチ回路２７０に接続されている。読出／書込制御ロジック・モジュール２２０は、２：１ ＭＵＸ ２３０に接続されており、２：１ ＭＵＸ ２３０は、ヒューズ・ロジック・ブロック２５５に接続されている。ヒューズ・ロジック・ブロック２５５は、ヒューズ２６０および２：１ ＭＵＸ ２４５に接続されている。２：１ ＭＵＸ ２３０は、メイン・アレイ２４０および冗長性アレイ２３５の両方に接続されており、メイン・アレイ２４０および冗長性アレイ２３５は、いずれも２：１ ＭＵＸ ２４５に接続されている。２：１ ＭＵＸ ２４５は、比較器２６５に接続されている。

演算操作では、状態機械２１５は試験レジスタ２００からの入力を受取るが、一実施態様では、試験レジスタ２００には、パルス幅、バイアス条件、パルスの数、閾値電圧レベル、閾値電圧レベルの許容可能なシフト、およびＢＩＳＲ信号を制御する任意の一般的なアルゴリズムのうちの少なくとも１つなど、ＢＩＳＲパルス／信号用の変数が組み入れられてもよい。それらの変数はユーザによって有用であるように入力され、自己試験において大きな柔軟性を供給し得る。詳細には、特定の種類の故障をより効率的に識別するように、変数を調整してもよい。同様に、自己試験フィルタの一種類として動作するように、一定の種類の故障を識別し他の種類を識別しないように、変数を意図的に調整してもよい。

試験レジスタ２００からの入力に基づいて、状態機械２１５はメモリの自己試験用の対応する期待されるデータを決定または照合（look-up ）する。「期待される」データは、単に、通常の（故障とは反対の）メモリから読み出されるまたは測定されることが期待されるデータ（またはデータ範囲）を指す。一実施態様では、試験レジスタ２００からの入力によって、通常のメモリに特定の期待される閾値電圧シフトなど、特定の期待される閾値電圧特性が規定されてもよい。別の実施態様では、試験レジスタ２００からの入力によって、特定の閾値電圧振幅など、異なる期待される閾値特性が規定されてもよい。期待されるデータの基準は任意の数の特性によって形成されてよいことを、当業者らは認めるであろう。

実際の読出データまたは測定データと最終的に比較するために、状態機械２１５によって、期待されるデータが比較器２６５に引き渡される。ＮＶＭビットの読み出しを制御するために、やはり状態機械２１５によって、ヒューズ書込制御ロジック・モジュール２２
５および読出／書込制御ロジック・モジュール２２０に、制御信号が送られる。

読出／書込制御ロジック・モジュール２２０によって、試験されるビットのアドレスを示す信号が、２：１ ＭＵＸ ２３０に送られる。読出／書込制御ロジック・モジュール２２０からの信号と、ヒューズ・ロジック・ブロック２５５からのヒューズ２６０の情報とに基づいて、２：１ ＭＵＸ ２３０は、メイン・アレイ２４０および冗長性アレイ２３５のアレイ位置のいずれが書き込まれるかを決定し、選択されたアレイ位置にデータを書き込む。メイン・アレイ２４０および冗長性アレイ２３５の選択された位置が、予め規定された試験パターンまたはユーザに選択された試験パターンで占められてもよい。ヒューズ・ロジック・ブロック２５５からのヒューズ２６０の情報を用いて演算操作する２：１ ＭＵＸ ２４５は、メイン・アレイ２４０および冗長性アレイ２３５のアレイ位置のいずれが読み出されるかを決定し、選択された位置からデータを読み出す。

メイン・アレイ２４０および冗長性アレイ２３５から読み出されたデータは比較器２６５に送られ、比較器２６５は、このデータを状態機械２１５から引き渡される、期待されるデータと比較する。２組のデータが同じ場合（または差異が許容可能な範囲内の場合）、ＮＶＭの最後のアドレスが読み出しおよび比較されたと状態機械２１５によって決定されるまで、データの読み出しおよび比較のプロセスが繰り返される。

２組のデータが許容可能でない程度に異なる場合、故障が識別される。差異を詳述するデータ（故障データ）は、特定のサブブロックのいずれのビットがエラーであるかを決定する故障ラッチ回路２７０に送られる。故障ラッチ回路２７０では、故障したビットのアドレスが生成され、ヒューズ書込制御ブロック２２５に引き渡される。ヒューズ書込制御ブロック２２５は、状態機械２１５によって指示される通り、自己修復を反映する必要があるようにヒューズ２６０をプログラムする。状態機械２１５は、ブロックの内部で用いられている冗長性サブブロックの位置と、その冗長性サブブロックが空きか否かとを決定する。冗長性サブブロックが利用可能な場合、ヒューズ書込制御ブロック２２５は、故障したメモリ・サブブロックのアドレスを冗長性サブブロックのアドレスで置換するように、書込信号をヒューズ２６０に送ることによって、自己修復を達成する。

別の方法では、故障したメモリ・サブブロックを冗長性サブブロックで置換する時、故障したメモリ・サブブロックのアドレスを冗長性サブブロックのアドレスで置換するように、ヒューズ２６０がプログラムされる。次に読み出しまたは書き込み機能が呼び出される時、故障したメモリ・サブブロックのアドレスがアクセスされていたであろう場所で、冗長性サブブロックのアドレスがアクセスされることになり、それによって、故障したメモリ・サブブロックが冗長性サブブロックと有効に置換される。

上述の試験および修復プロセスの時間調節用のタイミング・シーケンスは全て、状態機械２１５による同期および電圧スイッチングを通じて内部的に制御されてよい。試験時間のスループットは、同期、電流測定、および電圧測定のための、試験者／ＤＵＴ（被試験機器）および修復者／ＤＵＴのハンドシェークのオーバーヘッドを除去することによって最大化され得る。

ＰＡＲアーキテクチャにより複雑な冗長性分析の必要が取り除かれるので、この開示の手法によって、ＢＩＲＡの補助なく実時間で符号化された故障のデータを収集することが可能となり、さらに、高い修復率にて複数の故障の位置を修復することが可能である。さらに、メモリ・アレイの外側への外部的な通信の必要はないので、本開示の手法をＢＩＳＴに組み込んでもよい。

ＰＡＲアーキテクチャによって、高い通信帯域の必要、高価な外部的メモリ試験手段、
冗長性分析プログラムの生成、および付随する工作の労力に伴う費用など、冗長性分析に関する費用が取り除かれる。

これらの手法を用いて、費用の低い試験システムを実現し、組み込み自己修復方法をＤＵＴの内部に格納し得る。試験時間のスループットは、同期、電流測定、および電圧測定のための、試験者／ＤＵＴのハンドシェークのオーバーヘッドを除去することによって最大化され得る。

「ア（a ）」、「アン（an）」の語は、その文脈で明示的に否定されていない限りは、１または１より多くを意味する。「複数（plurality ）」の語は、２または２より多くを意味する。「接続された（coupled ）」の語は、結合されていることを意味するが、必ずしも直接的である必要はなく、機械的である必要もない。

本明細書に開示された本発明の開示された実施態様は全て、本開示に照らして、過度な実験を行うことなく、製造および使用されることが可能である。本発明の基調をなす概念の精神、範囲、またはそれらの両方から逸脱することなく、本発明の特徴の種々の置換、修正、付加、および再配置のうちの少なくとも１つがなされ得ることは明らかであろう。添付の特許請求の範囲およびその均等物によって規定される本発明の基調をなす概念の精神、範囲、またはそれらの両方は、そのような置換、修正、付加、および再配置のうちの少なくとも１つの全てを包含するものと見なされる。

ＮＶＭの自己試験の手法を示すグラフ。 本開示の実施態様による自己試験および修復の手法を示す流れ図。 本開示の実施態様による自己試験および修復を実装するハードウェアを示すブロック図。

Claims (16)

1. 不揮発性メモリであって、
   ブロックと、
   前記ブロックの内部のメモリ・サブブロックと、
   前記メモリ・サブブロックのサイズと等しいサイズを有する冗長性サブブロックと、
   前記ブロックに接続され、期待されるデータを読出データと比較することによって特定メモリ・サブブロックの内部の故障を識別するように設定された、比較器と、
   前記ブロックに接続され、前記特定メモリ・サブブロックのアドレスを決定するように設定された、故障ラッチ回路と、
   前記ブロックに接続され、前記特定メモリ・サブブロックを前記冗長性サブブロックで置換することによって前記不揮発性メモリを修復するように設定された、ヒューズと、を有する、不揮発性メモリ。
2. 前記ブロックに接続されかつ前記比較器に接続された試験レジスタをさらに有し、
   前記試験レジスタはユーザによる試験変数の入力を記憶するように設定され、
   前記試験変数は前記期待されるデータの基準として働く、請求項１に記載の不揮発性メモリ。
3. 前記試験レジスタは、ユーザ入力バイアス条件、試験パルス幅、試験パルスの数、初期閾値電圧レベル、または閾値電圧レベルの許容可能なシフトを記憶するように設定されている、請求項２に記載の不揮発性メモリ。
4. 前記不揮発性メモリはフラッシュＥＥＰＲＯＭを有する請求項１に記載の不揮発性メモリ。
5. 前記不揮発性メモリと関係して動作するプロセッサをさらに有する請求項１に記載の不揮発性メモリ。
6. 不揮発性メモリであって、
   メモリ・サブブロックからデータを読み出す手段と、
   前記データを期待されるデータと比較する手段と、
   前記データが前記期待されるデータと一致しない時に、故障したメモリ・サブブロックを識別する手段と、
   前記故障したメモリ・サブブロックを冗長なサブブロックで置換することによって前記不揮発性メモリを修復する手段とを有する、不揮発性メモリ。
7. 前記期待されるデータをユーザによる試験変数の入力に基づかせる手段をさらに有する請求項６に記載の不揮発性メモリ。
8. 前記試験変数は、ユーザ入力バイアス条件、試験パルス幅、試験パルスの数、初期閾値電圧レベル、または閾値電圧レベルの許容可能なシフトを含む、請求項７に記載の不揮発性メモリ。
9. 前記不揮発性メモリはフラッシュＥＥＰＲＯＭを有する請求項６に記載の不揮発性メモリ。
10. 前記不揮発性メモリと関係して動作するプロセッサをさらに有する請求項６に記載の不揮発性メモリ。
11. 不揮発性メモリの自己試験および修復方法であって、
    特定メモリ・サブブロックの内部の故障を識別するための比較器を用いて、期待される閾値電圧特性を読出閾値電圧特性と比較するステップと、
    故障ラッチ回路を用いて前記特定メモリ・サブブロックのアドレスを決定するステップと、
    ヒューズを用いて前記特定メモリ・サブブロックを前記冗長性サブブロックで置換することによって前記不揮発性メモリを修復するステップと、から成り、
    前記不揮発性メモリのアレイは、複数のメモリ・サブブロックを組み入れているブロックを有し、
    前記不揮発性メモリは、前記メモリ・サブブロックのサイズと等しいサイズを有する冗長性サブブロックをさらに有し、
    前記不揮発性メモリのアレイは、前記比較器、前記故障ラッチ回路、および前記ヒューズに接続されている、方法。
12. 前記期待される閾値電圧特性はユーザによる試験変数の入力に基づく請求項１１に記載の方法。
13. 前記試験変数は、バイアス条件、試験パルス幅、試験パルスの数、初期閾値電圧レベル、または閾値電圧レベルの許容可能なシフトを含む、請求項１２に記載の方法。
14. 前記期待される閾値電圧特性は閾値電圧のシフトを含む、請求項１１に記載の方法。
15. 前記不揮発性メモリはフラッシュＥＥＰＲＯＭを有する請求項１１に記載の方法。
16. 前記不揮発性メモリはプロセッサと関係して動作する請求項１１に記載の方法。

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