JP4782524B2 - 半導体集積回路、設計支援ソフトウェアシステム、および、テストパターン自動生成システム - Google Patents
半導体集積回路、設計支援ソフトウェアシステム、および、テストパターン自動生成システム Download PDFInfo
- Publication number
- JP4782524B2 JP4782524B2 JP2005284429A JP2005284429A JP4782524B2 JP 4782524 B2 JP4782524 B2 JP 4782524B2 JP 2005284429 A JP2005284429 A JP 2005284429A JP 2005284429 A JP2005284429 A JP 2005284429A JP 4782524 B2 JP4782524 B2 JP 4782524B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- register
- memory
- file
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/54—Arrangements for designing test circuits, e.g. design for test [DFT] tools
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0405—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals comprising complete test loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
- G11C2029/3602—Pattern generator
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
メモリセル、およびこのメモリセルのうち故障が発生した故障セルを回避して救済するための冗長セルを有するメモリ回路と、
前記メモリ回路をテストした結果から得られた前記故障セルを回避し冗長セルを用いる救済コードに基づいて、前記メモリ回路を救済する論理が決定されるヒューズ回路と、
前記ヒューズ回路の出力信号により制御される第1のレジスタと、
縮退故障をテストするためスキャン設計されテスト用の入出力を有する第2のレジスタと、
前記第1のレジスタの出力と前記第2のレジスタの出力とが入力に接続され、遅延故障をテストする場合には前記第1のレジスタの出力信号に切替え、縮退故障をテストする場合には前記第2のレジスタの出力信号に切替て信号を出力するレジスタ選択回路と、
第1のユーザ回路と前記メモリ回路の入力との間に接続され、前記メモリ回路の入力を、前記故障セルが接続された経路を含む第1の信号経路から前記故障セルが接続された経路を回避し前記冗長セルが接続された経路を含む第2の信号経路に切替える第1の切替回路と、
第2のユーザ回路と前記メモリ回路の出力との間に接続され、前記メモリ回路の出力を前記第1の信号経路から前記第2の信号経路に切替える第2の切替回路と、
前記第1の切替回路と前記第2の切替回路との間で前記メモリ回路の入力と出力とに接続され、縮退故障をテストするためのメモリ迂回回路と、
前記レジスタ選択回路の出力に基づいて、前記第1および前記第2の切替回路を制御する信号を出力するデコード回路と、
を備えることを特徴とする。
メモリ回路のセル名称及びアドレス幅・ビット幅救済方式の情報が含まれた冗長メモリ情報ファイルの入力に基づいて、リダンダンシ回路ファイルを生成するリダンダンシ回路生成部と、
前記リダンダンシ回路ファイル、前記リダンダンシ回路を組み込む対象となる半導体集積回路の第1のネットリスト、縮退故障テスト用レジスタを指定する縮退故障テスト用レジスタ指定ファイル、および前記メモリ回路の論理的な場所を指定する冗長メモリインスタンス指定ファイルの入力に基づいて前記リダンダンシ回路を組み込んだ第2のネットリストを生成する回路組込部と、
を備えていることを特徴とする。
リダンダンシ回路が組み込まれたネットリスト、セルライブラリ、半導体集積回路のスキャン設計を規定するスキャン設計情報ファイル、および縮退故障のテストであることを指定する縮退故障テストモード設定情報ファイルの入力に基づいて縮退故障テストパターンファイルを生成する縮退故障テストパターン生成部と、
前記ネットリスト、前記セルライブラリ、前記スキャン設計情報ファイル、任意の救済コードを指定する救済コードファイル、遅延故障のテストであることを指定する遅延故障テストモード設定情報ファイル、およびヒューズレジスタインスタンス指定ファイルの入力に基づいて遅延故障テストパターンファイルを生成する遅延故障テストパターン生成部と、
を備えていることを特徴とする。
1a 故障セル
2 冗長セル
3 メモリ回路
4 ヒューズ回路
5 ヒューズレジスタ
6 縮退故障テスト用レジスタ
7 レジスタ選択回路
8a 第1のフリップフロップ
8b 第2のフリップフロップ
9a 第1のユーザ回路
9b 第2のユーザ回路
10a 第1の切替回路
10b 第2の切替回路
11 メモリ迂回回路
11a 迂回配線
11b マルチプレクサ
12 デコード回路
13a〜13f 入力端子
14a〜14c 出力端子
15a〜15h 入力端子
16a〜16d 出力端子
17 BIST回路
18 テスト切替回路
19 比較器
20 保存用レジスタ
21 BIRA回路
30 冗長メモリ情報ファイル
31 リダンダンシ回路ファイル
32 リダンダンシ回路生成部
33 第1のネットリスト
34 テストレジスタ指定ファイル
35 冗長メモリインスタンス指定ファイル
36、36a 第2のネットリスト
37 回路組込部
38 BIST回路ファイル
39 BIRA回路ファイル
40 BIST・BIRA回路生成部
41 BISTピン情報ファイル
42 制御シーケンス情報ファイル
43 BIST制御シーケンスファイル
44 BIRA制御シーケンスファイル
50 ネットリスト
51 セルライブラリ
52 スキャン設計情報ファイル
53 縮退故障テストモード設定情報ファイル
54 縮退故障テストパターンファイル
55 縮退故障テストパターン生成部
56 任意の救済コード
57 遅延故障テストモード設定情報ファイル
58 ヒューズレジスタインスタンス名ファイル
59 遅延故障テストパターンファイル
60 遅延故障テストパターンファイル
100、100a 半導体集積回路
200、200a 設計支援ソフトウェアシステム
300 テストパターン自動生成システム
Claims (5)
- メモリセル、およびこのメモリセルのうち故障が発生した故障セルを回避して救済するための冗長セルを有するメモリ回路と、
前記メモリ回路をテストした結果から得られた前記故障セルを回避し冗長セルを用いる救済コードに基づいて、前記メモリ回路を救済する論理が決定されるヒューズ回路と、
前記ヒューズ回路の出力信号により制御される第1のレジスタと、
縮退故障をテストするためスキャン設計されテスト用の入出力を有する第2のレジスタと、
前記第1のレジスタの出力と前記第2のレジスタの出力とが入力に接続され、遅延故障をテストする場合には前記第1のレジスタの出力信号に切替え、縮退故障をテストする場合には前記第2のレジスタの出力信号に切替て信号を出力するレジスタ選択回路と、
第1のユーザ回路と前記メモリ回路の入力との間に接続され、前記メモリ回路の入力を、前記故障セルが接続された経路を含む第1の信号経路から前記故障セルが接続された経路を回避し前記冗長セルが接続された経路を含む第2の信号経路に切替える第1の切替回路と、
第2のユーザ回路と前記メモリ回路の出力との間に接続され、前記メモリ回路の出力を前記第1の信号経路から前記第2の信号経路に切替える第2の切替回路と、
前記第1の切替回路と前記第2の切替回路との間で前記メモリ回路の入力と出力とに接続され、縮退故障をテストするためのメモリ迂回回路と、
前記レジスタ選択回路の出力に基づいて、前記第1および前記第2の切替回路を制御する信号を出力するデコード回路と、
を備えることを特徴とする半導体集積回路。 - 前記メモリセルをテストするためのテストパターンおよび前記メモリセルの故障を判断するための期待値を出力する組込自己試験(BIST)回路と、
前記第1のユーザ回路の出力信号と前記組込自己試験回路が出力する前記テストパターンとを切替えて、前記第1の切替回路を介して前記メモリ回路に出力するテスト切替回路と、
前記テストパターンの入力に基づいて前記メモリ回路が前記第2の切替回路を介して出力する信号と、前記組込自己試験回路が出力する期待値と、を比較し信号を出力する比較器と、
前記比較器の出力信号に基づいて、前記救済コードを求め保存用レジスタに保存する組込冗長割付(BIRA)回路と、をさらに備え、
前記第2のレジスタは、出力が前記レジスタ選択回路の入力に接続された前記保存用レジスタであることを特徴とする請求項1に記載の半導体集積回路。 - メモリ回路のセル名称及びアドレス幅・ビット幅救済方式の情報が含まれた冗長メモリ情報ファイルの入力に基づいて、リダンダンシ回路ファイルを生成するリダンダンシ回路生成部と、
前記リダンダンシ回路ファイル、前記リダンダンシ回路を組み込む対象となる半導体集積回路の第1のネットリスト、縮退故障テスト用レジスタを指定する縮退故障テスト用レジスタ指定ファイル、および前記メモリ回路の論理的な場所を指定する冗長メモリインスタンス指定ファイルの入力に基づいて前記リダンダンシ回路を組み込んだ第2のネットリストを生成する回路組込部と、
を備えていることを特徴とする設計支援ソフトウェアシステム。 - 前記冗長メモリ情報ファイルの入力に基づいて、前記メモリ回路の故障をテストする組込自己試験(BIST)回路の回路構成を規定するBIST回路ファイルと、前記BIST回路によりテストした結果に基づいて救済コードを求める組込冗長割付(BIRA)回路の回路構成を規定するBIRA回路ファイルと、を生成するBIST・BIRA回路生成部をさらに備え、
前記縮退故障テスト用レジスタ指定ファイルには前記救済コードを保存するための保存用レジスタの名前が指定され、
前記回路組込部は、前記リダンダンシ回路ファイル、前記第1のネットリスト、前記縮退故障テスト用レジスタ指定ファイル、前記BIST回路ファイル、前記BIRA回路ファイル、および所定の信号を入力するための端子の情報を規定したBISTピン情報ファイルの入力に基づいて、前記リダンダンシ回路、前記BIST回路、および前記BIRA回路を組み込んだ第2のネットリストを生成することを特徴とする請求項3に記載の設計支援ソフトウェアシステム。 - リダンダンシ回路が組み込まれたネットリスト、セルライブラリ、半導体集積回路のスキャン設計を規定するスキャン設計情報ファイル、および縮退故障のテストであることを指定する縮退故障テストモード設定情報ファイルの入力に基づいて縮退故障テストパターンファイルを生成する縮退故障テストパターン生成部と、
前記ネットリスト、前記セルライブラリ、前記スキャン設計情報ファイル、任意の救済コードを指定する救済コードファイル、遅延故障のテストであることを指定する遅延故障テストモード設定情報ファイル、およびヒューズレジスタインスタンス指定ファイルの入力に基づいて遅延故障テストパターンファイルを生成する遅延故障テストパターン生成部と、
を備えていることを特徴とするテストパターン自動生成システム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005284429A JP4782524B2 (ja) | 2005-09-29 | 2005-09-29 | 半導体集積回路、設計支援ソフトウェアシステム、および、テストパターン自動生成システム |
US11/526,881 US7577885B2 (en) | 2005-09-29 | 2006-09-26 | Semiconductor integrated circuit, design support software system and automatic test pattern generation system |
US12/503,336 US7797591B2 (en) | 2005-09-29 | 2009-07-15 | Semiconductor integrated circuit, design support software system, and automatic test pattern generation system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005284429A JP4782524B2 (ja) | 2005-09-29 | 2005-09-29 | 半導体集積回路、設計支援ソフトウェアシステム、および、テストパターン自動生成システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007095192A JP2007095192A (ja) | 2007-04-12 |
JP4782524B2 true JP4782524B2 (ja) | 2011-09-28 |
Family
ID=37903191
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005284429A Expired - Fee Related JP4782524B2 (ja) | 2005-09-29 | 2005-09-29 | 半導体集積回路、設計支援ソフトウェアシステム、および、テストパターン自動生成システム |
Country Status (2)
Country | Link |
---|---|
US (2) | US7577885B2 (ja) |
JP (1) | JP4782524B2 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008262630A (ja) * | 2007-04-11 | 2008-10-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路及びメモリ検査方法 |
KR100897273B1 (ko) * | 2007-06-26 | 2009-05-14 | 주식회사 하이닉스반도체 | 반도체 집적 회로의 테스트 모드 설정 장치 및 방법 |
JP4891892B2 (ja) * | 2007-12-27 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置とそのテスト方法 |
US7773438B2 (en) * | 2008-06-06 | 2010-08-10 | Qimonda North America Corp. | Integrated circuit that stores first and second defective memory cell addresses |
US7940582B2 (en) | 2008-06-06 | 2011-05-10 | Qimonda Ag | Integrated circuit that stores defective memory cell addresses |
US8384417B2 (en) * | 2008-09-10 | 2013-02-26 | Qualcomm Incorporated | Systems and methods utilizing redundancy in semiconductor chip interconnects |
JP2011099835A (ja) * | 2009-11-09 | 2011-05-19 | Renesas Electronics Corp | スキャンテスト回路及びスキャンテスト方法 |
KR101143443B1 (ko) * | 2010-03-29 | 2012-05-23 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 리페어 방법 |
JPWO2012140810A1 (ja) * | 2011-04-13 | 2014-07-28 | パナソニック株式会社 | チップ接合部分の冗長救済構造を有する三次元集積回路 |
US8832511B2 (en) * | 2011-08-15 | 2014-09-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Built-in self-test for interposer |
US8612815B2 (en) | 2011-12-16 | 2013-12-17 | International Business Machines Corporation | Asynchronous circuit with an at-speed built-in self-test (BIST) architecture |
US8917566B2 (en) | 2012-04-11 | 2014-12-23 | International Business Machines Corporation | Bypass structure for a memory device and method to reduce unknown test values |
JP5911816B2 (ja) * | 2013-02-26 | 2016-04-27 | 株式会社東芝 | 半導体集積回路装置 |
WO2017143584A1 (en) * | 2016-02-26 | 2017-08-31 | Shenzhen Xpectvision Technology Co., Ltd. | Methods of data output from semiconductor image detector |
US10522236B2 (en) * | 2016-03-25 | 2019-12-31 | Qualcomm Incorporated | Fusebox-based memory repair using redundant memories |
US9715944B1 (en) * | 2016-06-15 | 2017-07-25 | International Business Machines Corporation | Automatic built-in self test for memory arrays |
JP6570608B2 (ja) | 2017-12-21 | 2019-09-04 | キヤノン株式会社 | 検査装置、撮像装置、電子機器および輸送装置 |
US10650906B2 (en) | 2018-08-09 | 2020-05-12 | Synopsys, Inc. | Memory bypass function for a memory |
US11335427B1 (en) * | 2020-11-04 | 2022-05-17 | Elite Semiconductor Microelectronics Technology Inc. | Memory test circuit |
US11587641B2 (en) * | 2021-03-01 | 2023-02-21 | Changxin Memory Technologies, Inc. | Fuse fault repair circuit |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5922077A (en) * | 1996-11-14 | 1999-07-13 | Data General Corporation | Fail-over switching system |
JP2001109784A (ja) * | 1999-10-05 | 2001-04-20 | Mitsubishi Electric Corp | 配置配線最適化方法、および装置、ならびに配置配線の最適化に関するプログラムを記録した記録媒体 |
US6961347B1 (en) * | 2000-06-20 | 2005-11-01 | Hewlett-Packard Development Company, L.P. | High-speed interconnection link having automated lane reordering |
JP4512314B2 (ja) * | 2002-12-24 | 2010-07-28 | パナソニック株式会社 | 半導体装置 |
US7362697B2 (en) * | 2003-01-09 | 2008-04-22 | International Business Machines Corporation | Self-healing chip-to-chip interface |
JP4381014B2 (ja) * | 2003-03-18 | 2009-12-09 | 株式会社ルネサステクノロジ | 半導体集積回路 |
US7320100B2 (en) * | 2003-05-20 | 2008-01-15 | Cray Inc. | Apparatus and method for memory with bit swapping on the fly and testing |
US6928377B2 (en) * | 2003-09-09 | 2005-08-09 | International Business Machines Corporation | Self-test architecture to implement data column redundancy in a RAM |
US7447953B2 (en) * | 2003-11-14 | 2008-11-04 | Intel Corporation | Lane testing with variable mapping |
-
2005
- 2005-09-29 JP JP2005284429A patent/JP4782524B2/ja not_active Expired - Fee Related
-
2006
- 2006-09-26 US US11/526,881 patent/US7577885B2/en active Active
-
2009
- 2009-07-15 US US12/503,336 patent/US7797591B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20070079052A1 (en) | 2007-04-05 |
US20090282285A1 (en) | 2009-11-12 |
JP2007095192A (ja) | 2007-04-12 |
US7577885B2 (en) | 2009-08-18 |
US7797591B2 (en) | 2010-09-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4782524B2 (ja) | 半導体集積回路、設計支援ソフトウェアシステム、および、テストパターン自動生成システム | |
US6343366B1 (en) | BIST circuit for LSI memory | |
US7478301B2 (en) | Partial good integrated circuit and method of testing same | |
KR100265765B1 (ko) | 빌트인 셀프 테스트 회로를 구비한 결함구제회로 및 이를 사용한 결함구제방법 | |
US7333383B2 (en) | Fuse resistance read-out circuit | |
JP4044075B2 (ja) | 半導体集積回路の試験回路及び試験方法 | |
JP5127737B2 (ja) | 半導体装置 | |
JP2010123159A (ja) | 半導体集積回路 | |
US7512001B2 (en) | Semiconductor memory device, test system including the same and repair method of semiconductor memory device | |
JP5611916B2 (ja) | 半導体集積回路 | |
JP2006252702A (ja) | 半導体集積回路装置及びその検査方法 | |
US20110113286A1 (en) | Scan test circuit and scan test method | |
KR20130104732A (ko) | 테스트 회로, 메모리 시스템 및 메모리 시스템의 테스트 방법 | |
US8006143B2 (en) | Semiconductor memory device and semiconductor memory device test method | |
US6504771B2 (en) | Semiconductor device, system, and method of controlling accessing to memory | |
JP4761995B2 (ja) | 半導体集積回路及びそのテスト方法 | |
JP3866345B2 (ja) | 半導体記憶装置及び半導体記憶装置の試験方法 | |
JP4296055B2 (ja) | 半導体集積回路、半導体回路装置及びメモリマクロセル | |
JP4676967B2 (ja) | 半導体集積回路装置 | |
KR100388976B1 (ko) | 메모리용 비아이에스티 회로 | |
KR20050121883A (ko) | 빌트-인 셀프 테스트 회로 및 그를 이용한 패키지 리페어방법 | |
US20120137188A1 (en) | Method and apparatus for testing of a memory with redundancy elements | |
JP2012003792A (ja) | 半導体集積回路及び半導体集積回路の検査方法 | |
JP2005203085A (ja) | 内蔵メモリのフェイルを検出するための半導体テスト装置 | |
JP2009199640A (ja) | メモリテスト回路及び半導体メモリ装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080805 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110520 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110610 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110707 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140715 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140715 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |