JP4891892B2 - 半導体集積回路装置とそのテスト方法 - Google Patents

半導体集積回路装置とそのテスト方法 Download PDF

Info

Publication number
JP4891892B2
JP4891892B2 JP2007336421A JP2007336421A JP4891892B2 JP 4891892 B2 JP4891892 B2 JP 4891892B2 JP 2007336421 A JP2007336421 A JP 2007336421A JP 2007336421 A JP2007336421 A JP 2007336421A JP 4891892 B2 JP4891892 B2 JP 4891892B2
Authority
JP
Japan
Prior art keywords
chip
test
circuit
signal
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007336421A
Other languages
English (en)
Other versions
JP2009156752A (ja
Inventor
一倫 山根
敬之 黒川
勇治 多田
博功 中村
学 北畠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2007336421A priority Critical patent/JP4891892B2/ja
Priority to US12/314,689 priority patent/US8289041B2/en
Priority to CN200810189521.0A priority patent/CN101471142A/zh
Publication of JP2009156752A publication Critical patent/JP2009156752A/ja
Application granted granted Critical
Publication of JP4891892B2 publication Critical patent/JP4891892B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0401—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals in embedded memories
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

本発明は、複数のチップが同一パッケージに搭載された半導体集積回路装置、及びそのテスト方法に関する。
メモリチップやロジックチップ等の複数の機能の異なるチップを１個のパッケージに混載したＳｉＰ（System in Package）構造を採用することで大規模なシステムを実現する半導体集積回路装置が提案されている。ＳｉＰ構造の半導体集積回路装置においては、パッケージサイズの縮小やＰｉｎ数の削減要求等を満たすためにパッケージに設けられる入出力端子数に制限がある。このため、メモリチップに外部から直接アクセスする入出力端子を設けないパッケージが増えてきた。但し、メモリ端子が外部出力されないと、パッケージ組立後にメモリテストを実施することが不可能となってしまう。その回避策としてロジックチップを通してメモリチップをテストする方式がある。
図１０に、従来例に係るロジックチップを通してメモリチップをテストする方式のＳｉＰ型の半導体集積回路装置のブロック図を示す（特許文献１）。従来例に係る半導体集積回路装置は、有機基板（インタポーザ）上に、ロジックチップ５０２とメモリチップ５０３とが搭載されている。
ロジックチップ５０２は、内部回路５０４及びテスト処理回路５０５を内蔵している。メモリチップ５０３は、ＳｉＰ（パッケージ）５０1の外部端子には直接接続されておらず、ロジックチップ５０２からのアクセス要求に応答して、データの入出力を行うように構成されている。
上記テスト処理回路５０５は、図１０に示すようにテスト回路５２１と、高速テスト制御回路５２２とを有する。高速テスト制御回路５２２は、ＳｉＰ５０１において、テスト回路５２１を介してメモリチップ５０３のアクセス端子に接続され、外部端子５２３ｎからメモリチップ５０３のリード及びライト動作を制御し、かつリードデータを観測することでメモリチップ５０３のテストを行う。この高速テスト制御回路５２２は、外部端子５２３ｎとメモリチップ５０３との間において、テスト速度に応じた信号転送レートを選択可能としている。
図１１に、テスト処理回路５０５のブロック図の一部を示す。上述したように、高速テスト制御回路５２２は、外部端子５２３ｎと接続される。そして、外部端子５２３ｎを介して信号Ａが入力される。この信号は、バッファ５３１を介して、ＡＮＤゲート５４２の一方の入力端子に入力される。
さらにＡＮＤゲート５４２の出力信号は、セレクタ５５１の一方の入力端子に直接接続され、もう一方の入力端子には高速テスト調整回路５４７の出力が入力される。セレクタ５５１により、低速テストモードの際は、ＡＮＤゲート５４２の出力信号が選択され、また、高速テストモードの際は、高速テスト調整回路５４７の出力信号が選択される。
さらに、セレクタ５５１の出力信号は、セレクタ５５４の一方の入力端子に供給され、前記セレクタ５５４の他方の入力端子は内部回路５０４からの信号が入力される。テストモードの際には、セレクタ５５１の出力信号を選択し、実動作モードの際には内部回路５０４からの信号を選択出力する。このセレクタ５５４の出力信号は、バッファ５６０を介して、信号Ｂとして、メモリチップ５０３へ出力される。
また、信号Ｂは、メモリチップ５０３から供給され、バッファ５５９を介してＡＮＤゲート５５０の一方の入力端子、及び内部回路５０４に接続される。さらに、ＡＮＤゲート５５０の出力信号は、セレクタ５３９の一方の入力端子に供給され、もう一方の入力端子には高速テスト調整回路５４６の出力信号が供給される。セレクタ５３９により、低速テストモードの際は、ＡＮＤゲート５５０の出力信号が選択され、また、高速テストモードの際は、高速テスト調整回路５４６の出力信号が選択される。
さらに、セレクタ５３９の出力信号は、セレクタ５３７の一方の入力端子に供給され、他方の入力端子には内部回路５０４のユーザモード信号が供給される。テストモード時にはセレクタ５３９の出力が、実動作モードのときには内部回路５０４のユーザモード信号が選択出力される。セレクタ５３７の出力は、バッファ５３０を介して、テスト端子５２３１から出力される。
高速テスト調整回路には、複数のＲｅｔｉｍｉｎｇ用フリップフロップが配設されている。これにより、素子特性変動に因る遅延時間のバラツキを抑制することが可能となる。そして、高速な信号を長距離に渡って伝播することを可能とする。
なお、後述する発明が解決しようとする課題において説明する半導体集積回路装置をアナログレベルで直接モニタする構成が、特許文献２及び３に開示されている。
特開２００７−２５５９８４号公報 図１−３、段落番号００２２−００３８ 特開平５−２３２１８８号公報 特開平６−６９３０８号公報
従来例に係る半導体集積回路装置によれば、パッケージの外部に接続したテスト装置（以下「テスタ」とも云う）からメモリチップまでの経路において、テスト選択用マルチプレクサや、ロジック入出力ドライバを配設することにより、メモリチップの機能性試験を行うことが可能である。換言すると、メモリ入出力の制御、及び観測をＨ（Ｈｉｇｈ）／Ｌ（Ｌｏｗ）論理でテストする事が可能である。
しかしながら、上記特許文献２や３のようにアナログ試験を行うことはできなかった。アナログ試験を行うことにより、製品出荷時にリーク等を検出することが可能となる。また、アナログ試験は、劣化性不良の保証の面からも重要な試験である。
本発明に係る半導体集積回路装置は、内部回路を有する第１のチップと、前記第１のチップを介してのみアクセス可能な第２のチップと、前記第1のチップ内にて前記内部回路と電気的に接続され、外部端子から前記第２のチップにアクセスして前記第２のチップをテストするテスト処理回路と、前記テスト処理回路内にて、前記第２のチップにアクセスする信号の入出力バッファが配設されたテスト回路と、前記テスト処理回路内にて前記入出力バッファを迂回して、前記第１のチップから前記第２のチップに信号を伝送可能なように配設されたバイパス線と、前記入出力バッファを経由する信号伝送経路と、前記バイパス線を経由する信号伝送経路との切り替え手段と、を備えるものである。
本発明に係る半導体集積回路装置によれば、バイパス線を備えているので、第２のチップが第１のチップにのみ接続する構成のＳｉＰ構造の半導体集積回路装置において、第２のチップの機能性試験に加えて、メモリチップのアナログ試験を行うことができる。これにより、不良品の検出をより精度高く行うことが可能となり、信頼性の高い半導体集積回路装置を提供することができる。
本発明に係る第1の態様の半導体集積回路装置のテスト方法は、前記態様の半導体集積回路装置において、前記外部端子から前記バイパス線を介して前記第２のチップの入出力端子のアナログ試験を行うものである。第２のチップに対する機能性試験に加えて、アナログ試験を行うことにより、信頼性の高い半導体集積回路装置のテスト方法を提供することができる。
本発明に係る第２の態様の半導体集積回路装置のテスト方法は、前記態様の半導体集積回路装置において、前記外部端子から信号を入力し、前記入出力バッファを経由する信号伝送経路、及び前記バイパス線を経由する信号伝送経路とを経由させ、前記信号を入力したものとは異なる前記外部端子からアナログレベルで出力信号を検知するものである。第２のチップに対する機能性試験に加えて、アナログレベルで試験を行うことにより、信頼性の高い半導体集積回路装置のテスト方法を提供することができる。
本発明によれば、信頼性の高い半導体集積回路装置及びそのテスト方法を提供することができるという優れた効果を有する。
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。以降の説明において、上記従来例と同一の要素部材には同一の符号を付している。
［実施形態１］
図１に、本実施形態に係るＳｉＰ構造の半導体集積回路装置のブロック図を示す。半導体集積回路装置１０１は、同図に示すように、信号処理などの特定の機能を有する第1のチップたるロジックチップ２と、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）などの第２のチップたるメモリチップ３が同一のパッケージ１に搭載されている。また、パッケージ１は、その外部に設けられた外部装置たるテスタ（不図示）と接続可能なように構成されている。
メモリチップ３へのアクセスは、ロジックチップ２から行われるように構成されている。すなわち、メモリチップ３は、パッケージ１の外部端子には直接接続されておらず、ロジックチップ２からのアクセス要求に応答して、データの入出力を行うように構成されている。なお、図１の例においては、ロジックチップ２とメモリチップ３のアクセス端子のペアが２つである例について説明するが、これは説明の便宜上のものであり、実際には２以上の複数のアクセス端子が存在する。
メモリチップ３内には、不図示のメモリアレイが複数設けられている。そして、メモリアレイの周辺には、各種のメモリ内入出力端子（以下、「メモリ端子」と云う）４１，４２が設けられている。メモリ端子４０は、例えば、アドレス信号、データ信号をメモリ内に入出力させるための端子である。
メモリ端子４１，４２は、それぞれロジックチップ２の対応するメモリ接続用ロジック端子（以下、「メモリ接続用端子」と云う）３１、３２と接続されている（図１参照）。メモリ接続用端子３１は、メモリ端子４１とワイヤやバンプ等を介して接続されている。同様にして、メモリ接続用端子３２は、メモリ端子４２とワイヤやバンプ等を介して接続されている。
ロジックチップ２内には、図１に示すように、内部回路４、テスト処理回路５、テスト回路６、上記メモリ接続用端子３１、３２をはじめとする複数の入出力端子などが配設されている。内部回路４は、ロジックチップ２の本来の機能を実現するための回路であり、ロジックチップ２内においてテスト処理回路５と電気的に接続されている。テスト処理回路５内には、テスト回路６が配設されている。
内部回路４は、テスト処理回路５を介する信号伝送経路の他、テスト処理回路５を経由せずにパッケージ１に設けられた外部端子１３と直接接続されるように構成されている。パッケージ１の外部端子１３と内部回路４は、ロジックチップ２に配設されたロジック制御端子２３を介して接続される。また、内部回路４とテスト処理回路５との間には、テスト処理回路制御線６１が配設されており、当該ラインによりテスト処理回路制御信号が内部回路４からテスト処理回路５に伝送されるように構成されている。また、内部回路４と、テスト処理回路５内に配設されたテスト回路６との間には、テスト回路制御線６２が配設されており、当該ラインによりテスト回路制御信号が内部回路４からテスト回路６に伝送されるように構成されている。なお、図１においては、ロジック制御端子２３、テスト処理回路制御線６１、テスト回路制御線６２が１つ配設されている例を図示しているが、説明の便宜上のものであり、実際には必要な本数が配設されているものとする。
テスト処理回路５内には、前述したようにテスト回路６が配設されている。テスト回路６は、メモリチップ３に対して機能性試験を行う役割を担う。テスト回路６内には、入力ドライバとして機能する複数の入力バッファ、出力ドライバとして機能する出力バッファ、テスト選択用マルチプレクサであるセレクタ回路（以下、「セレクタ」と云う）、フリップフロップ回路（以下、「フリップフロップ」と云う）等が配設されている。このテスト回路６は、メモリ動作試験の出力時にも使用可能なように構成されている。
ロジックチップ２内において、メモリ接続用端子３１，３２は、それぞれ対応する外部接続用ロジック端子（以下、「外部接続用端子」と云う）２１、２２とテスト処理回路５を介して接続されている。外部接続用端子２１、２２は、パッケージ１のそれぞれに対応する外部端子１１、１２に接続されている。外部端子１１、１２は、メモリチップ３内の動作確認テスト時には、例えばテスタ（不図示）のテスタ内端子に接続される。換言すると、外部のテスタ（不図示）が、ロジックチップ２内のテスト処理回路５を介してメモリチップ３と接続可能なように構成されている。
ロジックチップ２からのメモリチップ３へのアクセス動作は、以下のように行われる。すなわち、実動作時には、内部回路４からのメモリアクセス信号が、ロジックチップ２からメモリチップ３に供給されて、メモリチップ３へのアクセス動作が行われる。内部回路４は、入力された信号に応じて所定の動作を行い、信号をテスト処理回路５内のテスト回路６に出力する。メモリチップ３では、各種データ信号が入力されてデータが取り込まれ、データの書き込み動作が行われる。また、ロジックチップ２よりデータの読み出しの命令が転送されると、メモリチップ３では指定されたアドレスよりデータが読み出されて、読み出したデータがロジックチップ２に送出される。
メモリチップ３に対する動作確認のためのテスト時には、テスト信号がテスト処理回路５を介してメモリチップ３に供給されて、ロジックチップ２からメモリチップ３への動作確認のためのテストが行われる。ロジックチップ２内のテスト処理回路５には、テスタ（不図示）からパッケージ１に設けられた外部端子１１、１２を経由して、データ信号、制御コマンド信号等の波形が送られる。
次に、ロジックチップ２内の構成について詳細に説明する。ロジックチップ２内には、ロジックチップ２に配設された端子と接続される第１配線Ｌ１〜第４配線Ｌ４が設けられている。第1配線Ｌ１は、ロジックチップ２内に設けられた外部接続用端子２１からテスト処理回路５内のテスト回路６まで延設されている。同様にして、第２配線Ｌ２は、外部接続用端子２２からテスト回路６まで延設されている。第３配線Ｌ３は、メモリ接続用端子３１からテスト回路６まで延設され、第４配線Ｌ４は、メモリ接続用端子３２からテスト回路６まで延設されている。
第1配線Ｌ１と第３配線Ｌ３とは、テスト回路６内に設けられた入力用分岐配線Ｌ１３、出力用分岐配線Ｌ３１を介して接続されている。同様にして、第２配線Ｌ２と第４配線Ｌ４とは、テスト回路６内に設けられた入力用分岐配線Ｌ２４、出力用分岐配線Ｌ４２を介して接続されている（図１参照）。
さらに、第１配線Ｌ１と第４配線Ｌ４とは、テスト処理回路５内において、バイパス線ＢＬ１４により接続されている。同様にして、第２配線Ｌ２と第３配線Ｌ３とは、テスト処理回路５内において、バイパス線ＢＬ２３により接続されている。２つのバイパス線ＢＬ１４、ＢＬ２３は、テスト回路６内に配設された、信号の振幅を変更する回路である入出力バッファを迂回するように配設されている。詳しくは、後述する。
テスト回路６内に配設された入力用分岐配線Ｌ１３には、第１の入力バッファＩＢ１１、第1のフリップフロップＦ１１、第２のフリップフロップＦ１２、第1のセレクタＳ１１、第１の出力バッファＯＢ１１が、この順に第１配線Ｌ１に近い側から直列に配設されている。同様にして、入力用分岐配線Ｌ２３には、第１の入力バッファＩＢ２１、第1のフリップフロップＦ２１、第２のフリップフロップＦ２２、第1のセレクタＳ２１、第１の出力バッファＯＢ２１が、この順に第２配線Ｌ２に近い側から直列に配設されている。
また、テスト回路６内に配設された出力用分岐配線Ｌ３１には、第２の入力バッファＩＢ１２、第４のフリップフロップＦ１４、第３のフリップフロップＦ１３、第２のセレクタＳ１２、第２の出力バッファＯＢ１２がこの順に第３配線Ｌ３に近い側から直列に配設されている。同様にして、出力用分岐配線Ｌ４２には、第２の入力バッファＩＢ２２、第４のフリップフロップＦ２４、第３のフリップフロップＦ２３、第２のセレクタＳ２２、第２の出力バッファＯＢ２２がこの順に第４配線Ｌ４に近い側から直列に配設されている。
テスト処理回路５内には、第１トランスファ回路５１〜第８トランスファ回路５８の８個のトランスファ回路が配設されている。第１トランスファ回路５１は、第１配線Ｌ１から分岐されるバイパス線ＢＬ１４の分岐点を超えた位置であって、テスト回路６手前の間に配置されている。同様にして、第２トランスファ回路５２は、第２配線Ｌ２から分岐されるバイパス線ＢＬ２３の分岐点を超えた位置であって、テスト回路６手前の間に配置されている。
第３トランスファ回路５３は、第３配線Ｌ３から分岐されるバイパス線ＢＬ２３の分岐点を超えた位置であって、テスト回路６手前の間に配置されている。同様にして、第４トランスファ回路５４は、第４配線Ｌ４から分岐されるバイパス線ＢＬ１４の分岐点を超えた位置であって、テスト回路６手前の間に配置されている。
第５トランスファ回路５５は、バイパス線ＢＬ１４上であって、第１配線Ｌ１からの分岐直後の位置に配置され、第６トランスファ回路５６は、バイパス線ＢＬ１４上であって、第４配線Ｌ４からの分岐直後の位置に配置されている。同様にして、第７トランスファ回路５７は、バイパス線ＢＬ２３上であって、第２配線Ｌ２からの分岐直後の位置に配置され、第８トランスファ回路５８は、バイパス線ＢＬ２３上であって、第３配線Ｌ３からの分岐直後の位置に配置されている。なお、本実施形態１においては、バイパス線ＢＬ１４、ＢＬ２３上にそれぞれ２つのトランスファ回路を配設した例について説明したが、それぞれのバイパス線にトランスファ回路を１つ備える構成としてもよい。
図２に、第１トランスファ回路５１のより詳細な回路図を示す。本実施形態１に係る第１トランスファ回路５１は、前述したように第１配線Ｌ１上に配設されている。第１トランスファ回路５１は、図２に示すように、ＮＭＯＳトランジスタ５１ａとＰＭＯＳトランジスタ５１ｂを有する。第１トランスファ回路５１の近傍には、この第１トランスファ回路５１と接続されるレベルシフタ７０が配設されている。
レベルシフタ７０には、内部回路４から制御信号Ｓ１、Ｓ２が供給されるように構成されている。また、外部接続用端子２１からの信号がレベルシフタ７０のＶａ端子に入力されるように構成されている。同様にして、メモリ接続用端子３１からの信号がレベルシフタ７０のＶｂ端子に入力されるように構成されている。
内部回路４からレベルシフタ７０に入力される制御信号Ｓ１は、トランスファ回路のオン、オフを制御する役割を担う。一方、制御信号Ｓ２は、信号伝送方向を制御する役割を担う。具体的には、制御信号Ｓ２は、外部接続用端子２１側とメモリ接続用端子３１側のどちらをhighレベル信号として捉えるかを選択する。具体例を、表１に示す。
Figure 0004891892
表１に示すように、制御信号Ｓ１が０の場合には、第１トランスファ回路５１はオフ状態、制御信号Ｓ１が１の場合には第１トランスファ回路５１がオン状態となる。第１トランスファ回路５１がオン状態となった場合において、制御信号２が０の場合にはＴＯＵＴ側が外部接続用端子２１から供給される電位Ｖａとなり、ＢＯＵＴ側がＧＮＤの電位となる。逆に、制御信号Ｓ２が１の場合にはＴＯＵＴ側がメモリ接続用端子３１から供給される電位Ｖｂとなり、ＢＯＵＴ側がＧＮＤの電位となる。これにより、制御信号Ｓ１が１の場合であって、かつ制御信号Ｓ２に０が与えられた時には、外部接続用端子２１からメモリ接続用端子３１の方向に信号が伝送され、制御信号Ｓ２に１が与えられた時には、メモリ接続用端子３１から外部接続用端子２１の方向に信号が伝送されるようになる。本実施形態１に係る第２トランスファ回路５２〜第８トランスファ回路５８も、上記第１トランスファ回路５１と同様の構成となっている。
上記構成により、第１トランスファ回路５１〜第８トランスファ回路５８は、それぞれ独立に、信号のオン、オフが制御可能となり、信号伝送経路の切り替え手段として利用される。なお、本実施形態１においては、信号伝送経路の切り替え手段として、トランスファ回路を用いた例について説明したが、これに限定されるものではなく、スイッチング機能を有するものであれば特に限定されずに用いることができる。例えば、１つのトランジスタにより構成してもよい。
テスト回路６内に設けられた第1の入力バッファＩＢ１１は、外部端子１１から入力された外部からの信号を、内部回路４、及びメモリチップ２に送出する役割を担う。第１の入力バッファＩＢ１１は、内部回路４のテスト回路制御線から伝送されるイネーブル信号によりオン、オフ可能に構成されている。第１の入力バッファＩＢ１１からの出力信号は、配線Ｌ１３１を介して内部回路４に供給される。また、第１の入力バッファＩＢ１１からの出力信号は、第１のフリップフロップＦ１１に供給される。さらに、第１の入力バッファＩＢ１１からの出力信号は、配線Ｌ１３２を介して第１のセレクタＳ１１の１番目の入力端子に供給される。
第１の入力バッファＩＢ１１から内部回路４に伝送された信号は、内部回路４内から配線Ｌ１３３を経由して、テスト回路６内の第１のセレクタＳ１１の２番目の入力端子に供給される。また、第１の入力バッファＩＢ１１から第１のフリップフロップＦ１１に供給された信号は、クロック信号に同期してラッチし、後段の第２のフリップフロップＦ１２に供給される。第２のフリップフロップＦ１２は、クロック信号に同期してラッチし、後段の第１のセレクタＳ１１の３番目の入力端子に信号を供給する。なお、クロック信号は、内部回路４のテスト回路制御線を介して供給される。
第１のセレクタＳ１１においては、前記３つの入力端子に入力された信号のうちのどの信号を出力するかが、内部回路４のテスト回路制御線を介して伝送される選択信号によって決定される。そして、選択された信号が第１の出力バッファＯＢ１１に供給される。第1の出力バッファＯＢ１１の出力信号は、メモリ接続用端子３１を経由してメモリ端子４１に供給される。
テスト回路６内に設けられた第２の入力バッファＩＢ１２は、メモリチップ３のメモリ端子４１から出力され、メモリ接続用端子３１から入力された信号を、内部回路４、及び外部端子１１に送出する役割を担う。第２の入力バッファＩＢ１２は、内部回路４のテスト回路制御線から伝送されるイネーブル信号によりオン、オフ可能に構成されている。第２の入力バッファＩＢ１２からの出力信号は、配線Ｌ３１１を介して内部回路４に供給される。また、第２の入力バッファＩＢ１２からの出力信号は、第４のフリップフロップＦ１４に供給される。さらに、第２の入力バッファＩＢ１２からの出力信号は、配線Ｌ３１２を介して第２のセレクタＳ１２の１番目の入力端子に供給される。
第２のセレクタＳ１２においては、前記３つの入力端子に入力された信号のうちのどの信号を出力するかが、内部回路４のテスト回路制御線から伝送される選択信号によって決定される。そして、選択された信号が第２の出力バッファＯＢ１２に供給される。第２の出力バッファＯＢ１２の出力信号は、外部接続用端子２１を経由して外部端子１１に供給される。
第２トランスファ回路５２、第４トランスファ回路５４の間に配設される、第１の入力バッファＩＢ２１、第２の入力バッファＩＢ２２、第１のフリップフロップＦ２１〜第４のフリップフロップＦ２４、第１のセレクタＳ２１、第２のセレクタＳ２２、第１の出力バッファＯＢ２1、第２の出力バッファＯＢ２２も上記と同様の構成となっている。
次に、本実施形態１に係る半導体集積回路装置１０１の動作について図３〜６のブロック図を用いつつ説明する。本実施形態１に係る半導体集積回路装置１０１に備えられたメモリチップ３には、４つの動作モードがある。具体的には、（１）実動作モード、（２）メモリチップの機能性試験モード、（３）アナログ試験モード、（４）アナログレベル試験モードである。
（１）実動作モード
実動作モード時には、内部回路４からのメモリアクセス信号が、ロジックチップ２からメモリチップ３に供給されて、メモリチップ３へのアクセス動作が行われる（図３の点線矢印参照）。実動作モード時には、各トランスファのうち、第１トランスファ回路５１〜第４トランスファ回路５４をオンとし、第５トランスファ回路５５〜第８トランスファ回路５８をオフとする。具体的には、外部端子１１、１２から入力された信号が、それぞれ外部接続用端子２１、２２に供給され、さらにテスト処理回路５、及びテスト回路６に供給される。
テスト回路６の第１の入力バッファＩＢ１１に入力された信号は、配線Ｌ１３１を介して内部回路４に伝送される。そして、入力された信号に応じて、内部回路４内で所定の動作を行い、配線Ｌ１３３を介して出力信号がテスト回路６内の第１のセレクタＳ１１に入力される。実動作モードの際には、この内部回路４からの入力信号が、第1のセレクタＳ１１から出力されて第１の出力バッファＯＢ１１に供給される。第１の出力バッファＯＢ１１からの出力信号は、メモリ接続用端子３１からメモリチップ２内のメモリ端子４１に伝送される。これにより、メモリチップ３へのアクセス動作が行われる。
一方、ロジックチップ２よりデータの読み出し命令が転送されると、メモリチップ３では指定されたアドレスよりデータが読み出されて、読み出したデータがロジックチップ２に送出される（図３の一点鎖線矢印参照）。具体的には、メモリ端子４１から出力された信号が、メモリ接続用端子３１に接続され、さらにテスト処理回路５、及びテスト回路６内に入力されて、第２の入力バッファＯＢ１２の出力が配線Ｌ３１１を介して内部回路４に伝送される。そして、出力された信号に応じて、内部回路４内で所定の動作を行い、配線Ｌ３１３を介して出力信号がテスト回路６内の第２のセレクタＳ１２に供給される。実動作モードの際には、この内部回路４からの入力信号が、第２のセレクタＳ１２から出力されて第２の出力バッファＯＢ１２に供給される。第２の出力バッファＯＢ１２からの出力信号は、外部接続用端子２１から外部端子１１に伝送される。外部接続用端子２２及びメモリ接続用端子３２の間においても、同様の信号経路となる。
（２）機能性試験モード
本実施形態１に係る半導体回路装置１００において、メモリチップの機能性試験を行う際には、外部装置であるテスタ（不図示）から外部端子１１、１２を介してテスト回路６内に信号を供給し、さらにメモリチップ３にアクセスすることにより行われる（図４の点線の経路参照）。機能性試験モード時には、外部端子１１、１２からメモリチップ３にアクセスする信号がテスト回路６内の振幅を変更する入出力バッファを経由する信号伝送経路となるように、第１トランスファ回路５１〜第４トランスファ回路５４をオンとし、第５トランスファ回路５５〜第８トランスファ回路５８をオフとする。
メモリチップ２の機能性試験の際には、テスタ（不図示）から外部端子１１に入力された信号が、外部接続用端子２１に供給され、さらにテスト処理回路５及びテスト回路６内に供給される。テスト回路６内に配設された第１の入力バッファＩＢ１１の出力が第１のフリップフロップＦ１１にラッチされ、その出力が第２のフリップフロップＦ１２にラッチされる。そして、第２のフリップフロップＦ１２の出力信号が第1のセレクタＳ１１の一の入力端子に入力される。また、第１の入力バッファＩＢ１１の出力が、第１のセレクタＳ１１の別の入力端子に入力される。
上記特許文献１のように、高速モードの際には、フリップフロップ回路を経由するルートの信号が第１のセレクタＳ１１に接続されるテスト回路制御信号により選択されて出力される。一方、低速モードの際には、フリップフロップ回路を経由しないルートの信号が第１のセレクタＳ１１に接続されるテスト回路制御信号により選択されて出力される。第１の出力バッファＯＢ１１から第３トランスファ回路５３を介してメモリ接続用端子３１に信号が供給され、さらにメモリチップ３内のメモリ端子４１に伝送される。第２外部端子１２から第２メモリ端子４２の伝送経路も同様である。フリップフロップ回路を図１のように配設することにより、素子特性変動に因る遅延時間のバラツキを抑制することが可能となる。そして、高速な信号を長距離に渡って伝播することを可能とする。
メモリチップ３からの出力信号は、メモリ端子４１、４２から、図４の一点鎖線で示す矢印線の経路により外部端子１１，１２まで接続されている。メモリ端子４１からメモリ接続用端子３１に供給され、さらに第３トランスファ回路５３を介して、第２の入力バッファＢ１２に供給される。そして、高速モードの場合には、第４のフリップフロップＦ１４及び第３のフリップフロップＦ１３に順にラッチされた信号が、第２のセレクタＳ１２にて選択されて出力される。一方、低速モードの際には、フリップフロップ回路を経由しない配線Ｌ３１２を伝送する信号が第２のセレクタＳ１２に接続されるテスト回路制御信号により選択されて第２のセレクタＳ１２から出力される。第２のセレクタＳ１２からの出力信号は、第２の出力バッファＯＢ１２に供給され、第１トランスファ回路５１を介して外部接続用端子２１に信号が供給され、外部端子１１まで伝送される。第２メモリ端子４２から第２外部端子１２への伝送経路も同様である。
上記のような信号伝送経路により、外部装置であるテスタからの信号がロジックチップ２を介してメモリチップ３にアクセスされ、メモリチップ３の機能性試験が行われる。
（３）アナログ試験モード
本実施形態１に係る半導体回路装置１００において、アナログ試験は、外部端子１１、１２からテスト処理回路５内のバイパス線ＢＬ１４、ＢＬ２３を経由してメモリチップ３にアクセスすることにより行われる（図５の点線、及び一点鎖線の経路参照）。アナログ試験モードの際には、外部端子１１、１２からメモリチップ３にアクセスする信号がテスト回路６内の振幅を変更する入出力バッファを迂回する信号伝送経路となるように、第１トランスファ回路５１〜第４トランスファ回路５４をオフとし、第５トランスファ回路５５〜第８トランスファ回路５８をオンとする。信号伝送経路をバイパス線ＢＬ１４、ＢＬ２３経由とすることにより、メモリ端子４１、４２とテスタ（不図示）のドライバ及びコンパレータとを、振幅を変更する回路を介さないで接続することが可能となり、メモリ端子４１、４２のアナログ試験を行うことが可能となる。
アナログ試験は、例えば、外部端子１１から所定の電圧を印加したときに流れる電流量を検知することにより行われる。外部端子１１に印加された所定の電圧は、外部接続用端子２１に供給され、さらにテスト処理回路５に供給される。そして、テスト処理回路５内の第１配線Ｌ１からバイパス線ＢＬ１４を経由して、第４配線Ｌ４に供給される。バイパス線ＢＬ１４には、前述したとおり、第５トランスファ回路５５と第６トランスファ回路５６がオン状態となっている。そして、外部端子１１に印加された所定の電圧は、ロジックチップ２のメモリ接続用端子３２に供給され、さらにメモリ端子４２まで供給される（図５の一点鎖線矢印参照）。このときの電流量がスペック内に入るか否かを判定することにより、不良品を検出することができる。外部端子１２からメモリ端子４１の経路についても同様の試験を行うことができる（図５の点線矢印参照）。
また、アナログ試験は、外部端子１１から所定の信号を伝送したときの波形を検知することによって行うこともできる。この場合、テスト信号を入力する外部端子と、検知する外部端子が必要となる。一例として、外部端子１１を入力側のピンとし、外部端子１２を検知側のピンとする場合について説明する。外部端子１１に印加されたテスト信号は、バイパス線ＢＬ１４を経由して上記ルート（図５中の一点鎖線で示す経路）にてメモリ端子４２に供給される。メモリ端子４２は、不図示の配線にてメモリ端子４１と接続されている。そして、メモリ端子４１に供給された信号を、バイパス線ＢＬ２３を経由して外部端子１２にて検出する。このときの波形の状態がスペック内に入るか否かを判定することにより、不良品を検出することができる。
上記バイパス線ＢＬ１４、ＢＬ２３を経由する信号伝送経路によれば、テスタ（不図示）からメモリチップ３までの経路において、テスト選択用マルチプレクサ（セレクタ）やロジック入出力ドライバ（バッファ）等が配設されていない。従って、ロジックチップとメモリチップとの間の配線のアナログ試験を行うことが可能である。これにより、製品出荷時におけるリーク試験等をはじめとする各種のアナログ試験が可能となる。上記メモリチップの機能試験と併せてアナログ試験を実施することで、信頼性の高い半導体集積回路装置を提供することができる。
（４）アナログレベル試験モード
本実施形態１に係る半導体回路装置１００において、アナログレベル試験は、メモリチップ３に対する入出力ドライバ（バッファ）の性能を試験することにより行われる。なお、ここでいう「アナログレベル試験」とは、Ｈ（Ｈｉｇｈ）／Ｌ（Ｌｏｗ）論理（デジタル信号）の検知をアナログレベルで検知する試験のことをいう。例えば、デジタル信号の場合には０と読み取られる、０．１や０．０５等をアナログの数値として検知する。デジタル信号の場合には良品と判定されるものを、アナログ値で検知して、予め決められた期待値に入るか否かを判定する。これにより、より不良品の検出精度を高めることができる。また、初期状態では正常であっても経時的に劣化することが懸念される製品等を、初期の状態で製品から排除することができる。その結果、高品質の半導体集積回路装置を提供することができる。
本実施形態１に係る出力ドライバ（出力回路）は、テスト回路６内に設けられた第1の出力バッファＯＢ１１、ＯＢ２２の性能を試験することにより行われる。信号伝送経路の一例を、図６の点線で示す。この例においては、外部端子１１が入力されるピンとして機能し、外部端子１２が検知するためのピンとして機能する。アナログレベル試験を行う際には、外部端子１１からのアクセス信号が、テスト回路６内の第1の出力バッファＯＢ１１を経由して、外部端子１２にて検知されるように、第1トランスファ回路５１、第３トランスファ回路５３、第７トランスファ回路５７、第８トランスファ回路５８をオンとし、残りの第２トランスファ回路５２、第４トランスファ回路５４〜第６トランスファ回路５６の４つをオフとする。
具体的には、外部端子１１から入力された信号が、外部接続用端子２１に供給され、さらにテスト処理回路５及びテスト回路６に供給される。テスト回路６内に配設された第１のバッファＩＢ１１の出力信号は、第１のセレクタＳ１１にて高速モードが選択される。すなわち、第１のセレクタＳ１１の出力が、第１のバッファＩＢ１１からの出力信号が、第１のフリップフロップＦ１１、第２のフリップフロップＦ１２を経由したものとなる。そして、第１のセレクタＳ１１からの出力信号が第1の出力バッファＯＢ１１に供給される。第３トランスファ回路５３、バイパス線ＢＬ２３の第８トランスファ回路５８及び第７トランスファ回路５７を経由して外部接続用端子２２に供給され、外部端子１２から信号が検知される。
外部端子１２から検知された信号は、セレクタ回路やバッファ回路等の振幅を変更する回路を経由しているので、Ｈｉｇｈ又はＬｏｗのデジタル信号となる。但し、ここでは、０又は１のデジタル信号として検知するのではなく、上述したようにアナログレベルで検知する。そして、このアナログ値がスペック内に入るか否かを判定し、ロジック出力ドライバである第１の出力バッファＯＢ１１の性能の良否を判定する。
また、図６の一点鎖線の矢印で示す経路にて、外部端子１２から入力した信号を外部端子１１により検知することにより、ロジック入力ドライバである第２の入力バッファＩＢ１２の性能の良否を判定することができる。この場合には、外部端子１２を入力ピン、外部端子１１を検知ピンとして用いる。具体的には、外部端子１２から入力された信号が、外部接続用端子２２に供給され、第７トランスファ回路５７、第８トランスファ回路５８、第３トランスファ回路５３を経由して、テスト回路６内に配設された第２のバッファＩＢ１２に供給される。そして、第２のバッファＩＢ１２の出力が、この例においては、第４のフリップフロップＦ１４、第３のフリップフロップＦ１３を経由した信号が第２のセレクタＳ１２にて選択されて出力される。そして、第２のセレクタＳ１２からの出力信号が第２の入力バッファＩＢ１２に供給され、第１トランスファ回路５１を経由して外部接続用端子２１に供給され、外部端子１１から信号が検知される。このアナログ値がスペック内に入るか否かを判定することにより、第２の入力バッファＩＢ１２の性能をテストすることが可能となる。
バイパス線ＢＬ１４は、前述したようにロジックチップ２内の外部接続用端子２１とメモリ接続用端子３２とを接続する。これにより、メモリチップの機能性試験のときに外部接続端子２１から伝送されるメモリ接続用端子３１とは異なる端子間に信号が伝送される。バイパス線ＢＬ２３においても同様である。その結果、上記構成のアナログレベル試験を実施することが可能となる。
本実施形態１によれば、ロジックチップ２とメモリチップ３を同一パッケージに搭載したＳｉＰ構造の半導体集積回路装置において、メモリチップ３の機能性試験に加えて、アナログ試験、及びアナログレベル試験を行うことができるので、信頼性の高い半導体集積回路装置を提供することができる。
上記実施形態１においては、メモリチップ３とロジックチップ２を同一パッケージに搭載したＳｉＰ構造の半導体集積回路の例について説明したが、複数のチップを同一パッケージに搭載し、第２のチップを第１のチップを介して動作試験する半導体集積回路全般において、本件発明の適用が可能である。
［実施形態２］
次に、上記実施形態１とは異なる半導体集積回路装置の一例について説明する。なお、以降の図において、上記実施形態１と同一の要素部材には同一の符号を付し、適宜その説明を省略する。
本実施形態２に係る半導体集積回路装置は、以下の点を除き、上記実施形態１に係る半導体集積回路装置と基本的な構成が同じである。すなわち、上記実施形態１においては、ロジックチップ２の外部接続用端子２１、２２とメモリ接続用端子３１，３２は、機能性試験とアナログ試験とで異なる端子間に信号が伝送されるように配設されていたのに対し、本実施形態２においては、機能性試験とアナログ試験とで同一の前記端子間に信号が伝送されるように配設されている点において相違する。また、レベルシフタに供給される信号の種類が上記実施形態１と相違する。
図７に、本実施形態２に係る半導体集積回路装置１０２のブロック図を示す。本実施形態２において、バイパス線は、２本配設されている。具体的には、バイパス線ＢＬ１３、ＢＬ２４である。バイパス線ＢＬ１３は、テスト処理回路５内において、テスト回路６に配設された振幅を変更する入出力バッファを迂回するように、かつその端部において第1配線Ｌ１と第３配線Ｌ３とに接続されるように構成されている。同様にして、バイパス線ＢＬ２４は、テスト処理回路５内において、テスト回路６に配設された振幅を変更する入出力バッファを迂回するように、かつその端部において第２配線Ｌ２と第４配線Ｌ４とに接続されるように構成されている。バイパス線ＢＬ１３には、第５トランスファ回路５５と第８トランスファ回路５８が配設されている。同様にして、バイパス線ＢＬ２４には、第６トランスファ回路５６と第７トランスファ回路５７が配設されている。
図８に、本実施形態２に係る第１トランスファ回路５１のより詳細な回路図を示す。本実施形態２に係る第１トランスファ回路５１は、上記実施形態１と同様に第１配線Ｌ１上に配設されている。第１トランスファ回路５１の構成は上記実施形態１と同様である。但し、この第１トランスファ回路５１と接続されるレベルシフタ１７０に供給される信号線の種類が異なる。
レベルシフタ１７０には、内部回路４から制御信号Ｓ１が供給されるように構成されている。また、制御信号Ｓ２を内部回路４から供給する代わりに、パッケージ１に配設された外部端子１１４（図７参照）からモードに応じた電位Ｖｅｘが供給されるように構成されている。外部接続用端子２１からの信号がレベルシフタ１７０のＶａ端子に入力される構成、及びメモリ接続用端子３１からの信号がレベルシフタ１７０のＶｂ端子に入力される構成は、上記実施形態１と同様である。
内部回路４からレベルシフタ１７０に入力される制御信号Ｓ１は、上記実施形態１と同様にトランスファのオン、オフを制御する役割を担う。一方、外部端子１１４から供給されるＶｅｘ電位は、動作モードに応じて一定の電位を供給する。具体例を表２に示す。
Figure 0004891892
表２に示すように、制御信号Ｓ１が０の場合には、第１トランスファ回路５１はオフ状態、制御信号Ｓ１が１の場合には第１トランスファ回路５１がオン状態となる。第１トランスファ回路５１がオン状態となった場合において、ＴＯＵＴ側が外部端子１１４から供給される電位Ｖｅｘとなり、ＢＯＵＴ側がＧＮＤの電位となる。動作モードに応じて供給する電位Ｖｅｘの値を変えることにより、信号伝送方向を可変に構成することができる。
本実施形態２に係る第２トランスファ回路５２〜第８トランスファ回路５８も、図８に示す構成のレベルシフタ１７０が接続されている。上記構成により、第１トランスファ回路５１〜第８トランスファ回路５８は、それぞれ独立に、信号のオン、オフが制御可能となり、信号伝送経路の切り替え手段として利用される。
本実施形態２に係る半導体集積回路装置１０２の実動作モード、メモリチップの機能性試験モードは、上記実施形態１と同様の経路にて実施される。一方、アナログ試験モードに関しては、バイパス線ＢＬ１３、ＢＬ２４を用いて行われる（図７中の点線の経路参照）。アナログ試験モードの際には、外部端子１１、１２からメモリチップ３にアクセスする信号がテスト回路６内の振幅を変更する入出力バッファを迂回する信号伝送経路となるように、第１トランスファ回路５１〜第４トランスファ回路５４をオフとし、第５トランスファ回路５５〜第８トランスファ回路５８をオンとする。
アナログ試験は、例えば、図７中の点線矢印に示すように、外部端子１１から所定の電圧を印加したときに流れる電流量を検知することにより行われる。外部端子１１に印加された所定の電圧は、外部接続用端子２１に供給され、さらにテスト処理回路５に供給される。そして、テスト処理回路５内の第１配線Ｌ１からバイパス線ＢＬ１３を経由して、第２配線Ｌ２に供給される。バイパス線ＢＬ１３には、前述したとおり、第５トランスファ回路５５と第８トランスファ回路５８がオン状態となっている。そして、ロジックチップ２のメモリ接続用端子３１に電圧が供給され、さらにメモリ端子４１まで電圧が供給される。このときの流れる電流量がスペック内に入るか否かを判定することにより、不良品を検出することができる。同様にして、外部端子１２からメモリ端子４２の経路のアナログ試験を行うことができる（図７中の一点鎖線矢印参照）。
また、アナログ試験は、外部端子１１から所定の信号を伝送したときの波形を検知することによって行うこともできる。この場合、テスト信号を入力する外部端子と、検知する外部端子が必要となる。一例として、外部端子１１を入力側のピンとし、外部端子１２を検知側のピンとする場合について説明する。外部端子１１に印加されたテスト信号は、バイパス線ＢＬ１３を経由して上記ルート（図７中の点線で示す経路）にてメモリ端子４１に供給される。メモリ端子４１は、不図示の配線にてメモリ端子４２と接続されている。そして、メモリ端子４２に供給された信号を、バイパス線ＢＬ２４を経由して外部端子１２にて検出する。このときの波形の状態がスペック内に入るか否かを判定することにより、不良品を検出することができる。
上記バイパス線を経由する信号伝送経路によれば、テスタ（不図示）からメモリチップ３までの経路において、テスト選択用マルチプレクサ（セレクタ）やロジック入出力ドライバ（バッファ）等が配設されていない。従って、ロジックチップとメモリチップとの間の配線のアナログ試験を行うことが可能である。これにより、製品出荷時におけるリーク試験等をはじめとする各種のアナログ試験が可能となる。
本実施形態２に係る半導体集積回路装置１０２によれば、メモリチップの機能性試験に加えて、メモリチップのアナログ試験を行うことができるので、不良品の検出をより精度高く行うことが可能となる。その結果、信頼性の高い半導体集積回路装置を提供することができる。
［実施形態３］
本実施形態３に係る半導体集積回路装置は、以下の点を除き、上記実施形態１に係る半導体集積回路装置と基本的な構成が同じである。すなわち、上記実施形態１においては、メモリチップ３とロジックチップ２を結ぶ２つのペアの端子間において、互いにクロスするようにバイパス線を設けていたのに対し、本実施形態３においては、メモリチップ３とロジックチップ２を結ぶ３つのペアの端子間において、バイパス線を設けている点において相違する。
図９に、本実施形態３に係る半導体集積回路装置のテスト回路２０６のブロック図を示す。本実施形態３においては、バイパス線は、３本配設されている。具体的には、バイパス線ＢＬ１６、ＢＬ２３、ＢＬ５４である。バイパス線ＢＬ１６は、テスト処理回路５内において、テスト回路６に配設された振幅を変更する入出力バッファを迂回するように、かつその端部において第1配線Ｌ１と第６配線Ｌ６とに接続されるように構成されている。同様にして、バイパス線ＢＬ２３は、テスト処理回路５内において、テスト回路６に配設された振幅を変更する入出力バッファを迂回するように、かつその端部において第２配線Ｌ２と第３配線Ｌ３とに接続されるように構成されている。また、バイパス線ＢＬ５４は、テスト処理回路５内において、テスト回路６に配設された振幅を変更する入出力バッファを迂回するように、かつその端部において第５配線Ｌ５と第４配線Ｌ４とに接続されるように構成されている。
バイパス線ＢＬ１６には、第５トランスファ回路５５と第１３トランスファ回路２５５が配設されている。同様にして、バイパス線ＢＬ２３には、第６トランスファ回路５６と第７トランスファ回路５７が配設されている。また、バイパス線ＢＬ５４には、第１１トランスファ回路２５３と第１２トランスファ回路２５４が配設されている。また、第９トランスファ回路２５１が、第５配線Ｌ５から分岐されるバイパス線ＢＬ５４の分岐点以降であって、テスト回路２０６手前の間に配置されている。同様にして、第１０トランスファ回路２５２が、第６配線Ｌ６から分岐されるバイパス線ＢＬ１６の分岐点以降であって、テスト回路２０６手前の間に配置されている。
本実施形態３に係る半導体集積回路装置の実動作モード、メモリチップの機能性試験モード、メモリチップのアナログ試験モード、メモリチップにアクセスする特性を評価するアナログレベル試験モードは、上記実施形態１と同様の方法にて実施することができる。本実施形態３に係る半導体集積回路装置によれば、メモリチップとロジックチップとを結ぶ端子数のペアが奇数の場合であっても、メモリチップの機能性試験とは異なる信号伝送経路の端子間にバイパス線を設け、上記実施形態１と同様の試験を行い、同様の効果を得ることができる。
実施形態１に係る半導体集積回路装置の模式的ブロック図。 実施形態１に係るトランスファ回路及びその近傍のブロック図。 実施形態１に係るメモリチップにアクセスする実動作モードの信号伝送経路を説明するためのブロック図。 実施形態１に係るメモリチップの機能性試験モードの信号伝送経路を説明するためのブロック図。 実施形態１に係るメモリチップのアナログ試験の信号伝送経路を説明するためのブロック図。 実施形態１に係るメモリチップへの出力回路の特性をアナログレベル試験する際の信号伝送経路を説明するためのブロック図。 実施形態２に係る半導体集積回路装置の模式的ブロック図。 実施形態２に係るトランスファ回路及びその近傍のブロック図。 実施形態３に係る半導体集積回路装置の模式的ブロック図。 従来例に係る半導体集積回路装置の模式的ブロック図。 従来例に係るテスト処理回路の模式的ブロック図。
符号の説明
１ パッケージ
２ ロジックチップ
３ メモリチップ
４ ロジック回路
５ テスト処理回路
６ テスト回路
１１、１２、１３、２２３ 外部端子
２１、２２ 外部接続用端子
２３ ロジック制御端子
３１、３２、２３３ メモリ接続用端子
４１、４２ メモリ端子
５１ 第１トランスファ回路
５２ 第２トランスファ回路
５３ 第３トランスファ回路
５４ 第４トランスファ回路
５５ 第５トランスファ回路
５６ 第６トランスファ回路
５７ 第７トランスファ回路
５８ 第８トランスファ回路
６１ テスト処理回路制御線
６２ テスト回路制御線
７０，１７０ レベルシフタ
１０１、１０２ 半導体集積回路装置
２５１ 第９トランスファ回路
２５２ 第１０トランスファ回路
２５３ 第１１トランスファ回路
２５４ 第１２トランスファ回路
２５５ 第１３トランスファ回路

Claims (6)

  1. 内部回路を有する第１のチップと、
    前記第１のチップを介してのみアクセス可能な第２のチップと、
    前記第1のチップ内にて前記内部回路と電気的に接続され、外部端子から前記第２のチップにアクセスして前記第２のチップをテストするテスト処理回路と、
    前記テスト処理回路内にて、前記第２のチップにアクセスする信号の入出力バッファが配設されたテスト回路と、
    前記テスト処理回路内にて前記入出力バッファを迂回して、前記第１のチップから前記第２のチップに信号を伝送可能なように配設されたバイパス線と、
    前記入出力バッファを経由する信号伝送経路と、前記バイパス線を経由する信号伝送経路との切り替え手段と、を備える半導体集積回路装置。
  2. 前記バイパス線を経由する信号伝送経路と、前記入出力バッファを経由する信号伝送経路とで、前記第２のチップへアクセスする前記第１のチップの端子が異なるように前記バイパス線が配設されていることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記信号伝送経路の切り替え手段が、トランスファ回路であり、
    当該トランスファ回路は、前記テスト処理回路内であって、前記テスト回路の前段、及び後段と、
    前記バイパス線とにそれぞれ配設されていることを特徴とする請求項１又は２に記載の半導体集積回路装置。
  4. 前記第１のチップがロジックチップであり、前記第２のチップがメモリチップであることを特徴とする請求項１、２又は３のいずれか1項に記載の半導体集積回路装置。
  5. 半導体集積回路装置のテスト方法であって、
    内部回路を有する第１のチップと、
    前記第１のチップを介してのみアクセス可能な第２のチップと、
    前記第1のチップ内にて前記内部回路と電気的に接続され、外部端子から前記第２のチップにアクセスして前記第２のチップをテストするテスト処理回路と、
    前記テスト処理回路内にて、前記第２のチップにアクセスする信号の入出力バッファが配設されたテスト回路と、
    前記テスト処理回路内にて前記入出力バッファを迂回して、前記第１のチップから前記第２のチップに信号を伝送可能なように配設されたバイパス線と、
    前記入出力バッファを経由する信号伝送経路と、前記バイパス線を経由する信号伝送経路との切り替え手段と、を備える前記半導体集積回路装置において、
    前記外部端子から前記バイパス線を介して前記第２のチップの入出力端子のアナログ試験を行う半導体集積回路装置のテスト方法。
  6. 半導体集積回路装置のテスト方法であって、
    内部回路を有する第１のチップと、
    前記第１のチップを介してのみアクセス可能な第２のチップと、
    前記第1のチップ内にて前記内部回路と電気的に接続され、外部端子から前記第２のチップにアクセスして前記第２のチップをテストするテスト処理回路と、
    前記テスト処理回路内にて、前記第２のチップにアクセスする信号の入出力バッファが配設されたテスト回路と、
    前記テスト処理回路内にて前記入出力バッファを迂回して、前記第１のチップから前記第２のチップに信号を伝送可能なように配設されたバイパス線と、
    前記入出力バッファを経由する信号伝送経路と、前記バイパス線を経由する信号伝送経路との切り替え手段と、を備える前記半導体集積回路装置において、
    前記外部端子から信号を入力し、
    前記入出力バッファを経由する信号伝送経路、前記バイパス線を経由する信号伝送経路とを経由させ、
    前記信号を入力したものとは異なる前記外部端子からアナログレベルで出力信号を検知する半導体集積回路装置のテスト方法。
JP2007336421A 2007-12-27 2007-12-27 半導体集積回路装置とそのテスト方法 Expired - Fee Related JP4891892B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007336421A JP4891892B2 (ja) 2007-12-27 2007-12-27 半導体集積回路装置とそのテスト方法
US12/314,689 US8289041B2 (en) 2007-12-27 2008-12-15 Semiconductor integrated circuit device which has first chip and second chip accessed via the first chip and test method thereof
CN200810189521.0A CN101471142A (zh) 2007-12-27 2008-12-29 半导体集成电路器件及其测试方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007336421A JP4891892B2 (ja) 2007-12-27 2007-12-27 半導体集積回路装置とそのテスト方法

Publications (2)

Publication Number Publication Date
JP2009156752A JP2009156752A (ja) 2009-07-16
JP4891892B2 true JP4891892B2 (ja) 2012-03-07

Family

ID=40797407

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007336421A Expired - Fee Related JP4891892B2 (ja) 2007-12-27 2007-12-27 半導体集積回路装置とそのテスト方法

Country Status (3)

Country Link
US (1) US8289041B2 (ja)
JP (1) JP4891892B2 (ja)
CN (1) CN101471142A (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7898286B2 (en) * 2009-02-11 2011-03-01 International Business Machines Corporation Critical path redundant logic for mitigation of hardware across chip variation
US8694844B2 (en) 2010-07-29 2014-04-08 Texas Instruments Incorporated AT speed TAP with dual port router and command circuit
JP5832535B2 (ja) * 2010-07-29 2015-12-16 日本テキサス・インスツルメンツ株式会社 アット・スピード・テストアクセスポート動作の改善
CN104237772A (zh) * 2013-06-24 2014-12-24 英业达科技有限公司 除错系统
KR102103865B1 (ko) * 2013-11-05 2020-04-24 에스케이하이닉스 주식회사 반도체 시스템
US9304163B2 (en) * 2013-11-07 2016-04-05 Qualcomm Incorporated Methodology for testing integrated circuits
KR20160034698A (ko) * 2014-09-22 2016-03-30 에스케이하이닉스 주식회사 반도체장치 및 이를 포함하는 반도체시스템
KR20160068546A (ko) * 2014-12-05 2016-06-15 에스케이하이닉스 주식회사 반도체 장치의 입력 회로 및 이를 이용한 반도체 시스템
CN105679372B (zh) * 2015-12-31 2017-03-22 湖南国科微电子股份有限公司 一种系统级封装结构及用于该结构的闪存裸片测试方法
US10313157B2 (en) * 2017-04-25 2019-06-04 Realtek Semiconductor Corp. Apparatus and method for multiplexing multi-lane multi-mode data transport
US11398287B2 (en) * 2020-03-24 2022-07-26 Sandisk Technologies Llc Input/output circuit internal loopback
US11313903B2 (en) * 2020-09-30 2022-04-26 Analog Devices, Inc. Pin driver and test equipment calibration
CN113884862B (zh) * 2021-12-03 2022-02-22 北京壁仞科技开发有限公司 芯片及芯片测试方法
CN113884863B (zh) * 2021-12-03 2022-02-22 北京壁仞科技开发有限公司 芯片及芯片测试方法
CN114356843B (zh) * 2022-03-21 2022-07-22 新华三半导体技术有限公司 一种芯片内部信号的处理方法及芯片

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900003884A (ko) * 1988-08-12 1990-03-27 미다 가쓰시게 대규모 반도체 집적회로 장치
JPH03279880A (ja) * 1990-03-28 1991-12-11 Matsushita Electric Ind Co Ltd 検査機能付集積回路素子
JPH04250644A (ja) * 1991-01-25 1992-09-07 Nec Corp マルチチップ実装ｉｃ
JP2927095B2 (ja) 1992-02-20 1999-07-28 日本電気株式会社 半導体集積回路の試験回路
JPH0669308A (ja) 1992-04-27 1994-03-11 Nec Corp 半導体装置
JP3031225B2 (ja) * 1995-12-22 2000-04-10 日本電気株式会社 マルチｉｃチップ実装回路
JP3502033B2 (ja) * 2000-10-20 2004-03-02 沖電気工業株式会社 テスト回路
JP2003004808A (ja) * 2001-06-19 2003-01-08 Nec Corp 半導体装置および半導体装置のテスト方法
TW556333B (en) * 2001-09-14 2003-10-01 Fujitsu Ltd Semiconductor device
JP2005300485A (ja) * 2004-04-16 2005-10-27 Renesas Technology Corp 半導体装置
US7617425B2 (en) * 2005-06-27 2009-11-10 Logicvision, Inc. Method for at-speed testing of memory interface using scan
KR100690922B1 (ko) * 2005-08-26 2007-03-09 삼성전자주식회사 반도체 소자 패키지
JP4782524B2 (ja) 2005-09-29 2011-09-28 株式会社東芝 半導体集積回路、設計支援ソフトウェアシステム、および、テストパターン自動生成システム
JP4949707B2 (ja) * 2006-03-22 2012-06-13 ルネサスエレクトロニクス株式会社 半導体装置及びそのテスト方法
JP5006723B2 (ja) * 2007-07-09 2012-08-22 ルネサスエレクトロニクス株式会社 半導体集積回路装置とそのテスト方法

Also Published As

Publication number Publication date
JP2009156752A (ja) 2009-07-16
US20090167337A1 (en) 2009-07-02
US8289041B2 (en) 2012-10-16
CN101471142A (zh) 2009-07-01

Similar Documents

Publication Publication Date Title
JP4891892B2 (ja) 半導体集積回路装置とそのテスト方法
KR101605747B1 (ko) 물리적으로 공유된 데이터 패스를 구비하는 반도체 메모리 장치 및 이에 대한 테스트 장치
US7859293B2 (en) Semiconductor integrated circuit
US20060179373A1 (en) Device and method for JTAG test
JPWO2007097053A1 (ja) 半導体集積回路とその検査方法
US8488393B2 (en) Semiconductor memory device and test method thereof
US8356214B2 (en) Internal signal monitoring device in semiconductor memory device and method for monitoring the same
US8238180B2 (en) Semiconductor memory apparatus
US8171358B2 (en) Semiconductor device and method for driving the same
KR20100055036A (ko) 컴팩트 테스트 회로 및 그를 갖는 집적 회로
JP2008299925A (ja) 半導体メモリ
US7257752B2 (en) Circuit and method for performing built-in self test and computer readable recording medium for storing program thereof
JPH0749368A (ja) 半導体集積回路
US20090254784A1 (en) Semiconductor memory device and system using semiconductor memory device
JP4618598B2 (ja) 半導体装置
US9761288B2 (en) Memory circuit and stack type memory system including the same
JP2006058273A (ja) 半導体集積回路
US7251772B2 (en) Circuit arrangement having a number of integrated circuit components on a carrier substrate and method for testing a circuit arrangement of this type
KR100898029B1 (ko) 반도체 테스트 장치 및 테스트 방법
US8036055B2 (en) Semiconductor storage device
KR100194201B1 (ko) 반도체 메모리 장치의 테스트 회로
KR100494323B1 (ko) 반도체 메모리 장치 및 이를 이용한 데이터 출력 방법
KR101522292B1 (ko) 메모리 테스트 동시 판정 시스템
US7765448B2 (en) Clock signal distributing circuit, information processing device and clock signal distributing method
KR0164397B1 (ko) 데이타 변경회로를 구비한 반도체 메모리장치의 멀티 비트 테스트 회로

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100806

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111125

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111206

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111216

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141222

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees