JPH0669308A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0669308A JPH0669308A JP4107165A JP10716592A JPH0669308A JP H0669308 A JPH0669308 A JP H0669308A JP 4107165 A JP4107165 A JP 4107165A JP 10716592 A JP10716592 A JP 10716592A JP H0669308 A JPH0669308 A JP H0669308A
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- input
- pad
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Abstract
(57)【要約】
【目的】マルチチップ半導体装置における半導体チップ
のテスト手段の効率化 【構成】ＬＳＩ５１とＬＳＩ５２を接続する配線ｂに接
続されるトランスファゲート４２と４５、配線ｄに接続
されるトランスファゲート４７、ＬＳＩ５１とＬＳＩ５
３を接続する配線ａに接続されるトランスファゲート４
１と４４、ＬＳＩ５１〜ＬＳＩ５３を接続する配線ｃに
接続されるトランスファゲート４３，４６，４８をテス
トモードパッド３１〜３３の入力により該トランスファ
ゲートをオン，オフさせるセレクタ６２で制御し、配線
ａまたはｂからテストパッド２１、配線ｃから入出力パ
ッド１１、配線ｄから入出力パッド１２への経路を時分
割で形成し、ＬＳＩ５１〜５３を個々にテストする。
のテスト手段の効率化 【構成】ＬＳＩ５１とＬＳＩ５２を接続する配線ｂに接
続されるトランスファゲート４２と４５、配線ｄに接続
されるトランスファゲート４７、ＬＳＩ５１とＬＳＩ５
３を接続する配線ａに接続されるトランスファゲート４
１と４４、ＬＳＩ５１〜ＬＳＩ５３を接続する配線ｃに
接続されるトランスファゲート４３，４６，４８をテス
トモードパッド３１〜３３の入力により該トランスファ
ゲートをオン，オフさせるセレクタ６２で制御し、配線
ａまたはｂからテストパッド２１、配線ｃから入出力パ
ッド１１、配線ｄから入出力パッド１２への経路を時分
割で形成し、ＬＳＩ５１〜５３を個々にテストする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
実装される半導体チップのテスト手段、その中でも半導
体チップを個々に検査するためのテスト回路を含むマル
チチップ半導体装置の半導体基板に関する。
実装される半導体チップのテスト手段、その中でも半導
体チップを個々に検査するためのテスト回路を含むマル
チチップ半導体装置の半導体基板に関する。
【０００２】
【従来の技術】従来、この種のマルチチップ半導体装置
（以下マルチチップモジュール）は、図７のような断面
構造を有していた。図７において、シリコン基板（以下
Ｓｉ基板）１００上に、絶縁層としてシリコン酸化膜
（以下Ｓｉ酸化膜）１０１が形成され、１層アルミ配線
１０２，２層アルミ配線１０３，３層アルミ配線１０４
と、それらの絶縁を行う絶縁層としてのポリイミド１０
９とが積層されて、配線パターンを形成している。さら
に半導体チップ（以下ＬＳＩチップ）１０８を接続する
ための半導体接続バンプ（以下バンプパッド）１０５が
形成されている。一方、Ｓｉ基板１００上に接続される
ＬＳＩチップ１０８には、ＬＳＩチップ１０８の信号線
を取り出すボンディングパッド１０７が設けられてお
り、その上に絶縁層としてのポリイミド１１１が積層さ
れ、ボンディングパッド１０７と接続された下地メタル
１０６が形成されている。
（以下マルチチップモジュール）は、図７のような断面
構造を有していた。図７において、シリコン基板（以下
Ｓｉ基板）１００上に、絶縁層としてシリコン酸化膜
（以下Ｓｉ酸化膜）１０１が形成され、１層アルミ配線
１０２，２層アルミ配線１０３，３層アルミ配線１０４
と、それらの絶縁を行う絶縁層としてのポリイミド１０
９とが積層されて、配線パターンを形成している。さら
に半導体チップ（以下ＬＳＩチップ）１０８を接続する
ための半導体接続バンプ（以下バンプパッド）１０５が
形成されている。一方、Ｓｉ基板１００上に接続される
ＬＳＩチップ１０８には、ＬＳＩチップ１０８の信号線
を取り出すボンディングパッド１０７が設けられてお
り、その上に絶縁層としてのポリイミド１１１が積層さ
れ、ボンディングパッド１０７と接続された下地メタル
１０６が形成されている。
【０００３】このように加工されたＬＳＩチップ１０８
と、Ｓｉ基板１００とを、半田バンプ１１０で接続する
ことにより、マルチチップモジュールが構成される。こ
こで示したマルチチップモジュールは、フリップチップ
方式と呼ばれるものであるが、これ以外にも種々の方式
がある。
と、Ｓｉ基板１００とを、半田バンプ１１０で接続する
ことにより、マルチチップモジュールが構成される。こ
こで示したマルチチップモジュールは、フリップチップ
方式と呼ばれるものであるが、これ以外にも種々の方式
がある。
【０００４】図８は、図７のＳｉ基板の配線パターンを
表した平面図である。このＳｉ基板１００上には、図面
中にＬＳＩ１〜ＬＳＩ３とマークされている部分に、Ｌ
ＳＩチップを３個接続できるようになっている。Ｓｉ基
板１００上に入出力パッド１１６とＬＳＩチップ接続用
に実装するＬＳＩチップのボンディングパッド座標に一
致したバンプパッド１０５がレイアウトされ、入出力パ
ッド１１６とバンプパッド１０５とが配線（図７の１，
２，３層アルミニウム配線層１０２〜１０４で構成され
る）で接続されている。
表した平面図である。このＳｉ基板１００上には、図面
中にＬＳＩ１〜ＬＳＩ３とマークされている部分に、Ｌ
ＳＩチップを３個接続できるようになっている。Ｓｉ基
板１００上に入出力パッド１１６とＬＳＩチップ接続用
に実装するＬＳＩチップのボンディングパッド座標に一
致したバンプパッド１０５がレイアウトされ、入出力パ
ッド１１６とバンプパッド１０５とが配線（図７の１，
２，３層アルミニウム配線層１０２〜１０４で構成され
る）で接続されている。
【０００５】図９，図１０は従来のＳｉ基板上に形成さ
れている配線パターンを模式的に表したものである。図
９，図１０において、入出力パッド１１〜１６と、半導
体基板上に実装されるＬＳＩをテストする際の入出力を
検出するためのテストパッド２１，２２，２３，２４
と、半導体基板上に実装されるどのＬＳＩをテストする
かを決定するテストモードパッド３１〜３３，３４〜３
６とがある。また、半導体基板上に実装されるＬＳＩ５
１〜５６がある。配線ａは、ＬＳＩ５１が出力しＬＳＩ
５３に入力される信号を、配線ｂはＬＳＩ５１が出力し
ＬＳＩ５２に入力される信号を、配線ｃはＬＳＩ５１〜
ＬＳＩ５３がそれぞれ入出力する信号を、配線ｄはＬＳ
Ｉ５１が入出力、ＬＳＩ５２が入力する信号を表してい
る。
れている配線パターンを模式的に表したものである。図
９，図１０において、入出力パッド１１〜１６と、半導
体基板上に実装されるＬＳＩをテストする際の入出力を
検出するためのテストパッド２１，２２，２３，２４
と、半導体基板上に実装されるどのＬＳＩをテストする
かを決定するテストモードパッド３１〜３３，３４〜３
６とがある。また、半導体基板上に実装されるＬＳＩ５
１〜５６がある。配線ａは、ＬＳＩ５１が出力しＬＳＩ
５３に入力される信号を、配線ｂはＬＳＩ５１が出力し
ＬＳＩ５２に入力される信号を、配線ｃはＬＳＩ５１〜
ＬＳＩ５３がそれぞれ入出力する信号を、配線ｄはＬＳ
Ｉ５１が入出力、ＬＳＩ５２が入力する信号を表してい
る。
【０００６】配線ＡはＬＳＩ５６に入力される信号を、
配線ＲはＬＳＩ５５に入力される信号を表している。配
線ＢはＬＳＩ５４に入力される信号を表し、ＬＳＩ５６
の出力信号である配線Ｅに接続されている。配線ＣはＬ
ＳＩ５４に入力される信号を表し、ＬＳＩ５５の出力信
号である配線Ｄに接続されている。
配線ＲはＬＳＩ５５に入力される信号を表している。配
線ＢはＬＳＩ５４に入力される信号を表し、ＬＳＩ５６
の出力信号である配線Ｅに接続されている。配線ＣはＬ
ＳＩ５４に入力される信号を表し、ＬＳＩ５５の出力信
号である配線Ｄに接続されている。
【０００７】各半導体チップは、テストモードパッドが
ローレベルの時、入出力端子と出力端子をハイ・インピ
ーダンスにする機能を持っている。テストモードパッド
３１がローレベルの時ＬＳＩ５１のすべての出力はハイ
・インピーダンス、テストモードパッド３２がローレベ
ルの時ＬＳＩ５２のすべての出力はハイ・インピーダン
ス、テストモードパッド３３がローレベルの時ＬＳＩ５
３のすべての出力はハイ・インピーダンス、テストモー
ドパッド３４がローレベルの時ＬＳＩ５４のすべての出
力はハイ・インピーダンス、テストモードパッド３５が
ローレベルの時ＬＳＩ５５のすべての出力はハイ・イン
ピーダンス、テストモードパッド３６がローレベルの時
ＬＳＩ５６のすべての出力はハイ・インピーダンスとな
る。
ローレベルの時、入出力端子と出力端子をハイ・インピ
ーダンスにする機能を持っている。テストモードパッド
３１がローレベルの時ＬＳＩ５１のすべての出力はハイ
・インピーダンス、テストモードパッド３２がローレベ
ルの時ＬＳＩ５２のすべての出力はハイ・インピーダン
ス、テストモードパッド３３がローレベルの時ＬＳＩ５
３のすべての出力はハイ・インピーダンス、テストモー
ドパッド３４がローレベルの時ＬＳＩ５４のすべての出
力はハイ・インピーダンス、テストモードパッド３５が
ローレベルの時ＬＳＩ５５のすべての出力はハイ・イン
ピーダンス、テストモードパッド３６がローレベルの時
ＬＳＩ５６のすべての出力はハイ・インピーダンスとな
る。
【０００８】ＬＳＩ５１のテストを行う場合、テストモ
ードパッド３１をハイレベル、テストモードパッド３２
と３３をローレベル、ＬＳＩ５２のテストを行う場合テ
ストモードパッド３２をハイレベル、テストモードパッ
ド３１と３３をローレベル、ＬＳＩ５３のテストを行う
場合テストモードパッド３３をハイレベル、テストモー
ドパッド３１と３２をローレベルとし入出力パッド１１
〜１２、テストパッド２１〜２２にプローブを当てテス
トを行う。ＬＳＩ５４のテストを行う場合テストモード
パッド３４をハイレベル、テストモードパッド３５と３
６をローレベル、ＬＳＩ５５のテストを行う場合テスト
モードパッド３５をハイレベル、テストモードパッド３
４と３６をローレベル、ＬＳＩ５６のテストを行う場合
テストモードパッド３６をハイレベル、テストモードパ
ッド３４と３５をローレベルとし入出力パッド１４〜１
６、テストパッド２３〜２４にプローブを当てテストを
行う。
ードパッド３１をハイレベル、テストモードパッド３２
と３３をローレベル、ＬＳＩ５２のテストを行う場合テ
ストモードパッド３２をハイレベル、テストモードパッ
ド３１と３３をローレベル、ＬＳＩ５３のテストを行う
場合テストモードパッド３３をハイレベル、テストモー
ドパッド３１と３２をローレベルとし入出力パッド１１
〜１２、テストパッド２１〜２２にプローブを当てテス
トを行う。ＬＳＩ５４のテストを行う場合テストモード
パッド３４をハイレベル、テストモードパッド３５と３
６をローレベル、ＬＳＩ５５のテストを行う場合テスト
モードパッド３５をハイレベル、テストモードパッド３
４と３６をローレベル、ＬＳＩ５６のテストを行う場合
テストモードパッド３６をハイレベル、テストモードパ
ッド３４と３５をローレベルとし入出力パッド１４〜１
６、テストパッド２３〜２４にプローブを当てテストを
行う。
【０００９】
【発明が解決しようとする課題】前述した従来のマルチ
チップモジュールにおいて、Ｓｉ基板上の個々の半導体
チップの検査を行うには、すべての配線を入出力パッド
に接続しなければならず、配線規模が増していた。また
個々の半導体チップがテスト用の機能（すべての出力を
ハイ・インピーダンスにする）を持たない場合、テスト
を可能にするため実装される半導体チップへの機能追加
が必要であった。
チップモジュールにおいて、Ｓｉ基板上の個々の半導体
チップの検査を行うには、すべての配線を入出力パッド
に接続しなければならず、配線規模が増していた。また
個々の半導体チップがテスト用の機能（すべての出力を
ハイ・インピーダンスにする）を持たない場合、テスト
を可能にするため実装される半導体チップへの機能追加
が必要であった。
【００１０】本発明の目的は、前記問題点を解決し、配
線規模が増大せず、機能追加をする必要のない半導体装
置を提供することにある。
線規模が増大せず、機能追加をする必要のない半導体装
置を提供することにある。
【００１１】
【課題を解決するための手段】本発明の構成は、所定の
配線パターンが形成された半導体基板上に複数の半導体
チップを搭載した半導体装置において、前記半導体基板
内に形成した複数のトランジスタを組合せてなるトラン
スファゲートと、前記トランスファゲートのオン，オフ
を決定するセレクタとを備え、前記半導体チップ間を電
気的に接続する内部配線と前記半導体チップと外部ピン
とを電気的に接続する内部配線とを、前記トランスファ
ゲートを介して各々接続し、前記セレクタにより前記半
導体チップの端子を選択的に前記外部ピンに接続できる
ようにしたことを特徴とする。
配線パターンが形成された半導体基板上に複数の半導体
チップを搭載した半導体装置において、前記半導体基板
内に形成した複数のトランジスタを組合せてなるトラン
スファゲートと、前記トランスファゲートのオン，オフ
を決定するセレクタとを備え、前記半導体チップ間を電
気的に接続する内部配線と前記半導体チップと外部ピン
とを電気的に接続する内部配線とを、前記トランスファ
ゲートを介して各々接続し、前記セレクタにより前記半
導体チップの端子を選択的に前記外部ピンに接続できる
ようにしたことを特徴とする。
【００１２】
【実施例】図１は本発明の一実施例のテスト回路を示す
回路図である。図１において、本発明の一実施例のテス
ト回路は、入出力パッド１１，１２，１３と、テストパ
ッド２１と、半導体基板上に実装されるＬＳＩ５１，５
２，５３と、トランスファゲートのオン，オフを決定す
るセレクタ６１とを備えている。
回路図である。図１において、本発明の一実施例のテス
ト回路は、入出力パッド１１，１２，１３と、テストパ
ッド２１と、半導体基板上に実装されるＬＳＩ５１，５
２，５３と、トランスファゲートのオン，オフを決定す
るセレクタ６１とを備えている。
【００１３】さらに、テストモードパッド３１，３２，
３３は、セレクタ６１に入力され、セレクタ６１の出力
の配線ｅはトランスファゲート４１，配線ｆはトランス
ファゲート４２，配線ｇはトランスファゲート４３，配
線ｈはトランスファゲート４６，配線ｉはトランスファ
ゲート４４と４５，配線ｊはトランスファゲート４７と
４８のゲート入力に接続されている。
３３は、セレクタ６１に入力され、セレクタ６１の出力
の配線ｅはトランスファゲート４１，配線ｆはトランス
ファゲート４２，配線ｇはトランスファゲート４３，配
線ｈはトランスファゲート４６，配線ｉはトランスファ
ゲート４４と４５，配線ｊはトランスファゲート４７と
４８のゲート入力に接続されている。
【００１４】配線ａはＬＳＩ５１から出力されトランス
ファゲート４４を介しＬＳＩ５３に入力される信号を表
し、トランスファゲート４１を介しテストパッド２１に
も接続されている。配線ｂはＬＳＩ５１から出力されト
ランスファゲート４５を介しＬＳＩ５２に入力される信
号を表し、トランスファゲート４２を介しテストパッド
２１にも接続されている。配線ｃはＬＳＩ５１〜５３が
それぞれ入出力する信号を表し入出力パッド１２に接続
され、トランスファゲート４８を介しＬＳＩ５１、トラ
ンスファゲート４６を介しＬＳＩ５２、トランスファゲ
ート４３を介しＬＳＩ５３に接続されている。配線ｄは
ＬＳＩ５１が入出力、ＬＳＩ５２が入力する信号を表
し、トランスファゲート４７を介しＬＳＩ５１とＬＳＩ
５２、入出力パッド１１に接続されている。
ファゲート４４を介しＬＳＩ５３に入力される信号を表
し、トランスファゲート４１を介しテストパッド２１に
も接続されている。配線ｂはＬＳＩ５１から出力されト
ランスファゲート４５を介しＬＳＩ５２に入力される信
号を表し、トランスファゲート４２を介しテストパッド
２１にも接続されている。配線ｃはＬＳＩ５１〜５３が
それぞれ入出力する信号を表し入出力パッド１２に接続
され、トランスファゲート４８を介しＬＳＩ５１、トラ
ンスファゲート４６を介しＬＳＩ５２、トランスファゲ
ート４３を介しＬＳＩ５３に接続されている。配線ｄは
ＬＳＩ５１が入出力、ＬＳＩ５２が入力する信号を表
し、トランスファゲート４７を介しＬＳＩ５１とＬＳＩ
５２、入出力パッド１１に接続されている。
【００１５】図２は図１で使用しているセレクタ６１の
真理値表を表している。図２において、モードは５つあ
り、テストモードパッドのすべてがローレベルの時は通
常動作をする。テストモードパッド３１，３２がローレ
ベルでテストモードパッド３３がハイレベルの時ＬＳＩ
５３のテスト（モードのテスト１）、テストモードパッ
ド３１，３３がローレベルで、テストモードパッド３２
がハイレベルの時、ＬＳＩ５２のテストを行う（モード
のテスト２）。テストモードパッド３１がハイレベルの
時ＬＳＩ５１のテストを行う（モードのテスト３及び
４）。
真理値表を表している。図２において、モードは５つあ
り、テストモードパッドのすべてがローレベルの時は通
常動作をする。テストモードパッド３１，３２がローレ
ベルでテストモードパッド３３がハイレベルの時ＬＳＩ
５３のテスト（モードのテスト１）、テストモードパッ
ド３１，３３がローレベルで、テストモードパッド３２
がハイレベルの時、ＬＳＩ５２のテストを行う（モード
のテスト２）。テストモードパッド３１がハイレベルの
時ＬＳＩ５１のテストを行う（モードのテスト３及び
４）。
【００１６】配線ｅ，ｆ，ｇ，ｈ，ｉ，ｊの各論理レベ
ルも示されており、これにより各トランスファゲート４
１〜４７の開閉を行う。
ルも示されており、これにより各トランスファゲート４
１〜４７の開閉を行う。
【００１７】図４は本実施例で使用するマルチチップ半
導体装置の断面図である。図４の実施例は、図７の従来
例におけるマルチチップ半導体装置と異なり、Ｓｉ基板
１００中にソース１１３とドレイン１１５とを、一層ア
ルミニウム配線１０２とＳｉ酸化膜１０１の間で、ソー
ス１１３及びドレイン１１５とゲート１１４を絶縁する
ために使用されるＳｉ窒化膜１１２を形成し、トランジ
スタを構成している。その他の部分は、図７と同様であ
る。
導体装置の断面図である。図４の実施例は、図７の従来
例におけるマルチチップ半導体装置と異なり、Ｓｉ基板
１００中にソース１１３とドレイン１１５とを、一層ア
ルミニウム配線１０２とＳｉ酸化膜１０１の間で、ソー
ス１１３及びドレイン１１５とゲート１１４を絶縁する
ために使用されるＳｉ窒化膜１１２を形成し、トランジ
スタを構成している。その他の部分は、図７と同様であ
る。
【００１８】図１，図２で示したテスト回路の動作を説
明する。ＬＳＩ５１のテストは、ＬＳＩ５２へのアクセ
ス経路のテスト、ＬＳＩ５３へのアクセス経路のテス
ト、ＬＳＩ５１単独のテストの３つに分けられる。ＬＳ
Ｉ５２との経路のテストを行う場合、テストモードパッ
ド３１，３２をハイレベル、テストモードパッド３３を
ローレベルとする。すると、トランスファゲート４１，
４３，４６がオフ、トランスファゲート４２，４４，４
５，４７，４８がオンとなり、次の電気経路が構成され
る。
明する。ＬＳＩ５１のテストは、ＬＳＩ５２へのアクセ
ス経路のテスト、ＬＳＩ５３へのアクセス経路のテス
ト、ＬＳＩ５１単独のテストの３つに分けられる。ＬＳ
Ｉ５２との経路のテストを行う場合、テストモードパッ
ド３１，３２をハイレベル、テストモードパッド３３を
ローレベルとする。すると、トランスファゲート４１，
４３，４６がオフ、トランスファゲート４２，４４，４
５，４７，４８がオンとなり、次の電気経路が構成され
る。
【００１９】 ＬＳＩ５１→配線ｂ→テストパッド２１ ＬＳＩ５１→配線ｃ→入出力パッド１２ ＬＳＩ５１→配線ｄ→入出力パッド１１ ここで、入出力パッド１１〜１３、テストパッド２１に
プローブをあてることにより、ＬＳＩ５１のＬＳＩ５２
をアクセスするときのテストが行える。図３はこのとき
（図２のモードのテスト４）の等価接続回路図を示す。
プローブをあてることにより、ＬＳＩ５１のＬＳＩ５２
をアクセスするときのテストが行える。図３はこのとき
（図２のモードのテスト４）の等価接続回路図を示す。
【００２０】ＬＳＩ５１のＬＳＩ５３へのアクセス経路
のテストを行う場合、テストモードパッド３１，３３を
ハイレベル、テストモードパッド３２をローレベルとす
る。すると、トランスファゲート４１，４４，４５，４
７，４８がオン、トランスファゲート４２，４３，４６
がオフとなり、次の電気経路が構成される。
のテストを行う場合、テストモードパッド３１，３３を
ハイレベル、テストモードパッド３２をローレベルとす
る。すると、トランスファゲート４１，４４，４５，４
７，４８がオン、トランスファゲート４２，４３，４６
がオフとなり、次の電気経路が構成される。
【００２１】 ＬＳＩ５１→配線ａ→テストパッド２１ ＬＳＩ５１→配線ｃ→入出力パッド１２ ＬＳＩ５１→配線ｄ→入出力パッド１１ ここで、入出力パッド１１〜１３、テストパッド２１に
プローブをあてることによりＬＳＩ５１のＬＳＩ５３を
アクセスするときのテストが行える。ＬＳＩ５２のテス
トを行う場合、テストモードパッド３１，３３をローレ
ベル、テストモードパッド３２をハイレベルとする。す
ると、トランスファゲート４１，４３，４４，４５，４
７，４８がオフ、トランスファゲート４２，４６がオン
となり、次の電気経路が構成される。
プローブをあてることによりＬＳＩ５１のＬＳＩ５３を
アクセスするときのテストが行える。ＬＳＩ５２のテス
トを行う場合、テストモードパッド３１，３３をローレ
ベル、テストモードパッド３２をハイレベルとする。す
ると、トランスファゲート４１，４３，４４，４５，４
７，４８がオフ、トランスファゲート４２，４６がオン
となり、次の電気経路が構成される。
【００２２】 ＬＳＩ５２→配線ｂ→テストパッド２１ ＬＳＩ５２→配線ｃ→入出力パッド１２ ＬＳＩ５２→配線ｄ→入出力パッド１１ ここで、入出力パッド１１〜１２、テストパッド２１に
プローブをあてることにより、ＬＳＩ５２のテストが行
える。ＬＳＩ５３のテストを行う場合、テストモードパ
ッド３１，３２をローレベル、テストモードパッド３３
をハイレベルとする。すると、トランスファゲート４
１，４３がオン、トランスファゲート４２，４４，４
５，４６，４７，４８がオフとなり、次の電気経路が構
成される。
プローブをあてることにより、ＬＳＩ５２のテストが行
える。ＬＳＩ５３のテストを行う場合、テストモードパ
ッド３１，３２をローレベル、テストモードパッド３３
をハイレベルとする。すると、トランスファゲート４
１，４３がオン、トランスファゲート４２，４４，４
５，４６，４７，４８がオフとなり、次の電気経路が構
成される。
【００２３】 ＬＳＩ５３→配線ａ→テストパッド２１ ＬＳＩ５３→配線ｃ→入出力パッド１２ ここで、入出力パッド１２、テストパッド２１にプロー
ブをあてることにより、ＬＳＩ５３のテストが行える。
通常動作をさせる（テストモードでない）場合テストモ
ードパッド３１，３２，３３をローレベルとすると、ト
ランスファゲート４３，４４，４５，４６，４７，４８
がオン、トランスファゲート４１，４２がオフとなり、
次の電気経路が構成される。
ブをあてることにより、ＬＳＩ５３のテストが行える。
通常動作をさせる（テストモードでない）場合テストモ
ードパッド３１，３２，３３をローレベルとすると、ト
ランスファゲート４３，４４，４５，４６，４７，４８
がオン、トランスファゲート４１，４２がオフとなり、
次の電気経路が構成される。
【００２４】 配線ａ→ＬＳＩ５１→ＬＳＩ５３ 配線ｂ→ＬＳＩ５１→ＬＳＩ５２ 配線ｃ→ＬＳＩ５１→ＬＳＩ５２→ＬＳＩ５３→入出力
パッド２１ 配線ｄ→ＬＳＩ５１→ＬＳＩ５２→入出力パッド１１ 入出力パッド１１，１２，１３にアクセスすることによ
り、動作させることができる。尚、セレクタ６１は、時
分割でモードの切り換えを行うこともできる。
パッド２１ 配線ｄ→ＬＳＩ５１→ＬＳＩ５２→入出力パッド１１ 入出力パッド１１，１２，１３にアクセスすることによ
り、動作させることができる。尚、セレクタ６１は、時
分割でモードの切り換えを行うこともできる。
【００２５】図５は本発明の他の実施例のテスト回路を
示す回路図である。図５において、本実施例のテスト回
路は、入出力パッド１４，１５，１６と、テストモード
パッド３４，３５，３６と、トランスファゲート４９，
５０，４１１〜４１６と、半導体基板上に実装されるＬ
ＳＩ５４，５５，５６と、セレクタ６２とを備えてい
る。このセレクタ６２の出力である配線Ｊは、トランス
ファゲート４１６、配線Ｋはトランスファゲート４１
４、配線Ｌはトランスファゲート４１５、配線Ｍはトラ
ンスファゲート４１３、配線Ｎはトランスファゲート４
１９、配線Ｏはトランスファゲート４１２、配線Ｐはト
ランスファゲート４１１、配線Ｑはトランスファゲート
４１０のゲート入力に接続されている。配線ＡはＬＳＩ
５６に入力される信号を表し、配線ＲはＬＳＩ５５に入
力される信号を表している。配線ＣはＬＳＩ５４に入力
される信号で、トランスファゲート４１４，４１５，４
１６の入出力に接続され、トランスファゲート４１３を
介し入出力パッド１５に接続されている。配線ＢはＬＳ
Ｉ５４に入力される信号で、トランスファゲート４９，
４１１，４１２の入出力に接続され、トランスファゲー
ト４１０を介し入出力パッド１４に接続されている。配
線ＤはＬＳＩ５５が出力する信号で、トランスファゲー
ト４１４を介し配線Ｃに接続されている。配線ＥはＬＳ
Ｉ５６が出力する信号で、トランスファゲート４９を介
し配線Ｂに接続されている。配線Ｆはトランスファゲー
ト４１６を介し配線Ｃ及びＧＮＤに接続されている。配
線Ｇはトランスファゲート４１５を介し配線Ｃ及び電源
電圧ＶＣＣに接続されている。配線Ｈはトランスファゲ
ート４１２を介し配線ＢとＧＮＤに接続されている。配
線Ｉはトランスファゲート４１１を介し配線Ｂと電源電
圧ＶＣＣに接続されている。
示す回路図である。図５において、本実施例のテスト回
路は、入出力パッド１４，１５，１６と、テストモード
パッド３４，３５，３６と、トランスファゲート４９，
５０，４１１〜４１６と、半導体基板上に実装されるＬ
ＳＩ５４，５５，５６と、セレクタ６２とを備えてい
る。このセレクタ６２の出力である配線Ｊは、トランス
ファゲート４１６、配線Ｋはトランスファゲート４１
４、配線Ｌはトランスファゲート４１５、配線Ｍはトラ
ンスファゲート４１３、配線Ｎはトランスファゲート４
１９、配線Ｏはトランスファゲート４１２、配線Ｐはト
ランスファゲート４１１、配線Ｑはトランスファゲート
４１０のゲート入力に接続されている。配線ＡはＬＳＩ
５６に入力される信号を表し、配線ＲはＬＳＩ５５に入
力される信号を表している。配線ＣはＬＳＩ５４に入力
される信号で、トランスファゲート４１４，４１５，４
１６の入出力に接続され、トランスファゲート４１３を
介し入出力パッド１５に接続されている。配線ＢはＬＳ
Ｉ５４に入力される信号で、トランスファゲート４９，
４１１，４１２の入出力に接続され、トランスファゲー
ト４１０を介し入出力パッド１４に接続されている。配
線ＤはＬＳＩ５５が出力する信号で、トランスファゲー
ト４１４を介し配線Ｃに接続されている。配線ＥはＬＳ
Ｉ５６が出力する信号で、トランスファゲート４９を介
し配線Ｂに接続されている。配線Ｆはトランスファゲー
ト４１６を介し配線Ｃ及びＧＮＤに接続されている。配
線Ｇはトランスファゲート４１５を介し配線Ｃ及び電源
電圧ＶＣＣに接続されている。配線Ｈはトランスファゲ
ート４１２を介し配線ＢとＧＮＤに接続されている。配
線Ｉはトランスファゲート４１１を介し配線Ｂと電源電
圧ＶＣＣに接続されている。
【００２６】図６は図５で使用しているセレクタ６２の
真理値表を示す図である。図６において、図２と同様に
テストモードは５つある。テストモードパッドがすべて
ローレベルの時は通常動作をする。テストモードパッド
３４と３５がローレベル、テストモードパッド３６がハ
イレベルの時ＬＳＩ５６のテスト、テストモードパッド
３４と３６がローレベル、テストモードパッド３５がハ
イレベルの時ＬＳＩ５５のテストを行う。テストモード
パッド３４がハイレベルの時はＬＳＩ５４のテストを行
う。
真理値表を示す図である。図６において、図２と同様に
テストモードは５つある。テストモードパッドがすべて
ローレベルの時は通常動作をする。テストモードパッド
３４と３５がローレベル、テストモードパッド３６がハ
イレベルの時ＬＳＩ５６のテスト、テストモードパッド
３４と３６がローレベル、テストモードパッド３５がハ
イレベルの時ＬＳＩ５５のテストを行う。テストモード
パッド３４がハイレベルの時はＬＳＩ５４のテストを行
う。
【００２７】図６において、＊印は不定を示し、２重丸
印はテスト状態により変化する。ただし、Ｊ＝Ｌ（反転
値）、Ｏ＝Ｐ（反転値）。
印はテスト状態により変化する。ただし、Ｊ＝Ｌ（反転
値）、Ｏ＝Ｐ（反転値）。
【００２８】図５，図６で示したテスト回路の動作を説
明する。本実施例ではテストパッドを使用せず、半導体
基板上の個々の半導体チップのテストを行う。ＬＳＩ５
４のテストはＬＳＩ５５からのアクセス経路のテストと
ＬＳＩ５６からのアクセス経路のテストがある。ＬＳＩ
５５からのアクセス経路のテストの場合、テストモード
パッド３４と３５をハイレベル、テストモードパッド３
６をローレベルとする。するとトランスファゲート４
９，４１０，４１４，４１５，４１６がオフ、トランス
ファゲート４１３がオンとなり、次の電気経路が構成さ
れる。
明する。本実施例ではテストパッドを使用せず、半導体
基板上の個々の半導体チップのテストを行う。ＬＳＩ５
４のテストはＬＳＩ５５からのアクセス経路のテストと
ＬＳＩ５６からのアクセス経路のテストがある。ＬＳＩ
５５からのアクセス経路のテストの場合、テストモード
パッド３４と３５をハイレベル、テストモードパッド３
６をローレベルとする。するとトランスファゲート４
９，４１０，４１４，４１５，４１６がオフ、トランス
ファゲート４１３がオンとなり、次の電気経路が構成さ
れる。
【００２９】ＬＳＩ５４→配線Ｃ→入出力パッド１５こ
こで、トランスファゲート４１２をオン、トランスファ
ゲート４１１をオフにし配線Ｂをローレベル、またはト
ランスファゲート４１１をオン、トランスファゲート４
１２をオフにし、配線Ｂをハイレベルにした状態で、入
出力パッド１５と１６にプローブを当てることによりＬ
ＳＩ５４のＬＳＩ５５からのアクセス経路のテストが行
える。ＬＳＩ５４のＬＳＩ５６からのアクセス経路のテ
ストは、テストモードパッド３４と３６をハイレベル、
テストモードパッド３５をローレベルとする。するとト
ランスファゲート４９，４１１，４１２，４１３，４１
４がオフ、トランスファゲート４１０がオンとなり、次
の電気経路が構成される。
こで、トランスファゲート４１２をオン、トランスファ
ゲート４１１をオフにし配線Ｂをローレベル、またはト
ランスファゲート４１１をオン、トランスファゲート４
１２をオフにし、配線Ｂをハイレベルにした状態で、入
出力パッド１５と１６にプローブを当てることによりＬ
ＳＩ５４のＬＳＩ５５からのアクセス経路のテストが行
える。ＬＳＩ５４のＬＳＩ５６からのアクセス経路のテ
ストは、テストモードパッド３４と３６をハイレベル、
テストモードパッド３５をローレベルとする。するとト
ランスファゲート４９，４１１，４１２，４１３，４１
４がオフ、トランスファゲート４１０がオンとなり、次
の電気経路が構成される。
【００３０】ＬＳＩ５４→配線Ｂ→入出力パッド１５ ここで、トランスファゲート４１６をオン、トランスフ
ァゲート４１５をオフにし配線Ｃをローレベル、または
トランスファゲート４１５をオン、トランスファゲート
４１６をオフにし配線Ｃをハイレベルにした状態で、入
出力パッド１４と１６にプローブを当てることによりＬ
ＳＩ５４のＬＳＩ５５からのアクセス経路のテストが行
える。ＬＳＩ５５のテストを行う場合、テストモードパ
ッド３４と３６をローレベル、テストモードパッド３５
をハイレベルとする。するとトランスファゲート４１
０，４１５，４１６がオフ、トランスファゲート４１
３，４１４がオンとなり、次の電気経路が構成される。
ァゲート４１５をオフにし配線Ｃをローレベル、または
トランスファゲート４１５をオン、トランスファゲート
４１６をオフにし配線Ｃをハイレベルにした状態で、入
出力パッド１４と１６にプローブを当てることによりＬ
ＳＩ５４のＬＳＩ５５からのアクセス経路のテストが行
える。ＬＳＩ５５のテストを行う場合、テストモードパ
ッド３４と３６をローレベル、テストモードパッド３５
をハイレベルとする。するとトランスファゲート４１
０，４１５，４１６がオフ、トランスファゲート４１
３，４１４がオンとなり、次の電気経路が構成される。
【００３１】ＬＳＩ５５→配線Ｂ→入出力パッド１５ ここで、入出力パッド１４と１５にプローブを当てるこ
とによりＬＳＩ５５のテストが行える。ＬＳＩ５６のテ
ストを行う場合、テストモードパッド３４と３５をロー
レベル、テストモードパッド３６をハイレベルとする。
するとトランスファゲート４９，４１０がオン、トラン
スファゲート４１１，４１２，４１３がオフとなり、次
の電気経路が構成される。
とによりＬＳＩ５５のテストが行える。ＬＳＩ５６のテ
ストを行う場合、テストモードパッド３４と３５をロー
レベル、テストモードパッド３６をハイレベルとする。
するとトランスファゲート４９，４１０がオン、トラン
スファゲート４１１，４１２，４１３がオフとなり、次
の電気経路が構成される。
【００３２】ＬＳＩ５６→配線Ｅ→入出力パッド１４ ここで、入出力パッド１４と１５にプローブを当てるこ
とによりＬＳＩ５５のテストが行える。通常動作をさせ
る場合、テストモードパッド３４〜３６をローレベルと
すると、トランスファゲート４９，４１４がオン、トラ
ンスファゲート４１０，４１１，４１２，４１３，４１
５，４１６がオフとなり、次の電気経路が構成される。
とによりＬＳＩ５５のテストが行える。通常動作をさせ
る場合、テストモードパッド３４〜３６をローレベルと
すると、トランスファゲート４９，４１４がオン、トラ
ンスファゲート４１０，４１１，４１２，４１３，４１
５，４１６がオフとなり、次の電気経路が構成される。
【００３３】 配線Ａ→入出力パッド１５ 配線Ｂ→配線Ｅ 配線Ｃ→配線Ｄ 配線Ｒ→配線１４ 入出力パッド１４〜１６にプローブを当てることにより
動作させることができる。
動作させることができる。
【００３４】
【発明の効果】以上説明したように、本発明は、マルチ
チップ半導体装置内の配線をトランスファゲート回路で
例えばテストモードパッド、テストパッド、入出力パッ
ドに接続することにより、すべての配線を入出力パッド
に接続しなくても、基板上に実装される個々の半導体チ
ップのテストを行えるという効果があり、これにより基
板の外周に配置される入出力パッドの数を増やす必要が
なく、従来に比べ装置を小さくでき、さらにテスト用の
機能を持たない半導体チップであっても、半導体チップ
に機能追加することなしに基板に実装できるという効果
がある。
チップ半導体装置内の配線をトランスファゲート回路で
例えばテストモードパッド、テストパッド、入出力パッ
ドに接続することにより、すべての配線を入出力パッド
に接続しなくても、基板上に実装される個々の半導体チ
ップのテストを行えるという効果があり、これにより基
板の外周に配置される入出力パッドの数を増やす必要が
なく、従来に比べ装置を小さくでき、さらにテスト用の
機能を持たない半導体チップであっても、半導体チップ
に機能追加することなしに基板に実装できるという効果
がある。
【図１】本発明の一実施例のテスト回路を示す回路図で
ある。
ある。
【図２】図１で使用されるセレクタの真理値表を示す図
である。
である。
【図３】図２のテスト４を実行するときの等価回路を示
す回路図である。
す回路図である。
【図４】図１のテスト回路を含んだマルチチップモジュ
ールの断面図である。
ールの断面図である。
【図５】本発明の他の実施例のテスト回路を示す回路図
である。
である。
【図６】図１で使用されるセレクタの真理値表を示す図
である。
である。
【図７】従来のマルチチップモジュールの断面図であ
る。
る。
【図８】従来の基板上の配線パターンを示す平面図であ
る。
る。
【図９】従来の基板上の配線パターンの一例を示した回
路図である。
路図である。
【図１０】従来の基板上の配線パターンの他例を示した
回路図である。
回路図である。
１１〜１６，１１６ 入出力パッド ２１ テストパッド ３１〜３６ テストモードパッド ４１〜４１６ トランスファゲート回路 ５１〜５６ ＬＳＩ ６１〜６２ セレクタ ７１〜７２ Ｐ型トランジスタ ８１〜８２ Ｎ型トランジスタ ９ トランスファゲート入出力 １０ トランスファゲート入出力 １１ トランスファゲートゲート入力 １２ ＶＣＣ １３ ＧＮＤ １００ シリコン基板 １０１ シリコン酸化膜 １０２ １層アルミニウム配線 １０３ ２層アルミニウム配線 １０４ ３層アルミニウム配線 １０５ バンプパッド １０６ 下地メタル １０７ ボンディングパッド １０８ 半導体チップ（ＬＳＩチップ） １０９，１１１ ポリイミド １１０ 半田バンプ １１２ シリコン窒化膜 １１３ トランジスタソース １１４ トランジスタゲート １１５ トランジスタドレイン
Claims (2)
- 【請求項１】 所定の配線パターンが形成された半導体
基板上に複数の半導体チップを搭載した半導体装置にお
いて、前記半導体基板内に形成した複数のトランジスタ
を組合せてなるトランスファゲートと、前記トランスフ
ァゲートのオン，オフを決定するセレクタとを備え、前
記半導体チップ間を電気的に接続する内部配線と前記半
導体チップと外部ピンとを電気的に接続する内部配線と
を、前記トランスファゲートを介して各々接続し、前記
セレクタにより前記半導体チップの端子を選択的に前記
外部ピンに接続できるようにしたことを特徴とする半導
体装置。 - 【請求項２】 前記セレクタを制御する外部制御ピンを
有し、前記外部制御ピンに印加する論理レベルによっ
て、通常動作モードまたは前記半導体チップのうち所望
のチップがテストできるテストモードに選択するように
した請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107165A JPH0669308A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107165A JPH0669308A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669308A true JPH0669308A (ja) | 1994-03-11 |
Family
ID=14452139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4107165A Withdrawn JPH0669308A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669308A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0251392A (ja) * | 1988-05-23 | 1990-02-21 | Mitsubishi Electric Corp | 出力ドライバ回路 |
| US7034560B2 (en) | 1995-12-22 | 2006-04-25 | Micron Technology, Inc. | Device and method for testing integrated circuit dice in an integrated circuit module |
| JP2007163454A (ja) * | 2005-11-16 | 2007-06-28 | Denso Corp | 半導体集積回路 |
| JP2010278471A (ja) * | 2001-03-19 | 2010-12-09 | Renesas Electronics Corp | 半導体装置とモジュール |
| US8289041B2 (en) | 2007-12-27 | 2012-10-16 | Renesas Electronics Corporation | Semiconductor integrated circuit device which has first chip and second chip accessed via the first chip and test method thereof |
-
1992
- 1992-04-27 JP JP4107165A patent/JPH0669308A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0251392A (ja) * | 1988-05-23 | 1990-02-21 | Mitsubishi Electric Corp | 出力ドライバ回路 |
| US7034560B2 (en) | 1995-12-22 | 2006-04-25 | Micron Technology, Inc. | Device and method for testing integrated circuit dice in an integrated circuit module |
| US7519881B2 (en) | 1995-12-22 | 2009-04-14 | Micron Technology, Inc. | Device and method for testing integrated circuit dice in an integrated circuit module |
| US7730372B2 (en) | 1995-12-22 | 2010-06-01 | Micron Technology, Inc. | Device and method for testing integrated circuit dice in an integrated circuit module |
| JP2010278471A (ja) * | 2001-03-19 | 2010-12-09 | Renesas Electronics Corp | 半導体装置とモジュール |
| JP2007163454A (ja) * | 2005-11-16 | 2007-06-28 | Denso Corp | 半導体集積回路 |
| US8289041B2 (en) | 2007-12-27 | 2012-10-16 | Renesas Electronics Corporation | Semiconductor integrated circuit device which has first chip and second chip accessed via the first chip and test method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |