JPH0680708B2 - 半導体チツプの検査方法 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体ウェハ上に形成されたチップの動作の良
否を判定する半導体チップの検査方法に関するものであ
る。

従来の技術 半導体ウェハ上に形成されたチップを検査するには、従
来、各チップを順番に１つずつ針を接続し、この針を通
じての信号の入出力により良否を判断してきた。また、
チップの入出力の端子数が少ない場合は複数のウェハ上
の各々チップを同時に良否判断する場合もあった。

発明が解決しようとする問題点 このような従来の半導体チップの検査方法では、１枚の
ウェハ全体を良否判定するのに、１チップ判定時間にチ
ップ数を掛けた時間を要する。例えば１枚のウェハ上に
300チップが配置されていると、１チップの良否判定時
間が10秒かかる場合、１ウェハの良否判定時間は3000秒
と非常に長い時間要する。

本発明は、この良否判定時間の短縮を図ることを目的と
するものである。

問題点を解決するための手段 本発明は、上述の問題点を解消するもので、要約する
に、多数の被検査チップを整列配置した半導体ウェハに
対して、被検査チップの所定のボンディングパッドの各
々に同時に接触できる電極部と、これに接続されたテス
ト用回路とを有するテストチップ部、および被検査チッ
プと同一機能である標準機能部を有する標準チップ部を
有するテストヘッドを、複数の被検査チップを含む被検
査ウェハに接触させて被検査チップの検査を行なう複数
の半導体チップの検査方法である。

作用 本発明によると、被検査半導体ウェハ内の全チップまた
は多数のチップを並列的に一括して検査することができ
るので、単位の半導体ウェハの良否判定のための検査時
間が大幅に短縮される。

実施例 第１図は本発明の実施例に使用するテストヘッドを半導
体ウェハで形成したものの平面概略図である。１（斜線
部）は被検査チップと同一機能回路で構成されている標
準チップ部である。標準チップ部１はウェハ内に１個か
ら10個位と数はあまり多くない。標準チップ部１以外の
残りの部分２は並列テストのための電極部を配置したテ
ストチップ部である。この電極部を、被検査半導体ウェ
ハの被検査チップと１対１に接触させて、同チップにテ
スト信号を入力し、同チップからの出力値を標準チップ
部１の出力結果と比較して、同一値かどうかで良品チッ
プかどうか判定する。なお、標準チップ部１には電極部
を配設しないから、標準チップ部１と対向する位置のウ
ェハ部分は被検査チップを形成してもテストできない。
従って、ずらして、２度目のテストでこの部分のチップ
の良否を判定する。あるいは、アライメント・マーク等
の被検査チップ以外のパターンやテストトランジスタ等
を形成して利用することができる。

標準チップ部１とテストチップ部２との配置は、種々の
やり方があるが、第１図はその一例で、２列ごとにウェ
ハの中心列部に標準チップ部１を数個配置している。単
位の標準チップ部１のテストヘッド上の数は、被検査チ
ップの動作速度にも依存するが、単位の標準チップ部１
の出力が複数のテストチップ部２に入力されて伝搬遅延
を生じるとき、その遅延時間が動作サイクルより十分短
くなるように、接続する並列テストのための被検査チッ
プ数を制限する必要がある。

標準チップ部１と並列テストのためのテスト用回路とへ
の入力ピン又は入出力ピンにはウェハの外部より外部端
子３を通じて入力信号を加える。標準チップ部１の出力
は第１図では２列にならんだ並列テストのためのテスト
チップ部２に同時に出力される。第２図は、テストヘッ
ド用ウェハ４と被検査チップ５の主要部だけを概念的に
描いた斜視図である。

第３図は、テストヘッド４と被検査ウェハ５を重ねたと
きの、電極部７とボンディングパッド６の接触部を拡大
した断面図である。被検査ウェハ５上の入出力用の端子
やボンディングパッド６は、テストヘッド用ウェハ４上
のテストチップ部２の入出力端子である電極部７と電気
的に接触している。このときの、テストヘッド用ウェハ
４と被検査ウェハ５の接続関係を示すブロック図を第４
図に示す。この例では、４個の被検査チップである。

第５図はテストヘッド用ウェハ４上の標準チップ部１と
テストチップ部２とにそれぞれ配設される機能部８とテ
スト用回路９、さらに、被検査ウェハ５上の被検査チッ
プ内の機能部10とそれら各部への外部入力等の制御系の
ブロック間の信号線接続関係をあらわすブロック図であ
る。外部入力は、外部入出力手段11により、バッファ1
2、配線14を通じて標準チップ部の機能部８とテストチ
ップ部のテスト用回路９とに同時に入力される。同様に
外部入出力は、同外部入出力手段11により、バッファ1
3、配線14′を通じて標準チップ部の機能部８とテスト
チップ部のテスト用回路９に入出力する。外部入出力コ
ントローラ15により、コントロール信号は配線16を通し
て入出力バッファ13とテストチップ部のテスト用回路９
に入力され、同テスト用回路９内のバッファやコンパレ
ータの状態を制御する。被検査ウェハ上の被検査チップ
内の機能部10の入力、出力、入出力は、それぞれ、接続
経路17,18,19を通じてテストチップ部のテスト用回路９
に接続されている。標準チップ部の機能部８の出力およ
び入出力は配線22,14,14′を通じてテストチップ部のテ
スト用回路９に結合されている。

他方、テストチップ部のテスト用回路９では、標準チッ
プ部の機能部８の入出力信号と被検査チップ内の機能部
10の入出力信号とを配線14′、経路19を通じて入出力
し、その値をテストチップ部のテスト用回路９内のコン
パレータで比較し、その結果が不一致なら内部フラグ
を、例えば、情報レベル“1"セットする。このフラグは
テスト終了後、配線20を通じて外部フラグ出力21に出力
する。１サイクルの信号を外部から入力しコンパレータ
で比較した後、フラグに１個でも情報レベル“1"がセッ
トされていれば、その評価チップは不良品で、フラグが
全くセットされていなければ良品となる。

これと同様にテストチップ部のテスト用回路９では標準
チップ部の機能部８の出力信号と被検査チップ内の機能
部10の出力信号とをそれぞれ配線22、配線18を通じて、
テストチップ部のテスト用回路９内のコンパレータで比
較し、その結果が不一致なら内部フラグを情報“1"にセ
ットする。このフラグ結果は外部出力され上記入出力信
号の場合と同様にチェックし良品、不良品の判定を行な
う。

第６図にテストチップ部のテスト用回路９の主なブロッ
クとをの周辺の接続を示しその動作を詳細に述べる。標
準チップ部内の機能部８と被検査ウェハ上の被検査チッ
プ内の機能部10は、ウェハ内のチップ配線およびチップ
と配線間の接続コンタクトの２点を除いて、同一のレイ
アウト・パターンである。

勿論、標準チップ部内の機能要素部８と被検査ウェハ上
の被検査チップ内の機能部10とは、上記のように大部分
同一レイアウト・パターンである必要はなく、同じ動作
をすれば良い。しかし上記のように殆どのレイアウト・
パターンが同一の場合、テストヘッド用ウェハをつくる
フォトマスクを作製する際、標準チップ部は被検査ウェ
ハのフォトマスク用レティクルと共有できる長所があ
る。

第６図のテストチップ内のテスト用回路９は、入力バッ
ファ23、入出力バッファ24、入出力コンパレータ25、出
力コンパレータ26、フラッグ27の５ブロックおよびブロ
ック間配線、外部への配線を主として構成されている。
外部入力はバッファに入力された後、配線28を通りテス
トチップ部のバッファ23に入力される。

バッファ23に入力した信号は駆動能力を上げテストチッ
プ部上の電極部から被検査ウェハ上チップのバンプの経
路29を通して入力される。配線28は標準チップ部の機能
部８の入力にも接続して、標準チップ部８と被検査ウェ
ハ上の被検査チップ10の対応する端子には同じ入力が印
加される。

外部からの入出力信号はバッファに入力された後、配線
30を通り標準チップ部の機能部８とテストチップ部のバ
ッファ24に入力される。バッファ24に入力した信号は経
路29と同じように経路31を通り被検査ウェハ上の被検査
チップ10に印加される。配線30は入出力信号が通り、出
力信号時は標準チップ部からの出力がコンパレータ25に
入力される。その際、バッファ24の出力経路31は、外部
のコントローラからの配線32の入力のため高インピーダ
ンスになって、被検査ウェハ上の被検査チップの入出力
端子からの出力が経路31を通りコンパレータ25に入力さ
れる。コンパレータ25は、外部のコントローラから配線
33を通して入力されるコントロール信号によって動作す
るか、動作しないかを決められる。標準チップ部８と被
検査ウェハ上の被検査チップ10の信号は配線30および経
路31を通りコンパレータ25に入力され、両者が同じ値か
どうかを比較し、異なっていれば配線34を通じてフラグ
に情報レベル“1"をセットする。コンパレータ26はコン
パレータ25と同一の働きをする。すなわち、配線40と経
路35を通り標準チップ部と被検査ウェハ上の被検査チッ
プ10の出力信号はコンパレータ26に入力され、両者が同
じ値かどうかを比較し、異なっていれば配線37を通じて
フラグに情報“1"をセットする。配線36よりコンパレー
タ26の比較をコントロールする信号を入力する。フラグ
27はコンパレータの数だけビット数を持ち、外部からフ
ラグの出力を命令する信号を配線38よりフラグ27に印加
し、各コンパレータの比較結果を配線39を通じて外部に
出力する。その出力結果で全ビットが情報レベル“0"な
らば良品、いずれか１ビットでも情報レベル“1"なら不
良品となる。不良品はどのビットが情報レベル“1"にセ
ットしているかで、どのコンパレータで不一致が発生し
たか検出できる。

発明の効果 本発明の半導体チップの検査方法によれば、半導体ウェ
ハ上に形成した複数個のチップを一回のテストサイクル
で並列検査して良否判定できる。そのため従来の検査方
法に比べ数十分の１から数百分の１の短時間で単位のウ
ェハの良否判定が可能となった。

【図面の簡単な説明】

第１図は本発明の一実施例を示すテストヘッド用の半導
体ウェハの平面概略図、第２図はテストヘッド用ウェハ
と被検査ウェハの斜視図、第３図はテストヘッド用ウェ
ハと被検査ウェハとを接触した断面図、第４図はテスト
ヘッド用ウェハ４と被検査ウェハ５の接続関係を示すブ
ロック図、第５図はテストヘッド用ウェハの標準チップ
部、テストチップ部の被検査ウェハ上の被検査チップに
配設される各機能部、回路間の信号線接続関係をあらわ
すブロック図、第６図は並列テスト測定法の動作を説明
するためのテストチップ部内の主な回路ブロック図であ
る。 １……標準チップ部、２……テストチップ部、４……テ
ストヘッド用ウェハ、５……被検査ウェハ、８……標準
チップ部の機能部、９……テストチップ部内テスト用回
路、10……被検査ウェハ上チップ部内機能部、11……外
部入出力手段、12,13,23,24……バッファ、15……外部
入出力コントローラ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】被検査ウェハに形成された被検査チップの
   所定のボンディングパッドの各々に同時に接触できる電
   極部と、これに接続されたテスト用回路とを有するテス
   トチップ部、および前記被検査チップと同一機能である
   標準機能部を有する標準チップ部を有するテストヘッド
   を、複数の前記被検査チップを含む前記被検査ウェハに
   接触させて前記被検査チップの検査を行なう半導体チッ
   プの検査方法。
2. 【請求項２】テストヘッドが半導体基板に、集積回路製
   造と同じ方法で形成された特許請求の範囲第１項記載の
   半導体チップの検査方法。